JPS61213959A - Ｃｐｕ間デ−タ伝送方式 - Google Patents
Ｃｐｕ間デ−タ伝送方式Info
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- JPS61213959A JPS61213959A JP5381485A JP5381485A JPS61213959A JP S61213959 A JPS61213959 A JP S61213959A JP 5381485 A JP5381485 A JP 5381485A JP 5381485 A JP5381485 A JP 5381485A JP S61213959 A JPS61213959 A JP S61213959A
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- wait
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＰＵ間データ伝送方式、詳しくは複数のＣＰ
Ｕを搭載してなるボタン電話装置等のシステムにおける
ＣＰＵ間のデータ伝送方式（発明の概要） 本発明は１つのメインＣＰＵと複数のサブＣＰＵとを備
えてなるシステムにおいて、ＣＰＵ間のデータ伝送をメ
インＣＰＵ側のライト／り一ドにより行うと共に、ＣＰ
Ｕのウェイト（待機）機能を利用し、メインＣＰＵから
送出したデータがサブＣＰＵにおいて入力が完了するま
でウェイト状態にしてデータを保持し、また、サブＣＰ
ＵからメインＣＰＵにデータを送る際にはデータの送出
が完了するまでウェイト状態としてその後に読込を行う
ようにすることにより、ＣＰＵ間のデータ伝送の高速化
および八−ド構成の簡略化を図ったｃｐＵ間データ伝送
方式である。そして、更にサブＣＰＵ側より所定のつエ
イト クリア信号が与えられなかった場合における対策
を講じたものである。
Ｕを搭載してなるボタン電話装置等のシステムにおける
ＣＰＵ間のデータ伝送方式（発明の概要） 本発明は１つのメインＣＰＵと複数のサブＣＰＵとを備
えてなるシステムにおいて、ＣＰＵ間のデータ伝送をメ
インＣＰＵ側のライト／り一ドにより行うと共に、ＣＰ
Ｕのウェイト（待機）機能を利用し、メインＣＰＵから
送出したデータがサブＣＰＵにおいて入力が完了するま
でウェイト状態にしてデータを保持し、また、サブＣＰ
ＵからメインＣＰＵにデータを送る際にはデータの送出
が完了するまでウェイト状態としてその後に読込を行う
ようにすることにより、ＣＰＵ間のデータ伝送の高速化
および八−ド構成の簡略化を図ったｃｐＵ間データ伝送
方式である。そして、更にサブＣＰＵ側より所定のつエ
イト クリア信号が与えられなかった場合における対策
を講じたものである。
（従来の技術）
ボタン電話装置等においては、多くの信号処理を短時間
に行わなければならないため、ハード構成を機能毎に複
数のボードに分割し、夫々にＣＰＵを搭載する構成をと
っている。
に行わなければならないため、ハード構成を機能毎に複
数のボードに分割し、夫々にＣＰＵを搭載する構成をと
っている。
第５図は上記の如く複数のＣＰＵを備えｔコシステムに
おいて各ＣＰＵ相互間のデータ伝送を行うための従来の
構成を示しｔこものである。なお、以下の説明において
は端子もしくは接続線の符号を、その端子もしくは接続
線を介して伝送される信号をも表わすものとする。
おいて各ＣＰＵ相互間のデータ伝送を行うための従来の
構成を示しｔこものである。なお、以下の説明において
は端子もしくは接続線の符号を、その端子もしくは接続
線を介して伝送される信号をも表わすものとする。
図において、１はメインＣＰＵＣＰＵＭを搭載したボー
ド、２〜ＮはサブＣＰＵＣＰＵ５を搭載したボードであ
る。しかして、メインＣＰＵＣＰＵＭのアドレス端子に
はアドレス・デコーダＤＥＣが接続されてＣＰＵセレク
ト信号５ＥＬＥＣＴが作成されるようになっており、サ
ブＣＰＵに割り振られたアドレスを送出する乙とにより
所望のサブＣＰＵ ＣＰＬＪｓの搭載されたボードに与
えられるＣＰＵセレクト信号５ＥＬＥＣＴがアクティブ
となるものである。また、メインＣＰ Ｕ ＣＰＵ、、
のデータ端子は双方向バッファＢＩＪＦを介してデータ
パスＤＡＴＡに接続されており、このデータ パスＤ
ＡＴＡはサブＣＰＵＣＰＵ５の搭載される各ボード２〜
Ｎに夫々導かれ、ラッチＬＡＴ、の入力端子とラッチＬ
ＡＴ２の出力端子とに接続され、ラッチＬＡＴ、の出力
端子およびラッチＬＡＴ２の入力端子がサブＣＰＵＣＰ
Ｕ５のデータ入出力ポートに接続されるようになってい
る。更に、メインＣＰＵＣＰＵＭと各ボード間には制御
線Ｃ０ＮＴが設けられており、サブＣＰＵＣＰＵ５の搭
載された各ボードではバッファ ＢＵＦ、を介してサブ
ＣＰＵＣＰＵ５の制御信号用入出力ボートに接続されて
いる。なお、前記のＣＰＵセレクト信号５ＥＬＥＣＴは
サブＣＰＵＣＰＵ５に与えられると共：こラッチＬ人Ｔ
、、ＬＡＴ２およびバッファＢＵＦ２の刷部信号として
与えられている。
ド、２〜ＮはサブＣＰＵＣＰＵ５を搭載したボードであ
る。しかして、メインＣＰＵＣＰＵＭのアドレス端子に
はアドレス・デコーダＤＥＣが接続されてＣＰＵセレク
ト信号５ＥＬＥＣＴが作成されるようになっており、サ
ブＣＰＵに割り振られたアドレスを送出する乙とにより
所望のサブＣＰＵ ＣＰＬＪｓの搭載されたボードに与
えられるＣＰＵセレクト信号５ＥＬＥＣＴがアクティブ
となるものである。また、メインＣＰ Ｕ ＣＰＵ、、
のデータ端子は双方向バッファＢＩＪＦを介してデータ
パスＤＡＴＡに接続されており、このデータ パスＤ
ＡＴＡはサブＣＰＵＣＰＵ５の搭載される各ボード２〜
Ｎに夫々導かれ、ラッチＬＡＴ、の入力端子とラッチＬ
ＡＴ２の出力端子とに接続され、ラッチＬＡＴ、の出力
端子およびラッチＬＡＴ２の入力端子がサブＣＰＵＣＰ
Ｕ５のデータ入出力ポートに接続されるようになってい
る。更に、メインＣＰＵＣＰＵＭと各ボード間には制御
線Ｃ０ＮＴが設けられており、サブＣＰＵＣＰＵ５の搭
載された各ボードではバッファ ＢＵＦ、を介してサブ
ＣＰＵＣＰＵ５の制御信号用入出力ボートに接続されて
いる。なお、前記のＣＰＵセレクト信号５ＥＬＥＣＴは
サブＣＰＵＣＰＵ５に与えられると共：こラッチＬ人Ｔ
、、ＬＡＴ２およびバッファＢＵＦ２の刷部信号として
与えられている。
しかして、第５図においてデータ伝送の動作は、例えば
次の如くなる。
次の如くなる。
■メインＣＰＵＣＰＵＭがラッチＬＡＴ２のデータによ
りサブＣＰＵＣＰＵ、がレディであることを確認する。
りサブＣＰＵＣＰＵ、がレディであることを確認する。
■メインｃｐｕｃｐｕ１１がラッチＬＡＴ、に伝送すべ
きデータをセットする。
きデータをセットする。
■メインＣＰＵＣＰＵ１．ｌが制御線Ｃ０ＮＴによりデ
ータのセット完了をサブＣＰＵＣＰＵ５に知らせる。
ータのセット完了をサブＣＰＵＣＰＵ５に知らせる。
■サブＣＰＵＣＰＵ、がラッチＬＡＴ、よりデータを読
み込む。
み込む。
■制御１３１ Ｃ０ＮＴによってサブＣＰＵＣＰＵ５が
メインＣＰＵＣＰＵＭにデータの読み込みの完了を知ら
せる。
メインＣＰＵＣＰＵＭにデータの読み込みの完了を知ら
せる。
■サブＣＰＵＣＰＵ５よりラッチＬＡＴ２に伝送すべき
データをセットする。
データをセットする。
■サブＣＰＵＣＰＵ５よりデータのあることをメインＣ
ＰＵＣＰＵＭに制御線Ｃ０ＮＴで知らせる。
ＰＵＣＰＵＭに制御線Ｃ０ＮＴで知らせる。
■メインＣＰＵＣＰＬＴ１．ｌがラッチＬＡＴ２よりデ
ータを読み込む。
ータを読み込む。
■制御線Ｃ０ＮＴにてメインｃｐｕｃｐｕ□がサブＣＰ
ＵＣＰＵ５にデータの読み込みの完了を知らせる。
ＵＣＰＵ５にデータの読み込みの完了を知らせる。
（発明が解決しようとする問題点）
従来のデータ伝送は上記の如く行われるもの 。
であったが、次のような欠点があツｔこ。すなわち、
■サブＣＰＵの搭載されるボード毎にラッチおよびバッ
ファが必要であり、ハード量が多く、実装スペースの小
型化および低コスト化を図れない。
ファが必要であり、ハード量が多く、実装スペースの小
型化および低コスト化を図れない。
■コマンド用の制御線が複数必要とされるので、配線数
が多く、配線作業の簡易化および配線スペースの減少が
図れない。
が多く、配線作業の簡易化および配線スペースの減少が
図れない。
０１回のデータ伝送を行うための手順が多いため、伝送
の高速化が図れない。゛ といった欠点である。
の高速化が図れない。゛ といった欠点である。
本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、少ないハード構成でありながら安定
で、かつ高速なデータ伝送を行うことのできるＣＰＵ間
データ伝送方式を提供することにある。
的とするところは、少ないハード構成でありながら安定
で、かつ高速なデータ伝送を行うことのできるＣＰＵ間
データ伝送方式を提供することにある。
（問題点を解決するための手段）
以下、実施例を示す図面に沿って本発明を詳述する。
第１図は本発明を具体化した構成図である。
図において、１はメインｃｐｕｃｐｕ、が搭載されたボ
ード、２〜ＮはサブＣＰＵＣＰＵ、が搭載されたボード
であり、ボード１を中心としてボード２〜Ｎがデータ
バスＤＡＴＡ、 ＣＰ Ｕセレクト線５ＥＬＥＣＴ、ウ
ェイト クリア線ＣＬＥＡＲを介して放射状に結線され
ている。メインＣＰＵＣＰＵ、の搭載されるボード１に
おいて、メインＣＰＵＣＰＵうのデータ端子は双方向バ
ッファＢＵＦ、を介してデータ バスＤＡＴＡＩと接続
されており、アドレス端子はアドレス デコーダＤＥＣ
に接続されてＣＰＵセレクト信号５ＥＬＥＣＴを発生す
るようになっている。ことで、アドレス デコーダＤＥ
ＣはサブＣＰＵＣＰＵ５毎に割り振られたアドレスがメ
インＣＰＵＣＰＵＭから出力された際に、該当するサブ
ＣＰＵＣＰＵ８へ与えられているＣＰＵセレクト信号５
ＥＬＥＣＴをアクティブにするものである。また、■は
ウェイト セット信号であり、アドレス・デコーダＤＥ
Ｃの出力のいずれかが出た際、すなわちサブＣＰＵ Ｃ
ＰＵ５のいずれかがセレクトされた際に出力されるもの
である。そして、このウェイト セット信号■はラッチ
回路１ａのラッチＬＡＴのデータ入力端子に加えられ、
このラッチ回＃１ａの出力、すなわちウェイト信号ＷＡ
ＩＴがメインＣＰＵＣＰＵＭのウェイト端子に印加され
るようになっている。
ード、２〜ＮはサブＣＰＵＣＰＵ、が搭載されたボード
であり、ボード１を中心としてボード２〜Ｎがデータ
バスＤＡＴＡ、 ＣＰ Ｕセレクト線５ＥＬＥＣＴ、ウ
ェイト クリア線ＣＬＥＡＲを介して放射状に結線され
ている。メインＣＰＵＣＰＵ、の搭載されるボード１に
おいて、メインＣＰＵＣＰＵうのデータ端子は双方向バ
ッファＢＵＦ、を介してデータ バスＤＡＴＡＩと接続
されており、アドレス端子はアドレス デコーダＤＥＣ
に接続されてＣＰＵセレクト信号５ＥＬＥＣＴを発生す
るようになっている。ことで、アドレス デコーダＤＥ
ＣはサブＣＰＵＣＰＵ５毎に割り振られたアドレスがメ
インＣＰＵＣＰＵＭから出力された際に、該当するサブ
ＣＰＵＣＰＵ８へ与えられているＣＰＵセレクト信号５
ＥＬＥＣＴをアクティブにするものである。また、■は
ウェイト セット信号であり、アドレス・デコーダＤＥ
Ｃの出力のいずれかが出た際、すなわちサブＣＰＵ Ｃ
ＰＵ５のいずれかがセレクトされた際に出力されるもの
である。そして、このウェイト セット信号■はラッチ
回路１ａのラッチＬＡＴのデータ入力端子に加えられ、
このラッチ回＃１ａの出力、すなわちウェイト信号ＷＡ
ＩＴがメインＣＰＵＣＰＵＭのウェイト端子に印加され
るようになっている。
なお、図中のＳ、は双方向バッファＢＵＦ、の信号伝送
方向をデータの送信、受信に応じて切り替えるための信
号であり、Ｓ２は信号の通過を許可する信号である。
方向をデータの送信、受信に応じて切り替えるための信
号であり、Ｓ２は信号の通過を許可する信号である。
一方、サブＣＰＵＣＰＵ５の搭載されるボード２〜Ｎに
おいては、データ パスＤＡＴへに双方向バッファＢＩ
ＪＦ３を介してサブＣＰＵＣＰＵ、のデータ人出カボー
トが接続され、双方向バッファＢＵＦ３およびサブＣＰ
ＵＣＰＵ５にはＣＰＵセレクト信号５ＥＬＥＣＴが与え
られている。また、サブＣＰＵＣＰＵ５の出力ボートＳ
４の出力とＣＰＵセレクト信号５ＥＬＥＣＴはオア・ゲ
ート（負論理のアンドゲート）Ｇの再入力端子に加えら
れ、このゲートＧの出力がウェイト クリア信号ＣＬＥ
ＡＲとなっている。ここで、ゲートＧを設けたのは、セ
レクトされていないサブＣＰＵからの信号が誤って与え
られないようにするためであり、ＣＰＵセレクト信号５
ＥＬＥＣＴと信号Ｓ４とを負論理的にアンドをとり、ウ
ェイト、クリア信号ＣＬＥＡＲとしている。なお、図中
のＳ、は双方向バッファＢＵＦ３の信号伝送方向をデー
タの送信、受信に応じて切り替えるための信号である。
おいては、データ パスＤＡＴへに双方向バッファＢＩ
ＪＦ３を介してサブＣＰＵＣＰＵ、のデータ人出カボー
トが接続され、双方向バッファＢＵＦ３およびサブＣＰ
ＵＣＰＵ５にはＣＰＵセレクト信号５ＥＬＥＣＴが与え
られている。また、サブＣＰＵＣＰＵ５の出力ボートＳ
４の出力とＣＰＵセレクト信号５ＥＬＥＣＴはオア・ゲ
ート（負論理のアンドゲート）Ｇの再入力端子に加えら
れ、このゲートＧの出力がウェイト クリア信号ＣＬＥ
ＡＲとなっている。ここで、ゲートＧを設けたのは、セ
レクトされていないサブＣＰＵからの信号が誤って与え
られないようにするためであり、ＣＰＵセレクト信号５
ＥＬＥＣＴと信号Ｓ４とを負論理的にアンドをとり、ウ
ェイト、クリア信号ＣＬＥＡＲとしている。なお、図中
のＳ、は双方向バッファＢＵＦ３の信号伝送方向をデー
タの送信、受信に応じて切り替えるための信号である。
しかして、データ伝送の動作は次の如く行われるもので
ある。
ある。
■メインｃ ｐ ｕ ｃｐｕ、、がサブＣＰＵＣＰＵ、
のアドレスを指定してライトを行い、データ バスＤＡ
ＴＡにデータを送出し、該当するサブＣＰＵＣＰＵ５に
ＣＰＵセレクト信号５ＥＬＥＣＴを与える。これと同時
にラッチ回路１ａを介してメインＣＰＵＣＰＵＭにはウ
ェイト信号ＷＡＩＴが加わり、メインＣＰ Ｕ ＣＰＵ
、はライトを行った状態を保持して動作が停止する。
のアドレスを指定してライトを行い、データ バスＤＡ
ＴＡにデータを送出し、該当するサブＣＰＵＣＰＵ５に
ＣＰＵセレクト信号５ＥＬＥＣＴを与える。これと同時
にラッチ回路１ａを介してメインＣＰＵＣＰＵＭにはウ
ェイト信号ＷＡＩＴが加わり、メインＣＰ Ｕ ＣＰＵ
、はライトを行った状態を保持して動作が停止する。
■サブＣＰＵＣＰＵ５はＣＰＵセレクト信号５ＥＬＥＣ
Ｔが与えられると双方向バッファＢＵＦ３を介してデー
タ バスＤＡＴ人の内容を読み込む。
Ｔが与えられると双方向バッファＢＵＦ３を介してデー
タ バスＤＡＴ人の内容を読み込む。
■サブＣＰＵＣＰＵ、はデータの読み込みが完了すると
出力ボートＳ４からその旨の信号を送出し、ゲートＧを
介してラッチ回路１ａにウェイト クリア信号ＣＬＥＡ
Ｒを与える。
出力ボートＳ４からその旨の信号を送出し、ゲートＧを
介してラッチ回路１ａにウェイト クリア信号ＣＬＥＡ
Ｒを与える。
■ウェイトがクリアされるとメインＣＰ Ｕ ＣＰＵ
、。
、。
は動作が再開され、所定のクロック・サイクルが完了す
るとライト動作を終了する。
るとライト動作を終了する。
〔サブＣＰＵＣＰＵ５からメインＣＰＵＣＰＵＭへのデ
ータ伝送の場合〕 ■事前にメインｃｐｕｃｐｕＭからサブＣＰＵＣＰＵ５
へのデータ伝送においてコマンドを送っておき、サブＣ
ＰＵＣＰｔ１．からデータを送出するよう指令しておく
。
ータ伝送の場合〕 ■事前にメインｃｐｕｃｐｕＭからサブＣＰＵＣＰＵ５
へのデータ伝送においてコマンドを送っておき、サブＣ
ＰＵＣＰｔ１．からデータを送出するよう指令しておく
。
■メインｃｐｕｃｐｕ□はリードを行い、同時にウェイ
トがかかって停止する。
トがかかって停止する。
■サブＣＰＵＣＰＵＢは事前に与えられたコマンドに従
い、ＣＰＵセレクト信号５ＥＬＥＣＴが与えられると双
方向バッファＢＵＦ３を介してデータをデータ バスＤ
ＡＴＡに送出し、同時に出力ボートＳ４から信号を送出
してウェイト・クリア信号ＣＬＥＡＲを出す。
い、ＣＰＵセレクト信号５ＥＬＥＣＴが与えられると双
方向バッファＢＵＦ３を介してデータをデータ バスＤ
ＡＴＡに送出し、同時に出力ボートＳ４から信号を送出
してウェイト・クリア信号ＣＬＥＡＲを出す。
■メインＣＰＵＣＰＵＭはウェイトが解除されて動作が
再開され、データの読み込みを行う。
再開され、データの読み込みを行う。
第２図は上記の動作における各部の波形を示したもので
あり、ＤＡＴＡはデータ バスの状態、ＳＥＴはアドレ
ス デコーダＤＥＣから与えられるウェイト セット信
号、ＷＡＩＴはメインＣＰＵＣＰＵ、に与えられるウェ
イト信号、ＣＬＥＡＲはウェイト クリア信号である。
あり、ＤＡＴＡはデータ バスの状態、ＳＥＴはアドレ
ス デコーダＤＥＣから与えられるウェイト セット信
号、ＷＡＩＴはメインＣＰＵＣＰＵ、に与えられるウェ
イト信号、ＣＬＥＡＲはウェイト クリア信号である。
なお、信号は負論理で示しである。
ところで、上記の動作はサブＣＰＵＣＰＵ５側からウェ
イト・クリア信号ＣＬＥＡＲが正確に与えられれば問題
ないが、実際の装置においてはウェイト・クリア信号Ｃ
ＬＥＡＲが戻ってとない事態が考えられる。例えば、Ｃ
ＰＵセレクト信号５ＥＬＥＣＴを発生するアドレス デ
コーダＤＥＣは、システムの拡張、変更等を考慮に入れ
て現に実装されているボードおよびサブＣＰＵＣＰＵ、
の数よりも多く収容できるように設計されているため、
制御プログラムの関係で実装されていないボードに対し
てデータ伝送を行うことも考えられる。また、回路の故
障等により一部のユニットだけが正常に作動しない場合
にも同様のことが起こり得る。
イト・クリア信号ＣＬＥＡＲが正確に与えられれば問題
ないが、実際の装置においてはウェイト・クリア信号Ｃ
ＬＥＡＲが戻ってとない事態が考えられる。例えば、Ｃ
ＰＵセレクト信号５ＥＬＥＣＴを発生するアドレス デ
コーダＤＥＣは、システムの拡張、変更等を考慮に入れ
て現に実装されているボードおよびサブＣＰＵＣＰＵ、
の数よりも多く収容できるように設計されているため、
制御プログラムの関係で実装されていないボードに対し
てデータ伝送を行うことも考えられる。また、回路の故
障等により一部のユニットだけが正常に作動しない場合
にも同様のことが起こり得る。
しかして、この場合、メインＣＰＵＣＰＵ、は回路が正
常に働いている限り、永遠に待ち続けることになり、他
の動作を行えないという結果となる。
常に働いている限り、永遠に待ち続けることになり、他
の動作を行えないという結果となる。
第３図はこのような事態に対して考えられたものであり
、第１図におけるラッチ回路１ａに新たな機能を付加し
たものである。よって、図に−１１＝ 同一符号で示した端子もしくは信号は第１図のものに対
応している。
、第１図におけるラッチ回路１ａに新たな機能を付加し
たものである。よって、図に−１１＝ 同一符号で示した端子もしくは信号は第１図のものに対
応している。
第３図において、ウェイト セット信号ＳＥＴはラッチ
ＬＡＴ３のデータ入力端子とワンショット・マルチＯＭ
のトリガ端子に共通に与えられるようになっており、サ
ブＣＰＵ側から与えられるウェイト クリア信号ＣＬＥ
ＡＲはラッチＬＡＴ、およびワンショット マルチＯＭ
のクリア端子に共通に与えられている。なお、ワンショ
ット・マルチＯＭはトリガ信号が与えられると同時に出
力が変化（ここではへイレベルに変化）シ、抵抗Ｒ，コ
ンデンサＣにより設定される時間が経過すると元の状態
（ローレベル）に復帰するものである。次いで、ラッチ
ＬＡＴ、の出力とワンショット・マルチＯＭの出力はナ
ンド・ゲートＧ１の両入力端子に加えられ、このゲート
Ｇ、の出力がウェイト信号ＷＡＩＴとして取り出されて
いる。
ＬＡＴ３のデータ入力端子とワンショット・マルチＯＭ
のトリガ端子に共通に与えられるようになっており、サ
ブＣＰＵ側から与えられるウェイト クリア信号ＣＬＥ
ＡＲはラッチＬＡＴ、およびワンショット マルチＯＭ
のクリア端子に共通に与えられている。なお、ワンショ
ット・マルチＯＭはトリガ信号が与えられると同時に出
力が変化（ここではへイレベルに変化）シ、抵抗Ｒ，コ
ンデンサＣにより設定される時間が経過すると元の状態
（ローレベル）に復帰するものである。次いで、ラッチ
ＬＡＴ、の出力とワンショット・マルチＯＭの出力はナ
ンド・ゲートＧ１の両入力端子に加えられ、このゲート
Ｇ、の出力がウェイト信号ＷＡＩＴとして取り出されて
いる。
第４図は各部の信号波形を示したものである。
実装されていないサブＣＰＵに対してデータ伝送を行っ
た場合等においてはウェイト・クリア信号ＣＬＥＡＲは
へイレベルのままであるが、ウェイト・セットと同時に
ワンショット・マルチＯＭの計時がスタートし、所定の
時間が経過するとゲートＧ、に与えられる信号ＣＬＥＡ
Ｒ４をローレベルに落とし、強制的にウェイト信号ＷＡ
ＩＴを消滅せしめる。
た場合等においてはウェイト・クリア信号ＣＬＥＡＲは
へイレベルのままであるが、ウェイト・セットと同時に
ワンショット・マルチＯＭの計時がスタートし、所定の
時間が経過するとゲートＧ、に与えられる信号ＣＬＥＡ
Ｒ４をローレベルに落とし、強制的にウェイト信号ＷＡ
ＩＴを消滅せしめる。
また、正常にウェイト クリア信号ＣＬＥＡＲが与えら
れた時にはラッチＬＡＴ３およびワンショット・マルチ
ＯＭがクリアされるので、前述したと同様の動作となる
。なお、ラッチＬＡＴ３の出力信号ＣＬＥ Ａ Ｒ３は
正常なウェイト・クリア信号ＣＬＥＡＲが与えられた後
はローレベルとなす、ワンショット・マルチＯＭにより
強制的にウェイト・クリアが行われた場合はへイレベル
となっているので、データ伝送の後にラッチＬＡＴ３の
出力ＣＬＥＡＲ３を確認することにより、データ伝送が
有効に行われたのかどうかを判断することができる。
れた時にはラッチＬＡＴ３およびワンショット・マルチ
ＯＭがクリアされるので、前述したと同様の動作となる
。なお、ラッチＬＡＴ３の出力信号ＣＬＥ Ａ Ｒ３は
正常なウェイト・クリア信号ＣＬＥＡＲが与えられた後
はローレベルとなす、ワンショット・マルチＯＭにより
強制的にウェイト・クリアが行われた場合はへイレベル
となっているので、データ伝送の後にラッチＬＡＴ３の
出力ＣＬＥＡＲ３を確認することにより、データ伝送が
有効に行われたのかどうかを判断することができる。
（発明の効果）
以上のように、本発明にあっては、１つのメインＣＰＵ
と、複数のサブＣＰＵと、各ＣＰＵ間を接続するデータ
・バスと、メインＣＰＵから個々のサブＣＰＵに接続さ
れるＣＰＵセレクト線と、メインＣＰＵがサブＣＰＵに
対しライト／リードを行う際にメインＣＰＵ自身にウェ
イト信号を与えるラッチ回路と、サブＣＰＵの入出力の
完了を示すと共にメインＣＰＵのウェイトを解除するウ
ェイト クリア信号を前記のラッチ回路に与えるウェイ
ト クリア線とを備え、メインＣＰＵからのリード／ラ
イトによりデータおよびコマンドの伝送を行うようにし
たシステムにおいて、メインＣＰＵのライト／リードの
開始から一定時間してウェイト クリア信号が与えられ
ない場合、独自にウェイト クリア信号を発生してウェ
イトを解除するようにしたので、少ないハード構成によ
り安定で、かつ高速なデータ伝送を行うことができ、更
に実際に存在しないサブＣＰＵに対してデータ伝送が行
われｔこ場合にもメインＣＰＵが永遠に待ち続けるとい
う不都合もなくなるものである。
と、複数のサブＣＰＵと、各ＣＰＵ間を接続するデータ
・バスと、メインＣＰＵから個々のサブＣＰＵに接続さ
れるＣＰＵセレクト線と、メインＣＰＵがサブＣＰＵに
対しライト／リードを行う際にメインＣＰＵ自身にウェ
イト信号を与えるラッチ回路と、サブＣＰＵの入出力の
完了を示すと共にメインＣＰＵのウェイトを解除するウ
ェイト クリア信号を前記のラッチ回路に与えるウェイ
ト クリア線とを備え、メインＣＰＵからのリード／ラ
イトによりデータおよびコマンドの伝送を行うようにし
たシステムにおいて、メインＣＰＵのライト／リードの
開始から一定時間してウェイト クリア信号が与えられ
ない場合、独自にウェイト クリア信号を発生してウェ
イトを解除するようにしたので、少ないハード構成によ
り安定で、かつ高速なデータ伝送を行うことができ、更
に実際に存在しないサブＣＰＵに対してデータ伝送が行
われｔこ場合にもメインＣＰＵが永遠に待ち続けるとい
う不都合もなくなるものである。
第１図は本発明を具体化しｔコ構成因、第２図はその動
作を示す各部の波形図、第３図は第１図におけるラッチ
回路の具体的な回路図、第４図はその動作を示す各部の
波形図、第５図は従来におけるデータ伝送のための構成
図である。
作を示す各部の波形図、第３図は第１図におけるラッチ
回路の具体的な回路図、第４図はその動作を示す各部の
波形図、第５図は従来におけるデータ伝送のための構成
図である。
Claims (1)
- １つのメインＣＰＵと、複数のサブＣＰＵと、各ＣＰＵ
間を接続するデータ・バスと、メインＣＰＵから個々の
サブＣＰＵに接続されるＣＰＵセレクト線と、メインＣ
ＰＵがサブＣＰＵに対しライト／リードを行う際にメイ
ンＣＰＵ自身にウェイト信号を与えるラッチ回路と、サ
ブＣＰＵの入出力の完了を示すと共にメインＣＰＵのウ
ェイトを解除するウェイト・クリア信号を前記のラッチ
回路に与えるウェイト・クリア線とを備え、メインＣＰ
Ｕからのリード／ライトによりデータおよびコマンドの
伝送を行うようにしたシステムにおいて、メインＣＰＵ
のライト／リードの開始から一定時間してウェイト・ク
リア信号が与えられない場合、独自にウェイト・クリア
信号を発生してウェイトを解除することを特徴としたＣ
ＰＵ間データ伝送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
| GB8603846A GB2173326B (en) | 1985-03-18 | 1986-02-17 | Data transmission system |
| US06/830,101 US4831516A (en) | 1985-03-18 | 1986-02-18 | Data transmission system between a main CPU board having a wait signal generating latch and a plurality of CPU boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213959A true JPS61213959A (ja) | 1986-09-22 |
| JPH0433067B2 JPH0433067B2 (ja) | 1992-06-02 |
Family
ID=12953261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5381485A Granted JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213959A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS5878251A (ja) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | デ−タ転送システム |
| JPS59751A (ja) * | 1982-06-25 | 1984-01-05 | Hitachi Zosen Corp | 電子計算機の故障検出方法 |
-
1985
- 1985-03-18 JP JP5381485A patent/JPS61213959A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS5878251A (ja) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | デ−タ転送システム |
| JPS59751A (ja) * | 1982-06-25 | 1984-01-05 | Hitachi Zosen Corp | 電子計算機の故障検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433067B2 (ja) | 1992-06-02 |
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Legal Events
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