JPS59751A

JPS59751A - 電子計算機の故障検出方法

Info

Publication number: JPS59751A
Application number: JP57110158A
Authority: JP
Inventors: Kenichi Taki; 滝　賢一
Original assignee: Hitachi Zosen Corp; Hitachi Shipbuilding and Engineering Co Ltd
Current assignee: Kanadevia Corp
Priority date: 1982-06-25
Filing date: 1982-06-25
Publication date: 1984-01-05
Also published as: JPH0117181B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】関し、制御信号の異状をすみゃかに検出しようとするも
のである。

従来、電子計算機（以下電算機と称する）は、中央処理
装置（以下ＣＰＵと称する）などの制御装置すなわちバ
スマスターと、メモリや人出カインターフエースなどの
周辺装置とが情報電送路であるパスラインにより接続さ
れている。

そしてたとえは、複数のバスマスターを備えたマイクロ
コンピュータは、第１図に示すように、第１ないし第Ｎ
バスマスター（ＩＢ）〜（Ｉｎ）’　、！：、メモリ（
２）のデコーダ（２ａ）と、入出力インターフェース（
３）のデコーダ（３ａ）とが、パスライン（４）、のア
ドレスハｘ　（４ａ）　、　データパス（４ｈ）　、　
ｍｌ　７　トロールハス（４ｃ）それぞれを介して接続
され、たとえばバスマスター　（ｌａ）によりメモ１月
２）のデータを読み出す場合は、バスマスター（１ａ）
によりパスライン（４）を介してメモリＣ２１がアクセ
スされる間にバスマスター（１ａ）に論理１（以下１１
１ＬＬと称する）の第１制御信号Ｓａが発生するととも
に、第２図（ａ）に示すように、バスマスター（Ｉｎ）
からアドレスバス（４ａ）ヲ介してメモリ（２）のデコ
ーダ（２ａ）にアドレス信号ＡＪ）が出力され、さらに
、同図（ｌ〕）に示すように、バスマスター（１ａ）か
らコントロールバス（４Ｇ＞　、読み出し制御ライン（
ｒ＋ｎ）を介してデコーダ（２ａ）に論理０（以下１１
０″と称する）の読み出し制御信号ＲＱｔ＋が出力され
てメモリ（２）の所定アドレスのデータｌ）Ｔの読み出
しが指令され、同図（Ｃ’ｌに示すように、所定アドレ
スのデータ１）Ｔがデコーダ（２ａ）に呼び出されると
とも（（、同図（ｄ）に示すように、メモリ（２）のデ
ータ入出力可能期間に、デコーダ（２ａ）から応答ライ
ン（ｘ）、コントロールバス（４０）を介シてバスマス
ター（Ｉａ）に、第２制御信号すなわち１１０　ＪＴの
応答信号■が出力され、該応答信号版の出力期間に、メ
モリ（２）から読み出された所定アドレスのデータＤＴ
がデータバス（４ｈ）を各してバスマスター（１ａ）に
取り込まれる。

なお、他のバスマスターたとえばバスマスター（Ｉｎ）
によりメモリ（２）のデータＩ）Ｔを読み出す場合にも
、バスマスター（１ｎ）に第１制御信号８ａが発生し、
前述と同様の動作により、メモリ（２）のデータＤＴが
バスマスター（１ｎ）に取り込まれる。

つぎに、たとえばバスマスター（１ａ）によりメモリ（
２）にデータＩ）Ｔを書き込む場合は、メモリ（２）の
データＤＴを読み出す場合と同様に、バスマスター（１
ａ）によりメモ１月２）がアクセスされる間にバスマス
ター　（Ｉａ）に％ｌ制御信号Ｓａが発生するとともに
、第３図（Ｆｔ）に示すように、バスマスター（１ａ）
からアドレスバス（４ａ）を介してデコーダ（２ａ）に
アドレス信号ＡＤか出力され、さらに、同図山）に示す
ように、バスマスター（Ｉａ）からコントロールバス（
４Ｇ）　、　書き込み制御ライン（ｗＩｎ）を介してデ
コーダ（２ａ）にゞゝ０″の書き込み制御信号が出力さ
れてメモ１月２）の所定アドレスへのデータＤＴの書き
込みが指令され、同図（Ｃ）に示すように、バスマスタ
ー（１ａ）か弔データ１）Ｔが出力されるとともに、同
図（ｄ）に示すように、メモＩＪ　Ｃ２１のデータ入出
力可能期間に、デコーダ（２ａ）かう応答ライン（ｘｒ
ｎ）　、コントロールバス（４Ｃ）を介してバスマスタ
ー（１ａ）に応答信号版が出力され、該応答信号ＸＫの
出力期間に、バスマスター（１ａ）から出力されたデー
タＩ）Ｔがデコーダ（２ａ）を介してメモリの所定アド
レスに書き込まれる。なお、他のバスマスターたトエハ
バスマスター（Ｉｎ）によりメモリ（２）にデータＩ）
Ｔを書き込む場合にも、バスマスター（Ｉｎ）に第１制
御信号Ｓａが発生し、前述と同様の動作により、バスマ
スター（１ｎ）から出力されたデータＤＴがメモリ（２
）に書き込まれる。

さらに、たとえばバスマスター（１ａ）にインターフェ
ース（３）のデータＤＴを読み出す場合は、バスマスタ
ー（１ａ）によりパスラインｆ４１を介してインターフ
ェース（３）がアクセスされる間に、バスマスター（１
ａ）に第１制御信号Ｓａが発生するとともに、第４図（
ａ）に示すように、バスマスター（Ｉａ）からアドレス
バス（４ａ）を介してデコーダ（３ａ）にアドレス信号
ＡＩ）が出力され、さらに、同図（ｂ）に示すように、
バスマスター（Ｉａ）　カラコントロールバス（４ｃ）
　、　読す出し制御ライン（ｒｌ）を介してデコーダ（
３ａ）に１１０″゛の読み出し制御信号ＲＯｉが出力さ
れてインターフェース（３）の所定アドレスのデータＤ
Ｔの読み出しが指令され、同図（Ｃ）に示すように、所
定アドレスのデータｌ）Ｔがデコーダ（３ａ）に呼び出
されるとともに、同図（ｄ）に示すように、インターフ
ェース（３）の入出力可能期間に、デコーダ（３ａ）か
ら応答ライン（ＸＯ。

コントロールバス（４ｃ）　’ｋ　介してバスマスター
（Ｉａ）に応答信号ＸＫが出力され、応答信号ＸＫの出
力期間に、インターフェース（３）から読み出された所
定アドレスのデータＩ）Ｔがバスマスター（１ａ）に取
り込まれる。なお、他のバスマスターたとえばノくスマ
スター（Ｉｎ）によりインターフェース（３）のデータ
Ｉ）Ｔを読み出す場合にも、バスマスター（１ｎ）に第
１制御信号′＠８ａが発生し、前述と同様の動作により
、ノくスマスター（ｉｎ）にインターフェース（３）の
データＩ）Ｔが　　　　　　　　　　取り込まれる。

まだ、たとえばバスマスター（１ａ）によりインターフ
ェース（３）にデータ１）Ｔを書き込む場合は、ノ〈ス
マスター（Ｉａ）によジインターフエース（３）がアク
セスされる間に、バスマスター（１ａ）に第１制御信号
＠Ｓａが発生するとともに、第５図（ａ）に示すように
、バスマスター、　（ＩＦＬ）からアドレスバス（４ａ
）ヲ介シテデコーダ（３ａ）にアドレス信号ＡＩ）が出
力され、さらに、同図（１））に示すように、バスマス
ター（１ａ）からコントロールバス（４Ｃ）　、書き込
み制御ライン（Ｗｉ）を介してデコーダ（３ａ）に書き
込み制御信号ＷＣｊが出力されてインターフェース（３
）の所定アドレスへのデータＩ）Ｔの書き込みが指令さ
れ、同図（ｃ）に示すように、バスマスター（１ａ）か
らデータ■）中か出力されるとともに、同図（ｄ）に示
すように、インターフェース（３）の入出力可能期間に
、デコーダ（３ａ）から応答ライン（ｘｉ）　、コント
ロールバス（４ｃ）　ヲ介してバスマスター（１ａ）に
応答信号ＸＫが出力され、応答信号…の出力期間に、デ
ータバス（１ａ）のデータ■）Ｔカデコーダ（３ａ）を
介してインターフェース（３）の所定アドレスに書き込
まれる。なお、他のバスマスターたとえばバスマスター
（１ｎ）によりインターフェース（３）にデータを書き
込む場合にも、バスマスク−（１ｎ）に第１制御信号８
ａが発生し、前述と同様の動作により、バスマスター（
］ｎ）から出力されたデータｌ）Ｔがインターフェース
（３）に書き込まれる。

すなわち、各バスマスター（Ｉａ）〜（１ｎ）によりメ
モリ（２＋　、′インターフェース（３）それぞれのデ
ータＩ）Ｔの読み出しおよび書き込みを行なうときは、
各バスマスター（Ｉａ）〜（１ｎ）それぞれかパスライ
ン（４）を介してメモリ（２）、インターフェース（３
）それぞれをアクセスする間に、各バスマスター（Ｉａ
）〜（Ｉｎ）それぞれに第１制御信号８ａが発生し、メ
モＩＪ　Ｃ２＋　、インターフェース（３）がアクセス
される間である第１制御信号８ａの出力期間において、
メモＩＪ　Ｃ２１、インターフェース（３）それぞれに
データＩ）Ｔの読み出しを指令するときは、各バスマス
ター（１ａ）〜（１ｎ）それぞれからアドレス信号ＡＤ
とともに読み出し制御信号ＲＯｍ　、　ＲＣｉが出力さ
れ、メモリ（２）、インターフェース（３）それぞれに
データｌ）Ｔの書き込みを指令するときは、各バスマス
ター（１ａ）〜（１ｎ）それぞれからアドレス信号ＡＤ
とともに書き込み制御信号ＷＣｍ。

ＷＣｉが出力され、第３制御信号である読み出し制御信
号Ｒａｍ　、Ｗ２　ｉおよび書き込み制御信号ＷＱｎ　
、ＷＣｉそれぞれにより、メ舌りＣ２＋　、’インター
フェース（３）それぞれからのデータＤＴの出力および
入力が指令され、メモリ（２）、インターフェース（３
）それぞれがデータ【）ｒの入力および出力可能状態に
なるデータ入出力可能期間に、メモリ（２）、インター
フェース（３）それぞれから各バスマスター（１ａ）〜
（Ｉｎ）　ソれぞれに第２制御信号である応答信号…が
出力され、応答信号圧の出力期間にデータＤＴの読み出
しおよび書き込みそれぞれが行なわれる。なお、割り込
みベクターの受信においても同様である。

ところで第１制御信号Ｓａ　＋各制御信号ＲＣｍ、ＢＪ
Ｕｉ　。

ＷＣＩＩＩ　、ＷＣｉおよび応答信号圧により、各バス
マスター　（Ｉａ）〜（Ｉｎ）およびメモリ（２１，イ
ンターフェース（３）の動作タイミングが制御されるだ
め、第１制御信号８ａの出力期間に、各制御信号Ｒａｍ
　、　ＢＪ３ｉ　、ＷＣＩＩＩ　。

ＷＣｉのメモリ（２）まだはインターフェース（３）へ
の出力および、応答信号圧のハスマスター（１ａ）〜（
Ｉｎ）への出力が行なわれない場合や、第１制御信号Ｓ
ａの出力されない非出力期間に、各制御信号）ｔｌ１３
ｍ　。

斯ｉ　、ＷＣｍ　、Ｗｅ　ｉのメモリ（２）まだはイン
ターフェース（３）への出力おまひ、応答信号圧のバス
マスター（１ａ）〜（１ｎ）への出力が行なわれた場合
、すなわち゛パスライン（４）を介した制御信号に異状
が発生した場合には、正常な動作を行なえなくなる。

そしてたとえばメモリ（２）のデータＤＴを読み出す場
合に、パスライン（４）に設けられた読み出し制御信号
ＲＪｅｎの回路が故障し、制御に無関係に０″の読み出
し制御信号Ｒｃｍがメモリ（２）に出力され続けると、
各バスマスター（１ａ）〜（ｌｎ）それぞれのアクセス
と無関係に、データバス（４ｂ）にメモリ（２）のデー
タ１）Ｔが出力され、電算機が誤動作したり暴走したり
する。

逆に、前述の読み出し制御信号ＲＣ＋ｎの回路が故障し
、読み出し制御信号ＢＣｒｎがメモ１月２）に出力され
なくなシ、読み出し制御ライン（ｒｍ）がゝゝ１″に保
持され続けると、メモＩＪ　（２＋から応答信号ＸＫが
出力されなくなり、メモリ（２）をアクセスしたバスマ
スター（１ａ）〜（１ｎ）は、応答信号…の入力を待ち
続ける待機状態に保持される。

まだ、パスライン（４）の応答信号圧の回路が故障し、
メモリ（２）をアクセスしたバスマスター（Ｉａ）〜（
１ｎ）に応答信号豆が出力されなくなったときにも、当
該バスマスター　（ｌａ）〜（Ｉｎ）が待機状態に保持
される。

しだがって故障により制御信号に異状が発生した場合に
は、すみやかに制御信号の異状を検知して適切な故障修
理を行ない、制御信号の異状にもとつく誤動作や暴走な
どの２次障害の発生を防止する必要かある。

しかし、従来のマイクロコンピュータなどには、前述の
制御信号の異状を検知する手段がなく、制御信号の異状
にもとづく誤動作や暴走などの２次障害の発生を防止す
ることが困難である。

この発明は、前記の点に留意してなされたものであり、
中央処理装置などの制御装置によりパスラインを介して
メモリや入出力インターフェースなどの周辺装置をアク
セスする間に前記制御装置に生じる第１制御信号と、前
記制御装置のアクセスにより前記周辺装置のデータ入出
力可能期間にれる故障検出回路を備え、該故障検出回路
により、第１制御信号の発生期間の前記第２制御信号ま
だは第３制御信号の非出力おまひ、第１制御信号の非発
生期間の前記第２制御信号捷たけ前記第３制御信号の出
力から故障を検出し、前記故障検出回路から故障検出信
号を出力することを特徴とする電子計算機の故障検出方
法である。

したがって第１制御信号の発生期間すなわち制御装置に
より周辺装置がアクセスされた場合に何らかの故障が発
生し、第２制御信号が制御装置に出力されなくなったり
、第３制御信号が周辺装置に出力されなくなったりする
と、故障検出口；洛から故障検出信号が出力され、同様
に、第１制御信号の非発生期間すなわち制御装置により
周辺装置がアクセスされない間に何らかの故障が発生し
、制御装置に第２制御信号が出力されたり、周辺装置に
第３制御信号が出力されたりすると、故障検出回路から
故障検出信号が出力され、故障検出回路により故障によ
る制御信号の異状を確実かつすみやかに検出することが
でき、故障検出信号にもとづき故障箇所をすみやかに修
復して誤動作や暴走などの２次障害の発生を防止するこ
とができ、信頼性を向上させることができる。

つきに、この発明の電子計算機の故障検出方法の１実施
例を、第６図以下の図面とともに説明する。

第６図において（ｉａ）は第１図のコントロールバス（
４Ｇ）　、読み出し制御ライン（ｒｒ）を介してデコー
ダ（２ａ）に送出されるゝゝ０″の読み出し制御信号Ｒ
Ｃｍが入力される第１入力端子、（Ｉｂ）はコントロー
ルバス（４Ｃ）　、書き込み制御ライン（Ｗｍ）を介し
てデコーダ（２ａ）に送出されるゝゝ０″の書き込み制
御信号ＷＣｒｎか入力される第２入力端子、（Ｉｃ）は
コントロールバス（４Ｃ）　、読み出し制御ライン（ｒ
ｌ）を介してデコーダ（３ａ）に送出されるゝゝ０″の
読み出し制御信号Ｉ（Ｏｉが入力される第３入力端子、
（Ｉｃｅ）はコントロールバス（４０）　、書き込み制
御ライン（ｗＩ）を介してデコーダ（３ａ）に送出され
るゝゝ０″の書き込み制御信号ＷＯｉが入力される第４
入力端子、（ＩＣ）はデコーダ（２ａ）。

（３ａ）それぞれから応答ライン（ｘｍ）　、　（ｘ　
ｉ　）それぞれおよびコントロールバス（４ｃ）　ヲ介
して各バスマスター（Ｉａ）〜（Ｉｎ）それぞれに送出
されるゝゝ０″の応答信号…が入力される第５入力端子
、（Ｉｆ）は各バスマスター（１ａ）〜Ｏｎ）それぞれ
に発生する第１制御信号Ｓａが入力される第６入力端子
である。

そして第１ないし第４入力端子（Ｉａ）〜（Ｔ、ｄ）に
故障検出回路（５）に設けられた４人力型のナントゲー
ト（５Ｂ）の各入力端子それぞれが接続され、各制御信
号ＢｊＵｍ　、　ＲＣｉ　、ＷＣｍ　、Ｗｅ　ｉのいず
れか１つでもメモリ（２）またはインターフェース（３
）に出力されると、ナントゲート（５ａ）から１１１″
のゲート信号か出力される。

また、第５入力端子（Ｉｃ）に故障検出回路（５）に設
けられた第１インバータ（５１））の入力端子が接続さ
れ、第５入力端子（ｉｅ）に応答信号服か入力される間
、第１インバータ（５ｈ）からゝゝ１″の反転信号が出
力される。

さらに、第６入力端子（Ｉｒ）に故障検出回路（５）に
設けられた第１フリツプフロツプ（５Ｇ）のトリガ入力
端子（ｔａ）が接続され、第６入力端子（Ｉｆ）に第１
制御信号８ａが入力され、第６信号入力端子（Ｉｆ）の
レベルがゝゝ０″からゝゝ１″に立ち上がるときに第１
フリツプフロツプ（５Ｃ）がトリガされ、トリガされた
ときの第１フリツプフロツプ（５Ｃ）のデータ入力端子
（ｄａ）のレベルが保持されてＱ出力端子（９ａ）から
第２インバータ（５ｄ）に出力される。

そしてナンドゲー）　（５ａ）のゲート信号、第１イン
バータ（５ｂ）の反転信号および、Ｑ出力端子（ｑａ）
の出力信号か３人力型第１オアゲート（５ｅ）に入力さ
れるとともに、第１オアゲート（５Ｃ）の出力信号がデ
ータ入力端子（ｄａ）に入力されるだめ、何らかの故障
により、各制御信号１（Ｏｒｎ　、　Ｉ（Ｃｉ　、ＷＣ
ｔｎ　、Ｗｃｉ　（７）　イずれか１つでもメモリ【２
）寸たけインターフェース（３）に出力され続け、ナン
トゲート（５ａ）のゲート信号がゝゝｌ″になる間に、
いずれかのバスマスター（１ａ）〜（１ｎ）によるメモ
リ（２）またはインターフェース＋３１のアクセスによ
゛す、第１制御信号８ａが第６入力端子（ＴＩ’）に入
力されると、第１制御信号Ｓａの入力により第６入力端
子（Ｉｆ）のレベルがゝゝ０″からゝゝ１″に立ち上が
り、第１フリツプフロツプ（５Ｃ）がトリガされる。

ところで、第１フリツプフロツプ（５Ｃ）がトリガされ
たときには、第５入力端子（Ｉｅ）に応答信号■が入力
されていないだめ、第１インバータ（５１））の反転信
号がゝゝＯＩＬに保持され、さらに、第１フリツプフロ
ツプ（５Ｃ）のＱ出力端子（ｑａ）の出力信号も０″に
保持されている。

したがっていずれかのバスマスター（Ｉａ）〜（１ｎ）
のアクセスにより第１フリツプフロツプ（５Ｇ）がトリ
ガされたときに、各制御信号Ｒｃｍ　、ＢＤ　ｉ　、Ｗ
ｃｍ　、ｗｃｉのいずれか１つでもメモ１Ｊｆ２）ｔだ
けインターフェース（３）に出力されていれば、ナント
ゲート（５ａ）のゝゝ１″のゲート信号により、第１オ
アゲー）　（５ｅ）から第１フリツプフロツプ（５Ｃ）
のデータ入力端子（５ｅ）にゝゝ１″のゲート信号が出
力され、該ゲート信号が第１フリツプフロツプ（５Ｃ）
に保持されて第１フリツプフロツプ（５Ｃ）のＱ出力端
子（ｑａ）の出力信号がゝゝｌ″になる。

そして第１フリツプフロツプ（５Ｃ）のＱ出力端子（９
ａ）の出力信号がゝゝ１″になると、第２インバータ（
５ｄ）から第１出力端子（１）に、１１０　ＪＬの故障
検出信号が出力される。

なお、故障検出信号が出力されないときは、第１出力端
子（Ｏａ）のレベルが第１抵抗（５ｆ）を介した電源端
子（ｖａ）の電圧によりゝ’１″に保持される。

まだ、いずれかのバスマスター（１ａ）〜（１ｎ）のア
クセスにより第１フリツプフロツプ（５Ｃ）がトリガさ
れたときに、何らかの故障により／ＮＪＮマスター（Ｉ
ａ）〜（１ｎ）に応答信号版が出力され続けていれば、
第１インバータ（５ｂ）の反転信号か１″に保持される
ため、第１オアゲート（５６）から第１フリツプフロツ
プ（５Ｃ）のデータ入力端子（ｄａ）にゝゝ１″のゲー
ト信号が出力され、前述と同様に、第２インノく一タ（
５ｄ）から第１出力端子（Ｑａ　）にゝゞ０″の故障検
出信号が出力される。

さらに、故障検出回路（５）に、ナントゲート（５ａ）
のゲート信号が入力される第３イン／ｚ？−タ（５ｇ）
　。

該インバータ（５ｇ）の反転信号および第５入力端子（
Ｉｅ）の応答信号豆が人力される３人力型の第２オア子
（ｔ、ｈ）およびＱ出力端子（ｑｂ）を備えだ第２７リ
ツプフロツプ（５１＞　、該フリップフロップ（５ｉ）
のＱ出力端子（ｑｂ）と第１出力端子＜Ｏａ）との間に
設けられた第３インバータ（５，ｉ）と、第５入力端子
（Ｉｅ）の応答信号版がクリア端子（Ｃ１’）に入力さ
れるとともに第６入力端子（■「）の第１制御信号Ｓａ
がトリガ入力力端子（Ｏｂ）に接続されたマルチバイブ
レータ（５ｋ）と、電源端子（Ｖｂ）に接続された抵抗
（５１）および該抵抗（５ｊ？）を介した電源電圧が印
加されるコンデンサ（５ｍ）からなるマルチバイブレー
ク（５ｋ）の時定数回路（５ｎ）とが設けられている。

そしていずれかのバスマスター（１ａ）〜（Ｉｎ）　Ｋ
よりメモリ（２）マだはインターフェース（３）がアク
セスされたときに、何らかの故障により各制御信号ＲＣ
ｍ　。

ＢＪＪ２　ｉ　、ＷＯｍ　、ＷＣｉのいずれもがメモリ
（２）またはインターフェース（３）に出力されず、ナ
ントゲート（５ａ）のゲート信号がゝゝ０“に保持され
続けると、第３インバータ（５ｇ）の反転信号が１１１
ＬＬに保持される。

一方、マルチバイブレーク（５ｋ）か、応答信号ＸＫの
入力、すなわち第５入力端子（Ｉｅ）のレベルの１甲′
からゝゝ０″への立ち下がりによりクリアされ、いずれ
かのバスマスター（１ａ）〜（Ｉｎ）によるメモリ（２
）またはインターフェース（３）のアクセスが行なわれ
る前には、マルチバイブレーク（５ｋ）のＱ出力端子（
９ｃ）の出力信号が１１　］　ＪＪに保持され、Ｑ出力
端子（ｑｃ）のゝゝ１″の出力信号が、第２出力端子（
Ｏｂ）を介して各バスマスター（１ａ）〜（ｉｎ）に送
出され、このとき第２出力端子（Ｏｌｌ）を介した１″
の出力信号がいわゆるレディー信号（ＲＥＡＩ）Ｙ信号
）として各バスマスター（ＩＢ）〜（１ｎ）に送出され
るため、メモリ（２）およびインターフェース（３）の
アクセスが行なわれていないことが、各バスマスター（
１ａ）〜（１ｎ）に検知される。

ところで各制御信号）（ＩＥｒｎ　、　ＩＩ　ｉ　、’
ＷＣｍ　、Ｗｃｉおよび応答信号ＸＫに異状がない場合
は、いずれかのバスマスター（１ａ）〜（１ｎ）により
、たとえばｔ、８時にメモリ（２）まだはインターフェ
ース（３）がアクセスされ始めると、第７図（ａ）の実
線に示すように、第６入力端子（Ｉｆ）に、ｔａ時から
第１制御信号８ａが入力され、む８時に第６入力端子（
Ｉｆ）のレベルが０″がら１″に立ち上がる。

そして、第６入力端子（Ｉｆ）のレベルの１１０ＬＬが
らゝ１１″への立ち」−かりによりマルチバイブレーク
（５、）がトリガされ、第７図山）の実線に示すように
、（・８時に、マルチバイブレーク（５）のＱ出カ端ｆ
　（ｑｃ）の出力信号かゝ１″からｌゝＯＬ／に反転し
、第２出方端子（Ｏｂ）から出力されていたレディー信
号がしゃ断されるとともに、時定数回路（５Ｍ）により
定まる所定期間ＴだけＱ出力端子（尋）の出方信号が０
″に保持され始める。

また、第７図（ｃ）の実線に示すように、ｔｂ時にいず
れかの制御信号］（Ｏｍ　、　１（Ｏｉ　、’Ｗｏｒｎ
　、ＷＣｉがメモ１月２）またはインターフェース（３
）に出力され、ナントゲート（５Ｂ）のゲート信号がゝ
ゞｏ″がらゞゝｌ″に反転し、第３インバータ（５ｇ）
から第２オアゲート（５ｈ）にゝゝｏ″の反転信号が出
力される。

さらに、も０時にメモリ（２）またはインターフェース
（３）がデータＴ）Ｔの入カ可能状、態または出方可能
状態になり、第７図（ｄ）の実線に示すように、メモリ
（２）またはインターフェース（３）から応答信号版が
出力され、１・０時に第１出力端子（１，ｃ）のレベル
がゝゝ１″からゝゝ０″に立ち下がる。

そして第５入力端子（Ｉｅ）のレベルの１１　、　ＬＬ
から１ゝｏ″の立ち下がりにより、所定期間Ｔの経過す
る前にマルチバイブレーク（５ｋ）かクリアされ、第７
図（ｂ）の実線に示すように、ｔａ時にＱ出力端子（＋
ＩＣ）の出力信号がゝゝ０″からゞ゛１″に反転し、第
２出方端子（Ｏｈ）からレディー信号が出力されるとと
もに、第２フリツプフロツプ（５１）がトリガされる。

しかし、ｔｃ時には第３インバータ（５ｇ）の反転信号
かゝゝ０″に保持されるとともに、Ｑ出力端子（９ｈ）
の出力信号が１１０″に保持されるため、第２オアゲ−
ト（５ｈ）のゲート信号かゝゝ０″になり、Ｑ出力端子
（ｑｌりの出力信号がゝゝ０″に保持され続け、第４イ
ンバータ（５，ｉ）の反転信号がゝ゛］ｌ′に保持され
続けて第１出力端子（Ｏａ、）のレベルがゝゝ１″に保
持される。

一方、ｔｃ時には第１フリツプフロツプ（５ｃ）がトリ
ガされないため、Ｑ出力端子（ｑａ）の出力信号がゝ１
０“に保持され、第２インバータ（５ｄ）の反転信号も
ゝゝ１“に保持される。

そこで各制御信号Ｆｃｍ　、ＦＪＪ３　ｉ　、Ｗｃｒｎ
　、Ｗｅ　ｉおよび応答信号版に異状がない場合は、第
１出力端子（Ｏａ）に故障検出信号が出力されない。

つきに、何らかの故障により、Ｌｂ時に各制御信号ＲＣ
ｍ　、　ＲＣｉ　、ｗＣｍ　、Ｗｅ　ｉのいずれもがメ
モ１月２）またはインターフェース（３）に出力されて
いなければ、ｔｃ時に第３インバータ（５ｇ）の反転信
号がゝ１１″になるため、第２オアゲー）　（５ｈ）の
ゲート信号が１１１″になるとともに、メモリ（２）ま
だはインターフェース（３）からバスマスター（１ａ）
〜（１ｎ）に応答信号■が出力されなくなる。

そして何らかの故障により応答信号ＸＫが出力されなけ
れば、第７図（＋１）の２点破線に示すように、ｔｃ時
にも第５入力端子（Ｉｅ）のレベルが１１１ＪＬに保持
され続け、マルチバイブレータ（５１０のＱ出力端子（
ｑｃ）の出力信号が、ｔａ時から所定期間′ｒが経過し
たｔｄ時までｔｔ　Ｏｎに保持され、同図山）の２点破
線にゝゝ０″からゝゝ１″に反転し、Ｌｄ時に、第２フ
リツプ７０ツブ（５１）がトリガされるとともに、第２
出力端子（Ｏｂ）からレディー信号が出力される。

ところでｔｃ時に応答信号圧が出力されないだめ、メモ
リ（２］まだはインターフェース（３）をアクセスシた
バスマスター（Ｉａ）〜（Ｉｎ）ハ、ｔｄ時のレディー
信号が出力されるまで待機状態に保持され、第７図（ａ
）　、　（Ｃ）それぞれの２点破線に示すように、第６
入力端子（Ｉｒ）のレベルがゝゞ１″に保持される期間
およびナンドゲ−）　（５Ｂ）のゲート信号の１１０″
の期間それぞれが伸張される。

そして応答信号バが出力されないため、１．ｄ時には第
５入力端子（ｉｅ）のレベルがゝゝｌ″に保持されて第
２オアゲート（５ｈ）のゲート信号かゝゝ１″になり、
もｄ時に第２フリツプフロツプ（５１）のＱ出力端子（
９ｃ）の出力信号が、１１０　ｒＪからゝＶ１″に反転
して第４インバータ（５，ｉ）の反転信号が１ゝ１″か
らｌＯ″に反転し、第１出力端子（Ｏａ）から故障検出
信号が出力される。

なお、各制御信号ＲＣｔｒｌ　、　ＲＯｉ　、％＋４＋
ｎ　、ＶＪＣｉのいずれか１つがメモリ（２）まだはイ
ンターフェース（３）に出力されだにもかかわらず、何
らかの故障によりバスマスター（１ａ）〜（１ｎ）にメ
モＩＪ　（２１４だけインターフェース（３）の応答信
号圧が入力されなくなった場合にも、前述と同様の動作
により、第１出力端子（Ｏａ）に故障検出信号が出力さ
れるとともに、第２出力端子（Ｏｂ）にレディー信号が
出力される。

したがっていずれかのバスマスター（Ｉａ）〜（Ｉｎ）
のアクセス期間に、各制御信号ＲＩＯｍ　、　ＩＩｃ　
ｉ　、ＷＣｍ　、ＶＪＣｉのいずれもがメモリ（２）ま
たはインターフェース（３）に出力されないとき、まだ
はいずれかの制御信号ＲＣｍ　、ＩＣｉ　、％Ｖ１１３
ｍ　、ＷＣｉが出力されても応答信号豆がバスマスター
（１ａ）〜（Ｉｎ）に出力されないときは、第１制御信
号Ｓａが出力されてから、時定数回路・（５ｎ）にもと
づく所定期間Ｔの経過後に、第２フリツプフロツプ（５
ｋ）のＱ出力端子Ｃｑｃ）の出力信号がゞゝ０″からゝ
ゝ１″に反転して第４インバータ（５ｊ）の反転信号が
ゝ゛１″からゝゝ０″に反転し、第１出力端子（Ｏａ）
から故障検出信号が出力されるとともに、第２出力端子
（ｏｂ）からレディー信号が出力されてバスマスター（
１ａ）〜（Ｉｎ）の待機状態が解除される。

なお、所定期間′１゛は、第１制御信号Ｓａに対する応
答信号圧の遅れ、すなわちメモリ（２）やインターフェ
ース（３）の応答期間より十分大きな期間に設定されて
いる。

すなわち、いずれのバスマスター（１ａ）〜（Ｉｎ）か
らも第１制御信号８ａが出力されず、メモリｒ２］ｔた
はインターフェース（３）がアクセスされる前に、何ら
かの故障により、第２制御信号である各制御信号Ｊ（Ｑ
ｎ　、　ＲＣｉ　、ＷＣｍ　、ＷＣｉのメモリ（２）ま
だはインターフェース（３）への出力および、第３制御
信号である応答信号圧のバスマスター（１ａ）〜（ｉｎ
）への出力が行なわれていれば、いずれかのバスマスタ
ー（１ａ）〜（Ｉｎ）によりメモリ（２）まだはインタ
ーフェース（３）がアクセスされ始め、第１制御信号８
ａが出力され始めだときに、第１出力端子（Ｏａ）に故
障検出信号が出力され、逆に、いずれかのバスマスター
（１ａ）〜（１ｎ）によりメモリ（２）まだはインター
フェース（３）がアクセスされ、第１制御信号Ｓａが出
力される間に、何らかの故障により、各制御信号Ｒａｍ
　、ＲＣｉ　、υｍ。

ＷＣｉのいずれもがメモＩＪ　ｆ２１まだはインターフ
ェースＣ３＋に出力されていないときおよび′、いずれ
がの制御信号ＲＣ３ｒｎ　、　ＲＣｉ　、ＷＯｍ　、Ｗ
Ｃｉかメモ１月２）寸たけインターフェース（３）に入
力されだにもがかわらず応答信号ＸＫがバスマスター（
１ａ）〜（Ｉｎ）に出力されないときは、第１出力端子
（Ｏａ）がら故障検出信号が出力されるとともに、第２
出力端子（０１＋）からレディー信号が出力されてバス
マスター（Ｉａ）〜（Ｉｎ）の待機状態が解除され、故
障による制御信号の異状を正確かつすみやかに検出する
ことができ、誤制御や暴走などの２次障害の発生を防止
できるとともに、バスマスター（１ａ）〜（Ｉｎ）の待
機状態も自動的に解除することができ、信頼性を向上さ
せることができる。

また、故障検出回路（５）の構成が簡単であるだめ、マ
イクロコンピュータなどの小型の電算機に適用して多大
な効果を得ることができる。

そして故障検出回路（５）が故障したときにも、制御信
号の異状を検出して確実な故障検出が行なえるように、
故障検出回路（５）と同一の故障検出回路を複数個設け
て、いわゆるフェイルセーフ性（ＦＡＩＬ５ＡＦＥ性）
を保つようにすれば、一層確実な故障検出が行なえるの
は勿論である。

まだ、故障検出信号が出力されたときに、第１ないし第
５入力端子（Ｉａ）〜（Ｉｃ）それぞれのレベルを別個
に記憶する回路を別途に設けることにより、故障個所を
診断することも可能である。

さらに、故障検出回路（５）により制御信号の異状か確
実に検出されるため、制御信号が正常なときに、アドレ
スバス（４ａ）　、データバス（４１））それぞれのア
ドレス信号Δ゛じやデータＤＴの信号それぞれの異状を
正確に検出することも容易に行なえる。

【図面の簡単な説明】

第１図は従来の電子計算機の１例の一部のブロック図、
第２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ）、第４図
（ａ）〜（ｄ）、第５図（ａ）〜（ｄ）それぞれは第１
図の動作説明用のタイミングチャート、第６図はこの発
明の電子計算機の故障検出方法の１実施例の要部の結線
図、第７図（ａ、）〜（ｄ）は第６図の動作説明用のタ
イミングチャートである。（１ａ）〜（Ｉｎ）・・・バスマスター、（２）・・・
メモリ、（３）・・・入出力インターフェース、ｆ４）
・・・パスライン、（５）・・・故障検出回路。代理人　弁理士　　藤田龍太部

Claims

【特許請求の範囲】

■　中央処理装置などの制御装置によりパスラインを介
してメモリや入出力インターフェースなどの周辺装置を
アクセスする間に前記制御装置に生じる第１制御信号と
、前記制御装置のアクセスにより前記周辺装置のデータ
入出力可能期間に前記周辺装置から前記パスラインを介
して前記制御装置に応答出力される第２制御信号と、前
記制御装置から前記パスラインを介して前記周辺装置に
出力される前記周辺装置のデータ入出力指令用の第３制
御信号とか入力される故障検出回路を備え、該故障検出
回路により、第１制御信号の発生期１」の前記￥；２制
御信号まだは第３制御信号の非出力および、第１制御信
号の非発生期間の前記第２制御信号まだは前記第３制御
信号の出力から故障を検出し、前記故障検出回路から故
障検出信号を出力することを特徴とする電子計算機の故
障検出方法。