JPS6011951A - 交替メモリ制御方式 - Google Patents
交替メモリ制御方式Info
- Publication number
- JPS6011951A JPS6011951A JP58119290A JP11929083A JPS6011951A JP S6011951 A JPS6011951 A JP S6011951A JP 58119290 A JP58119290 A JP 58119290A JP 11929083 A JP11929083 A JP 11929083A JP S6011951 A JPS6011951 A JP S6011951A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- chip
- replacement
- memory chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、複数個の交替メモリチ・ノブを有するメモリ
装置に於いて、交替メモリチップ自身に障害が発生した
場合の、該交替メモリチップによるメモリ装置のエラー
の発生を防止する方式に関す。
装置に於いて、交替メモリチップ自身に障害が発生した
場合の、該交替メモリチップによるメモリ装置のエラー
の発生を防止する方式に関す。
（ｂｌ 技術の背景
最近の論理素子の高集禎化動向に伴っ′Ｃ、メモリチッ
プについても、益々集積度が高く成りつつあり、それに
伴ってメモリチップの故障率も大きくなる仲間にある。
プについても、益々集積度が高く成りつつあり、それに
伴ってメモリチップの故障率も大きくなる仲間にある。
又、メモリ装置自体も大容量化の動向にあり、チップ数
が増加しつつある。
が増加しつつある。
」二記、高集積化されたメモリチップを大量に用いて、
構成されたメモリ装置において、メモリ装置の信頼度を
向上させる為に、複数個の予備のメモリチップを置き、
該メモリ装置のある語をアクセスして、あるビット位置
で、障害が発生した時、そのビットを含むメモリチップ
を、−１−記予僅のメモリチップと置き換えて、アクセ
スできるように構成することにより、該メモリ装置のシ
ステムダウンを回避する交替メモリ制御方式のメモリ装
置が知られている。
構成されたメモリ装置において、メモリ装置の信頼度を
向上させる為に、複数個の予備のメモリチップを置き、
該メモリ装置のある語をアクセスして、あるビット位置
で、障害が発生した時、そのビットを含むメモリチップ
を、−１−記予僅のメモリチップと置き換えて、アクセ
スできるように構成することにより、該メモリ装置のシ
ステムダウンを回避する交替メモリ制御方式のメモリ装
置が知られている。
然して、その予備のメモリチ・ノブにも障害が発生した
場合、の対処法について、効果的なり１策が採られてい
ないのが現状であり、何等かのり・ｊ筆力く望まれてい
た。
場合、の対処法について、効果的なり１策が採られてい
ないのが現状であり、何等かのり・ｊ筆力く望まれてい
た。
（Ｃ） 従来技術と問題点
従来の実施例を、２個の交替メモリチ・ノブを持ってい
る場合につい−で、第１図で説明する。
る場合につい−で、第１図で説明する。
この図面において、１はメモリユニ７１−で、１１はア
ドレスが＃Ａでビ・ノド位置ｎのメモリチ・ノブ゛を示
している。２は交替メモリチップ＃０．旧であり、３は
メモリユニットにエラーが発生した時、＃し＃１で示し
た交替メモリチ・ノブのむ１ずれを選択するかを決める
フラグ（ＬＲＵ ）で、メモリチップの交替が実行され
る度に反転するように制御される。そして、ＩＪＩＵ
＝Ｏの時は交替メモリチップ＃０が選ばれ、Ｌｌ？Ｕ＝
１の時は交替メモリチップ＃１が選ばれる。４はメモリ
ユニット１において、エラーが発生した時のメモリチ・
ノブの位置をＭＭしている交替メモリ位置レジス釘ご、
本実施例では＃０用、＃１用それぞれにつＧ）て“けら
れている。そして５はマルチプレクサ−である。
ドレスが＃Ａでビ・ノド位置ｎのメモリチ・ノブ゛を示
している。２は交替メモリチップ＃０．旧であり、３は
メモリユニットにエラーが発生した時、＃し＃１で示し
た交替メモリチ・ノブのむ１ずれを選択するかを決める
フラグ（ＬＲＵ ）で、メモリチップの交替が実行され
る度に反転するように制御される。そして、ＩＪＩＵ
＝Ｏの時は交替メモリチップ＃０が選ばれ、Ｌｌ？Ｕ＝
１の時は交替メモリチップ＃１が選ばれる。４はメモリ
ユニット１において、エラーが発生した時のメモリチ・
ノブの位置をＭＭしている交替メモリ位置レジス釘ご、
本実施例では＃０用、＃１用それぞれにつＧ）て“けら
れている。そして５はマルチプレクサ−である。
今、ＬＲ［Ｉ ＝０の時、メモリチップト１ のアドレ
ス＃Ａで、ビットｎにおいて、エラーが検出されたとす
ると、その時のメモリアドレス（メモリチップの語単位
アドレス）＃Ａとビ・ノ］・位置ｎが旧０用の交替メモ
リ位置レジスタ４にストアされ、フラグ（ＬＲＵ ）
３はＯ４０に反転する。
ス＃Ａで、ビットｎにおいて、エラーが検出されたとす
ると、その時のメモリアドレス（メモリチップの語単位
アドレス）＃Ａとビ・ノ］・位置ｎが旧０用の交替メモ
リ位置レジスタ４にストアされ、フラグ（ＬＲＵ ）
３はＯ４０に反転する。
以降、メモリチップｔ−ｉをアクセスするア１−゛レス
が＃０の交替メモリ位置レジスタ４の示ずアドレスと一
致した時、交替メモリチップｎｏ）２が選択されること
になり、メモリユニット１における障害チップは選択さ
れないので、正しいメモリアクセスができる。
が＃０の交替メモリ位置レジスタ４の示ずアドレスと一
致した時、交替メモリチップｎｏ）２が選択されること
になり、メモリユニット１における障害チップは選択さ
れないので、正しいメモリアクセスができる。
次に、このアドレス＃Δ、ビット位置ｎのメモリチップ
が再度アクセスされ、若し上記交替メモリチップ（＃０
） ２が故障しているとエラーとなるが、この時しＲ
ＩＩ＝１であるので、ア１−シ・ス旧Δ。
が再度アクセスされ、若し上記交替メモリチップ（＃０
） ２が故障しているとエラーとなるが、この時しＲ
ＩＩ＝１であるので、ア１−シ・ス旧Δ。
ビン）ｎの値が＃１用の交替メモリ位置し・ジスク４に
ストアされ、フラグ（ＬＲＵ ） ３は１−５０に反転
する。次に再び、アドレス＃Ａ、ビ、／トｎがアクセス
されると、交替メモリ位置レジスタ（＃０）４と（＃１
）４の両方に同じアドレスが格納されているので、＃０
．＃Ｉの２つの交替メモリチップ２のデータがマルチプ
レクサ−５を通して、読み出されることになり、＃ｌの
交替メモリチップ（＃０ ） ２が正字であっても、読
み出しデータはエラーとなってしまう問題があった。
ストアされ、フラグ（ＬＲＵ ） ３は１−５０に反転
する。次に再び、アドレス＃Ａ、ビ、／トｎがアクセス
されると、交替メモリ位置レジスタ（＃０）４と（＃１
）４の両方に同じアドレスが格納されているので、＃０
．＃Ｉの２つの交替メモリチップ２のデータがマルチプ
レクサ−５を通して、読み出されることになり、＃ｌの
交替メモリチップ（＃０ ） ２が正字であっても、読
み出しデータはエラーとなってしまう問題があった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、複数個の交替メモリチ
ップのいずれかに故障が発生した場合、該交替メモリチ
ップをアクセスしないようにして、正’＋Ｒなメモリチ
ップのみを選択する方法を提供することを目的とするも
のである。
ップのいずれかに故障が発生した場合、該交替メモリチ
ップをアクセスしないようにして、正’＋Ｒなメモリチ
ップのみを選択する方法を提供することを目的とするも
のである。
（０１発明の構成
そしてこの目的は、本発明によれば複数個の交替メモリ
デツプをイ１するメモリ装置であって、上記複数個の交
替メモリチップのいずれを選択するかを決めるフラグピ
ッｌ−と、上記それぞれの交替メモリチップに割り当て
られた、被交替メモリチソ７”（７）アドレスとピント
位置を蓄積するレジスタとを有するメモリ装置において
、上記複数個の交替メモリデツプに割り当てられたアド
レスとピント位置とが同しであることを検出する手段を
設け、該手段によって一致出力が得られた時、」二記フ
ラグビットを見て、一番後で選択し７だ交替メモリチッ
プのみを使用するように制御する方法を提供することに
よって達成され、複数個の交替メモリチップのいずれか
に故障が発生しても、該故障を起こしたメモリチップを
選択しないように制御されるので、メモリユニットをダ
ウンさゼない利点がある。
デツプをイ１するメモリ装置であって、上記複数個の交
替メモリチップのいずれを選択するかを決めるフラグピ
ッｌ−と、上記それぞれの交替メモリチップに割り当て
られた、被交替メモリチソ７”（７）アドレスとピント
位置を蓄積するレジスタとを有するメモリ装置において
、上記複数個の交替メモリデツプに割り当てられたアド
レスとピント位置とが同しであることを検出する手段を
設け、該手段によって一致出力が得られた時、」二記フ
ラグビットを見て、一番後で選択し７だ交替メモリチッ
プのみを使用するように制御する方法を提供することに
よって達成され、複数個の交替メモリチップのいずれか
に故障が発生しても、該故障を起こしたメモリチップを
選択しないように制御されるので、メモリユニットをダ
ウンさゼない利点がある。
（ｆｌ 発明の実施例
先ず、本発明の主旨を要約すると、第１図の従来例にお
いて説明した２つの交替メモリ位置し・ジスタ４に蓄積
されているアドレスとピッ１−が同じ場合、フラグ（Ｌ
Ｉ？Ｕ ） ３を見て、後から選１７（した方の交替メ
モリチップ（第１図の実施例では＃１の交替メモリチッ
プ）を使用するように制御することによって、従来発生
し′ζいたエラーの発生を防止することができるように
したものである。
いて説明した２つの交替メモリ位置し・ジスタ４に蓄積
されているアドレスとピッ１−が同じ場合、フラグ（Ｌ
Ｉ？Ｕ ） ３を見て、後から選１７（した方の交替メ
モリチップ（第１図の実施例では＃１の交替メモリチッ
プ）を使用するように制御することによって、従来発生
し′ζいたエラーの発生を防止することができるように
したものである。
第２図に、本発明の一実施例をブロック図で示す。この
実施例においても、交替メモリチップは＃Ｏ，＃１の２
個で説明する。
実施例においても、交替メモリチップは＃Ｏ，＃１の２
個で説明する。
この図面において、１〜５は第１図で説明したものと同
じものであり、６〜８が本発明の一実施例を具体化した
回路であっζ、６は＃Ｏ、＃１用の２つの交替メモリ位
置レジスタ４の内容を比較して、一致出力を取り出す一
致検出回路（Ｄ）。
じものであり、６〜８が本発明の一実施例を具体化した
回路であっζ、６は＃Ｏ、＃１用の２つの交替メモリ位
置レジスタ４の内容を比較して、一致出力を取り出す一
致検出回路（Ｄ）。
７はナンド回路、８ば論理積回路である。
先ず、ＬＲＵ ＝０の時、メモリユニット１のアドレス
＃Ａ、ビット位置ｎのメモリチップで陸害が発生したと
すると、交替メモリチップ（＃０ ） ２が選択され、
フラグ（１、ＲＵ ） ３が０−０１となり、交替メモ
リ位置レジスタ４に上記アドレス＃Ａ。
＃Ａ、ビット位置ｎのメモリチップで陸害が発生したと
すると、交替メモリチップ（＃０ ） ２が選択され、
フラグ（１、ＲＵ ） ３が０−０１となり、交替メモ
リ位置レジスタ４に上記アドレス＃Ａ。
ビットｎが蓄積される。次に、再びアドレス＃Ａ。
ビットｎのメモリチップがアクセスされた時、若し交替
メモリチップ（＃Ｏ） ２が故障していると、エラーと
なりフラグ（ＬＲｔｌ ）３は１ ＝＝ＯＯとなり、＃
１用の交替メモリ位置レジスタ４に同じアドレス＃Ａ、
ビットｎが蓄積される。ここ迄の動作は、第１図で説明
した従来方式と同しである。
メモリチップ（＃Ｏ） ２が故障していると、エラーと
なりフラグ（ＬＲｔｌ ）３は１ ＝＝ＯＯとなり、＃
１用の交替メモリ位置レジスタ４に同じアドレス＃Ａ、
ビットｎが蓄積される。ここ迄の動作は、第１図で説明
した従来方式と同しである。
次に、再びアドレス＃Δ、ビットｒ）がアクセスされた
時、＃０ 、 ＃１の２つの交替メモリ位置レジスタ４
の値が比較され、同一の場合は一致検出回路（Ｄ）６か
ら一致出力が出て、２つのナンド回路７に供給される。
時、＃０ 、 ＃１の２つの交替メモリ位置レジスタ４
の値が比較され、同一の場合は一致検出回路（Ｄ）６か
ら一致出力が出て、２つのナンド回路７に供給される。
ナンド回路７においては、フラグ（１，ＲＬｌ ） ３
の、それぞれ＃０．＃１に対応する互いに排反な出力が
入力され゛（いるので、上記一致出力との論理積がとら
れ°ζ、一致するとパ０”信号を論理積回路８に供給す
るよ・）に動作する。
の、それぞれ＃０．＃１に対応する互いに排反な出力が
入力され゛（いるので、上記一致出力との論理積がとら
れ°ζ、一致するとパ０”信号を論理積回路８に供給す
るよ・）に動作する。
然して、フラグ（ＬｒｌＵ ） ３におい−ζは、交替
メモリチップの交替が行われる毎に、反転するように制
御されているので、前述のように一致検出回路（Ｄ）６
から一致出力が得られた時点では、フラグ（ＬＲＵ ）
３は“０”に反転していること乙、二なり、（即ち、後
から選択した交替メモリチップ２ば＃１である）交替メ
モリチップ（＃０ ） ２の出力ゲートとなっている論
理積回路８を抑止ＪるＪうに動作し、交替メモリチ・ノ
ブ（＃１ ） ２の出力ゲートＢのみが開かれて、王室
なデータが得られることになる。
メモリチップの交替が行われる毎に、反転するように制
御されているので、前述のように一致検出回路（Ｄ）６
から一致出力が得られた時点では、フラグ（ＬＲＵ ）
３は“０”に反転していること乙、二なり、（即ち、後
から選択した交替メモリチップ２ば＃１である）交替メ
モリチップ（＃０ ） ２の出力ゲートとなっている論
理積回路８を抑止ＪるＪうに動作し、交替メモリチ・ノ
ブ（＃１ ） ２の出力ゲートＢのみが開かれて、王室
なデータが得られることになる。
勿論、一致検出回路（＋１ ） ６の上記一致出力が得
られなかった場合は、２つのナンド回路７番ま共に論理
“ビを出力するので、交替メモリチ・ノブ＃０．＃１の
出力ゲー１−８は常に開かれおり、通常の交替メモリチ
ップ＃Ｏ；＃１に対する読み取り動作が行われる。
られなかった場合は、２つのナンド回路７番ま共に論理
“ビを出力するので、交替メモリチ・ノブ＃０．＃１の
出力ゲー１−８は常に開かれおり、通常の交替メモリチ
ップ＃Ｏ；＃１に対する読み取り動作が行われる。
＋ｇ） 発明の効果
以上ｆＦ細に説明したように、本発明によれば複数個の
交替メモリチ・ノフ翼本実施例におＧｑは２個）に割り
当てられたアドレスとじ・ノドが同一の時、上記交替メ
モリチップのいずれを割り当てるかを決めるフラグ（Ｌ
ＲＩＩ ）を見て、一番後で選択された交替メモリチ・
ノブのみを使用するようＧこ制御されるので、故障して
いる交替メモリチ・ノブを選択することが無（、正電な
メモリチ・ノブのみが選択されて、交替メモリチップの
障害時にもメモリ装置をダウンさせない効果がある。
交替メモリチ・ノフ翼本実施例におＧｑは２個）に割り
当てられたアドレスとじ・ノドが同一の時、上記交替メ
モリチップのいずれを割り当てるかを決めるフラグ（Ｌ
ＲＩＩ ）を見て、一番後で選択された交替メモリチ・
ノブのみを使用するようＧこ制御されるので、故障して
いる交替メモリチ・ノブを選択することが無（、正電な
メモリチ・ノブのみが選択されて、交替メモリチップの
障害時にもメモリ装置をダウンさせない効果がある。
第１図は従来の交替メモリ制御方式をブＩＩＩ ツク図
で示した図、第２図は本発明による交替メモリ制御方式
をブロック図で示した図である。 図面において、■はメモリユニット１２は交替メモリチ
ップ（＃０．＃１）、３はフラグ（Ｌ Ｉｔ Ｕ）、４
は交替メモリ位置レジスタ（４↑０ｉｔｌ）。 ５はマルチプレクサ−１６は一致検出回路（＋１ ）
。 ７はナンド回路、８は論理積回路、をそれぞれ示す。 秦 １ 口 ＃１０７匹Σ■コ〜４ 第 ２ 口
で示した図、第２図は本発明による交替メモリ制御方式
をブロック図で示した図である。 図面において、■はメモリユニット１２は交替メモリチ
ップ（＃０．＃１）、３はフラグ（Ｌ Ｉｔ Ｕ）、４
は交替メモリ位置レジスタ（４↑０ｉｔｌ）。 ５はマルチプレクサ−１６は一致検出回路（＋１ ）
。 ７はナンド回路、８は論理積回路、をそれぞれ示す。 秦 １ 口 ＃１０７匹Σ■コ〜４ 第 ２ 口
Claims (1)
- 複数個の交替メモリチップを有するメモリ装置であって
、上記複数個の交替メモリチップのいずれを選択するか
を決めるフラグピッ］・と、上記それぞれの交替メモリ
チップに割り当てられた、被交替メモリチップのア１ル
スとピント位置を蓄積するレジスタとを有するメモリ装
置において、上記複数個の交替メモリチップに割り当゛
ζられたアドレスとビット位置とが同じであることを検
出する手段を設け、該手段によゲで一致出力がｆｌられ
た時、上記フラグピッ１−を見°ζ、一番後で選択した
交替メモリチップのゐを使用するように制御することを
特徴とする交替メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119290A JPS6011951A (ja) | 1983-06-30 | 1983-06-30 | 交替メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119290A JPS6011951A (ja) | 1983-06-30 | 1983-06-30 | 交替メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011951A true JPS6011951A (ja) | 1985-01-22 |
Family
ID=14757741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119290A Pending JPS6011951A (ja) | 1983-06-30 | 1983-06-30 | 交替メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110461A (ja) * | 1987-10-19 | 1989-04-27 | Sekisui Chem Co Ltd | 感圧性粘着テープ捲重体 |
| JPH04133149A (ja) * | 1990-09-26 | 1992-05-07 | Yamatake Honeywell Co Ltd | データ記憶装置 |
-
1983
- 1983-06-30 JP JP58119290A patent/JPS6011951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110461A (ja) * | 1987-10-19 | 1989-04-27 | Sekisui Chem Co Ltd | 感圧性粘着テープ捲重体 |
| JPH04133149A (ja) * | 1990-09-26 | 1992-05-07 | Yamatake Honeywell Co Ltd | データ記憶装置 |
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