JPS61198336A - スキヤン・イン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スキャン・イン制御方式、より詳細には、各
種処理装置の動作機能や保守・管理機能等を診断する為
に、特定のデータをその処理装置のメモリレジスタに格
納するスキャン・イン制御をハードウェアで一部行うこ
とにより、スキャン・イン制御を高速化しソフトウェア
を簡単化したスキャン・イン制御方式に関する。

ＣＰＵ、チャネル・プロセッサ、主記憶制御装置等、プ
ログラムに従って各種の処理を行う処理装置が運転中に
エラーを生じた場合は、そのエラーの発生原因を診断す
る為、処理装置内部のメモリレジスタに通常運転とは違
うルートでアクセスして、エラー発生時のメモリレジス
タの内容の読み出しが行われるが、この処理はスキャン
・アウト（Ｓｃａｎ　ｏｕｔ）動作によって行われる。

一方、処理装置の動作機能、特に保守・管理機能が正常
に行われるかどうかを診断する場合は、特殊なデータ、
例えばエラーデータをそのメモリレジスタに格納するこ
とが行われるが、この処理はスキャン・イン（Ｓｃａｎ
　ｉｎ　）動作によって行われる。

スキャン制御方式には、データを格納する対象となるメ
モリレジスタを構成する各ビット素子、例えばフリップ
・フロップを全てループ状に接続し、これらを順次シフ
トして各素子に対し読み出し又は書き込みを行うループ
方式と、メモリレジスタを構成する各ビット素子の各１
ビツトにアドレスを割付けて読み出し又は書き込みを行
い、順次アドレスを更新して同様の処理を繰返すアドレ
ス方式とがある。

本発明は、後者のアドレス方式のスキャン制御方式、特
に、その中のスキャン・イン制御方式に関するものであ
る。

〔従来の技術〕

従来のアドレス方式のスキャン・イン制御方式を、第４
図及び第５図により説明する。

第４図は、処理装置内のメモリレジスタの構成を示した
ものである。図において、チップ＃０゜チップ＃１等は
ＬＳＩで構成され、各チップの内部にそれぞれメモリレ
ジスタ（ＣＭＲｏ　　、ＣＩＶＬＲ＋等）を有している
。各ＣＭＲには最大２５６個のフリップ・フロップ（Ｆ
Ｆ）からなるビ・ント素子が実装可能であり、従って最
大２５６ビツトの容量であるとする。

ＡＤＲはアドレス・レジスタで各チップをセレクトする
上位アドレス・レジスタ部（ＡＤＲ−Ｈ）及び各ＣＭＲ
内のＦＦをセレクトする下位アドレス・レジスタ部（Ａ
ＤＲ−Ｌ）を有している。ＡＤＲ−Ｈは８ビツトから成
り、最大２５６個のチップをセレクトする。ＡＤＨ−Ｌ
も８ビツトから成り、各ＣＭＲ内の最大２５６個まであ
るビット素子ＦＦをセレクトする。

所で、各チップは、全て最大の２５６個のＦＦを実装し
ているわけではなく、図示のチップ＃０や＃ｌの様に、
一部だけにＦＦが実装される場合がある。この様にＦＦ
が一部分だけに実装されているチップの場合には８ビツ
トのアドレス信号を全て使う必要はないので、チップの
一端子数をできるだけ減らして各端子を有効に活用する
という設計上の要求から、各チップには必要な本数の入
力端子しか設けられていない。例えば、ＦＦが１２８個
の場合は７本、６４個の場合は６本が設けられる。従っ
て、前者の場合は１２９個目以上が、後者の場合は６５
個目以上が空アドレスとなる。

この空アドレスを有するチップのＣＭＲに８ビツト（０
〜２５５）で連続アクセスをすると、スキャン・アドレ
スに空きが生じ、しかも、チップ内では８ビツトによる
デコードは行われないので、同じアドレスが２重や４重
にアクセスされる事態が生じる。例えばＦＦが６４個で
アドレスが６ビツトの場合、８ビツトのアドレスの上位
２ビツトがｒｏｏＪ　、ｒｏｌＪ　、ｒｌｏＪ及び「１
１」で、同じ下位６ビツトのアドレスを有するスキャン
・アドレスにより４重にアクセスされることになる。

この為、オーバラップして２重書き込み、４重書き込み
か住じ、データが誤って格納される恐れがある。

この様な誤動作を阻止する為、従来は、第５図に示す様
にスキャン・インの際、処理装置又はそれを含む全体の
システムの起動、運転保守等を行うサービス・プロセッ
サ（ＳＶＰ）が、空アドレスか否かの情報が格納されて
いるマスク・テーブル（Ｍａｓｋ　Ｔａｂｌｅ）を毎回
参照し、アドレスが有効か無効かを調べ、有効であれば
スキャン・インを行い、空アドレスであればスキップを
行うていた。

第５図における各ステップの動作は、簡単に説明すると
、次の通りである。

（１）　　ステップＳ１　：　ＡＤＲ−Ｈに各チップを
セレクトする８ビツトの上位アドレスがセントされる。

（２）　　ステップ３２　　：ＡＤＨ−Ｌに各チップ内
のＭＲの各ＦＦをセレクトする８ビツトの下位アドレス
がセットされる。

（３）　　ステップＳ３　：マスク・テーブル（図示せ
ず）を参照する。

（４）　　ステップＳ４　：メモリレジスタをアクセス
したスキャン・アドレスが空アドレスか否かをマスク・
テーブル情報により判別し、空アドレスのときはステッ
プＳ、に移り、空アドレスでないときは次のステップＳ
５に移る。

（５）　　ステップＳ５　：空アドレスでないときは、
スキャン・インを行い、そのＦＦにデータの書き込みを
行う。

（６）　　ステップＳｓ　　：　ＡＤＲ−Ｌのアドレス
を“＋１″増加させて次のスキャン・アドレスを作る。

（７）　　ステップＳｒ　　：ＡＤＨ−Ｌが６２５５”
になったか否かを判別する。２５５に達しないときはス
テップＳ３に戻り、次のアドレスについて前述の処理を
繰返す。２５５に達したとき、即ちそのチップに対する
スキャン・インが終了したときはステップＳ６に移る。

（８）　　ステップＳａ　　ｉ　ＡＤＲ−Ｈのアドレス
を“＋１”増して次のチップをセレクトさせる。

（９）ステ、ツブＳ９　：全チ・ノブへのスキャン・イ
ンが終了したか否かを判別する。スキャン・インすべき
チップが残っている場合は、ステップＳ２に戻って前述
の各ステップを繰返す。

〔発明が解決しようとする問題点〕

従来のアドレス方式のスキャン・イン制御方式は、前述
の様に、全てソフトウェアによって行い、各メモリレジ
スタの各１ビツト毎にそのアドレスが空アドレスである
か否かを判別していた。その為、ソフトウェアの処理量
が多くなると共に、スキャン・イン処理の高速化が妨げ
られるという問題があった。

本発明は、従来のアドレス方式のスキャン・イン制御方
式における前述の問題点を解消する為に成されたもので
、メモリレジスタの実アドレス部分に空アドレスのデー
タが重複した書き込まれることをハードウェア制御によ
り確実に阻止し、全体のスキャン・イン制御を高速化す
ると共にスキャン・イン制御を行うソフトウェアか簡単
化されたスキャン・イン制御方式を提供することを目的
とする。

〔問題点を解決するための手段〕

第１図により、本発明の詳細な説明する。図において、
１１は処理装置にあるメモリレジスタで、スキャン・イ
ンされたデータが格納される。１２はアドレス・レジス
タ（ＡＤＲ）で、メモリレジスタ１１をアクセスするス
キャン・アドレスがセットされる。

ＳＣｉはスキャン・イン制御を行うシステム・コントロ
ール・インタフェースである。ＳＣｉにある１３はデー
タ・メモリで、スキャン・インされるデータが格納され
る。１４はスキャン・アドレス・レジスタ（ＳＣＡＤＲ
）で、ＡＤＲ１２と同じアドレスがセントされ、データ
・メモリ１３及びマスク・テーブル１６を同時にアクセ
スする。

１５は“＋１″加算器で、１つのスキャン・アドレスに
よるスキャン・インが終了すると、５ＣＡＤＲ１４のア
ドレスを“１″だけ増す。マスク・テーブル１６には、
アクセスされたスキャン・アドレスに対し、メモリレジ
スタ１１におけるそのアドレスのビット素子が実装され
ていない空アドレスであるか又はビット素子が実装され
ている実アドレスであるかに応じたマスク情報が格納さ
れる。１７はマスク手段で、スキャン・アドレスに従っ
てスキャン・インされるデータをマスク・テーブル１６
からのそのアドレスのマスク情報に従ってマスク処理を
行う。

〔作　用〕

５ＣＡＤＲ１４がデータ・メモリ１３及びマスク・テー
ブル１６をスキャンすると、ＡＤＲ１２により同じスキ
ャン・アドレスでメモリレジスタ１１がスキャンされる
。

スキャン・アドレスに従って、データ・メモリ１３から
はスキャン・インされるデータが、マスク・テーブル１
６からはマスク情報が読み出されて、マスク手段１７に
加えられる。

マスク手段１７は、マスク情報が実アドレスを示すとき
はデータ・メモリ１３からのデータを処理装置のメモリ
レジスタ１１にスキャン・インし、空アドレスを示すと
きは、データ・メモリ１３からのデータをマスクして、
メモリレジスタ１１に書き込みが行われない様にする。

これにより、メモリレジスタ１１の実アドレス部分に空
アドレスのデータが重複して書き込まれることを、ハー
ドウェア制御により確実に阻止することができる。更に
、スキャン・イン制御を高速に実行できると共に、スキ
ャン・イン制御を行うソフトウェアを簡単化することが
できる。

〔実施例〕

本発明の実施例と、図面参照して詳細に説明する。

第２図は本発明の一実施例の説明図を、第３図は同実施
例の動作を示すフローチャートである。

（実施例の構成の説明） 第２図において、処理装置側は、第４図と同じ構成のも
のである。即ち、メモリレジスタ１１は、内部にＬＳＩ
で構成される複数のチップ（チップ＃０チップ＃１等）
を有し、各チップは、それぞれ内部にメモリレジスタ（
ＣＭＲ）を有している。

チップ＃Ｏ，＃１．・・・の各メモリレジスタを、それ
ぞれＣＭＲｏ　　１１０．ＣＭＲ＋　　１１１．　・・
とする、また各ＣＭＲには最大２５６個の例えばフリッ
プ・フロップ（ＦＦ）からなるビット素子が実装可能（
最大容量２５６ビツト）であるとする。各ＣＭＨに実装
されるＦＦの個数は、各種の値に選定されている。

アドレス・レジスタ（ＡＤＲ）１２には、各チップをセ
レクトするアドレスが格納される上位アドレス・レジス
タ部（ＡＤＲ−Ｈ）１２０及び各ＣＭＲ内の各ＦＦをセ
レクトするアドレスが格納される下位アドレス・レジス
タ部（ＡＤＲ−Ｌ）１２１を有している。ＡＤＲ−Ｈ１
２０は８ビツトから成り、最大２５６個のチップのセレ
クトが可能であり、ＡＤＲ−Ｌも８ビツトから成り、各
ＣＭＲ内の最大２５６個まであるＦＦをセレクト可能で
あるとする。

スキャンｍｌ　御ヲ行うシステム・コントロール・イン
タフェース（ＳＣｉ）側において、データ・メモリ１３
、スキャンアドレス・レジスタ（ＳＣＡＤＲ）１４、“
＋１”加算器１５は、第１図で説明した通りである。

マスク・テーブル１６は、内部にＲＡＭから成る同じ構
成のマスク・メモリ　（１６０，１６１゜１６２）を有
している。各マスク・メモリは、データ・メモリ１３と
共に５ＣＡＤＲ１４によって同時にアクセスされ、ｉＭ
ＰＬ（イニシャル・マイクロプログラム・ローディング
）時に、対応するメモリ・レジスタ１１が空アドレスの
ときは“Ｏ”、それ以外は“１”なるマスク情報がセッ
トされる。

１８は多数決回路で、マスク・メモリ１６０〜１６２か
ら読み出されたマスク情報の多数決論理を取り、得られ
たマスク情報をマスク手段１７に入力する。この多数決
論理処理を行うことにより、マスク情報の信頼性を向上
させることができる。

２３はマルチプレクサ（ＭＰＸ）で、マスク手段１７に
入力するデータを選択する。マスク手段１７として、本
実施例ではＡＮＤ回路が用いられる。

１９はサービス・プロセッサ（ＳＶＰ）で、システムの
起動、運転、保守等を行う。２０はデータレジスタタ（
ＤＴＲ）で、スキャン・イン又はアウトされるデータが
書き込まれる。２１は外部メモリで、例えば、フロッピ
・ディスクが用いられる。

２２は排他的論理和回路（ＥＯＲ）で、メモリレジスタ
１１とデータ・メモリ１３の内容を比較し、一致しない
ときは反転指示を行う。ＥＯＲ２２、データ・メモリ１
３、ＤＴＲ２０からのデータは、ＭＰＸ２３に入力され
る。ＭＰＸ２３で選択された一つと多数決回路１８から
のマスク情報は、マスク手段１７に加えられる。

（実施例の動作説明） 第２図の動作を、第３図のフローチャートを参照し、そ
のステップに従って説明する。

（１）ステップＳｏ　　（初期設定動作：ｉＭＰＬ）３
ＶＰ　１９は、ｉ　Ｍ　Ｐ　Ｌ時に外部メモリ２１から
スキャン・データをマスクするマスク・テーブル・デー
タ（マスク情報）をＤＴＲ２０を介してマスク・メモリ
　（１６０〜１６１）に格納する。マスク・メモリ　（
１６０〜１６−１）は５ＣＡＤＲ１４によってアクセス
され、このアドレスに対応するメモリレジスタ１１内の
ＣＭＲのアドレスが空アドレスのときは“０″を各マス
ク・メモリにセットし、それ以外の実アドレスのときは
“１”をセットする。

以上の初期設定が終ると、次のステップＳ２に移り、ス
キャン・イン・データをＤＴＲ２０を介してデータ・メ
モリ１３に格納後、５ＶＰ１９に制御されて、ＳＣｉよ
り処理装置のメモリレジスタ１１に対してスキャン・イ
ンが行われる。

（２）ステップＳ１ 処理装置のＡＤＲ１２とＳＣｉ側のＳ　ＣＡＤＲ１４に
は同じアドレスがセットされており、５ＣＡＤＲ１４か
らのスキャン・アドレスによりデータ・メモリ１３及び
マスク・テーブル１６がスキャンされると、メモリレジ
スタ１１は、チップ＃０内のＣＭＲｏｌｌＯ、チップ性
１内のＣＭＲ＋１１１、チップ＃２のＣＭＲ２（図示せ
ず）、・・・の順番でスキャンされる。

スキャンされたアドレスにおいて、メモリレジスタ１１
のＣＭＲにＦＦが実装されたいるときは、マスク・テー
ブル１６内の当該アドレスのマスク・メモリ　（１６０
〜１６１）には“１”がセットされているので、多数決
回路１８は、マスク情報″１″をマスク手段１７に入力
する。

マスク手段１７は、マスク情報が１″のときは、データ
・メモリ１３から読み出されたスキャン・イン・データ
をマスクせず、このデータを処理装置にあるメモリレジ
スタ１１内の前記アドレスを持ったＣＭＲのＦＦに格納
する。

もし、前記アドレスが空アドレスのとき、即ちスキャン
されたアドレスにおいて、メモリレジスタ１１のＣＭＲ
にＦＦが実装されていないときは、マスク・テーブル１
６内の当該アドレスのマスク・メモリ　（１６０〜１６
１）には“０”がセントされているので、多数決回路１
８は、マスク情報“Ｏ”をマスク手段１７に入力する。

マスク手段１７は、マスク情報が、“０′のときは、デ
ータ・メモリ１３から読み出されたスキャン・イン・デ
ータをマスクして、このデータが、メモリレジスタ１１
内の前記アドレスを持ったＣＭＲのＦＦに書き込まれな
い様にする。実施例の場合は、マスク手段１７をアンド
回路で構成し、マスク情報が“０”のときは、データ・
メモリ１８より読み出されたスキャン・イン・データが
処理装置側に送出されない様にして、書き込みを阻止し
ている。

各チップ内のＣＭＲでは、連続アクセスすると、各チッ
プ内では８ビツトによるデコードは行われないので、前
述の従来技術において説明した様に、アドレスにオーバ
ラップが生じ、実装アドレス部分が空アドレスによって
重複してアドレスされる事態が生じる。

然しなから、ＦＦが実装されている実装アドレス部分に
空アドレスがオーバラップしても、本発明の場合は、空
アドレス時のデータがマスクされているので、空アドレ
スのデータがオーバラップして書き込まれることはない
。

（３）ステップＳ２ 本発明においては、ステップＳ１で説明した様に、ＦＦ
が実装されている実アドレス部に空アドレスがオーバラ
ップしても何ら差し支えないので、ＦＦの１ビツト毎に
そのアドレスが実アドレスであるか空アドレスであるか
を判別する必要はなく、１つのアドレスについてスキャ
ン・インが行われる毎に、“＋１”加算器１５で５ＣＡ
ＤＲ１４のアドレスを１′たけインクリメントする。こ
れにより５ＣＡＤＲ１４及びＡＤＲ１２は、同じアドレ
スで、データ・メモリ１３及びレジスタメモリ１１に対
して連続してアクセスか行われる。

（４）ステップＳ３ 全てのチップにおいて、その内部のＣＭＲの全ビットに
ついてアクセスが終了したが否かを判別し、全チップに
ついてアクセスが終了するまで、前述のステップＳ＋及
びｓ２の処理を繰返す。なお、各チップにおいては、空
アドレスを含めて最大アドレス値（２５５）までスキャ
ンされる。

この様に、本発明によれば、スキャン・イン処理に対す
るＳＶＰのソフトウェアは、従来に比べて簡単なカウン
タ・ループで構成することができる。

なお、メモリレジスタ１１から読み出されたデータを再
度スキャン・インして、そのデータについて診断を行い
たい場合がある。その場合は、ＥＯＲ２２によりデータ
・メモリ１３とメモリ・レジスタ１１の内容を比較し、
メモリ・レジスタ１１の内容がデータ・メモリ１３のも
のと一致しないときのみ反転指示を行い、そのデータを
さらにマスクしてスキャン・インを行う。

以上、スキャン・インの場合の動作について説明したが
、スキャン・アウトの場合は、従来と同様に、スキャン
・アドレスによってアクセスされたメモリレジスタのＦ
Ｆのデータが読み出され、データ・レジスタ２０を経由
して５ＶＰ１９内のメモリに格納される。さらに、必要
に応じて外部メモリ２１に転送される。

〔発明の効果〕

以上説明した様に、本発明によれば、メモリレジスタの
実アドレス部分に空アドレスのデータが重複して書き込
まれることを、ハードウェア制御により確実に阻止する
ことができる。また、この制御はハードウェアで行われ
るので高速で行うことができる。従って、全体のスキャ
ン・イン処理を高速化することができると共に、スキャ
ン・イン制御を行うソフトウェアを簡単化することがき
る。

【図面の簡単な説明】

第１図は、本発明の構成のブロック説明図、第２図は、
本発明の一実施例の説明図、第３図は、同実施例の動作
を示すフロー・チャート、第４図は、従来のスキャン制
御方式の説明図、第５図は、第４図の動作を示すフロー
・チャート。 第１及び第２図において、 １１はメモリレジスタ、１２はアドレス・レジスタ（Ａ
ＤＲ）　、１３はデータ・メモリ、１４はスキャン・ア
ドレス・レジスタ（ＳＣＡＤＲ）　、１５は“＋１”加
算器、１６はマスク・テーブル、１７はマスク手段。 特許出願人　　　富　士　通　株式会社第３図 才足莱のスＸイ〉・イン＃−１１ンお方式Ｊのａｔｅｇ
国第４図

Claims (1)

1. 【特許請求の範囲】 スキャンの対象となる処理装置のメモリレジスタ（１１
   ）の各ビット素子にアドレスを割付けた後順次アドレス
   を更新して行くアドレス方式のスキャン・イン制御方式
   において、 （ａ）処理装置にあるスキャン用のアドレス・レジスタ
   （１２）と同じアドレスがセットされるスキャン・アド
   レス・レジスタ（１４）と、 （ｂ）スキャン・アドレスでアクセスされ、メモリレジ
   スタ（１１）の対応するアドレスが空アドレスであるか
   実アドレスであるかに応じたマスク情報が格納されるマ
   スク・テーブル（１６）と、 （ｃ）スキャン・アドレスに従ってスキャン・インされ
   るデータをマスク・テーブル（１６）からのそのアドレ
   スのマスク情報に従ってマスク処理を行うマスク手段（
   １７） を備えたことを特徴とするスキャン・イン制御方式。