JPH0568665B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリと論理回路部を一緒に搭載す
るLSIチツプもしくはアセンブリカード（パツケ
ージ）などにおける論理回路部の診断方法に関す
る。

〔従来技術〕

集積技術の進歩により、１つのLSIチツプまた
はパツケージ上にメモリと論理回路部を混在させ
ることが可能になつてきている。一方、論理回路
部の有効な診断方法として従来から広く採用され
ている技術にスキヤンイン／スキヤンアウト制御
方式がある。これは、論理回路部の全フリツプフ
ロツプに固有のアドレスを与える診断用アドレス
パス、該当フリツプフロツプをセツト／リセツト
するための診断データ入力パス、及び該当フリツ
プフロツプの内容を出力する診断データ出力パス
を通常動作時のパスとは独立に設け、予め決めら
れたアドレスを診断用アドレスパスに送出してフ
リツプフロツプを指定し、該フリツプフロツプ回
を診断データ入力パスによりセツト／リセツトし
（スキヤンイン）、該フリツプフロツプの内容を診
断データ出力パスに読出し（スキヤンアウト）、
期待値と比較するというものである。

ところで、メモリと論理回路部が混在するLSI
等において、その論理回路部に上記従来の診断方
式をそのまま適用するとすると、該論理回路部の
診断のために、診断用アドレスパス、データパス
の入出力ピンが余分に必要となる。このことは、
今後更に高集積化が進めば、LSI等の入出力ピン
に占める診断用ピンの負担は大きくなり、処理装
置を設計する上の大きな制約となる。

〔発明の目的〕

本発明の目的は、メモリと論理回路部が混在す
るLSIチツプやアセンブリカード等において、そ
の論理回路部をスキヤンイン／スキヤンアウト制
御により診断するにあたり、該診断のために付加
する入出力ピン数を最少限にとどめることにあ
る。

〔発明の概要〕

LSIチツプやアセンブリカード等にメモリと論
理回路部を一緒に搭載する場合、メモリをアクセ
スするためのアドレス線、データ線、書込／読出
パルス線などの入出力線が用意されている。本発
明は、かかるメモリをアクセスするための入出力
線をメモリ以外の論理回路部の診断用入出力線に
共用することにより、診断のための入出力ピン数
を軽減するものである。

〔発明の実施例〕

第１図は本発明の一実施例の概略構成図であ
る。第１図において、１はLSIチツプあるいはア
センブリカード（パツケージ）であり、それにメ
モリ２及び論理回路部３が一緒に搭載されてい
る。１０〜１３はメモリ２をアクセスするために
外部と接続されている入出力線群で、１０は入力
データ線、１１はアドレス線、１２は書込／パル
ス線、１３は出力データ線である。実施例では、
これらの入出力線群１０〜１３を、１のLSIある
いはカード内においてメモリ２以外の論理回路部
３とも接続して、該論理回路部３を診断するため
に必要とする入出力線（診断データ入力線、診断
用アドレス線、診断書込／読出パルス線、診断デ
ータ出力線）に共通に使用する。なお、メモリ入
力データ線１０とメモリ出力データ線１３は、そ
れぞれ、その１本のみ診断用に共用すればよい。
１４は診断モード線で、これが“０”のとき、メ
モリ２をイネーブル、論理回路部（被診断部）３
をデイスイネーブルにして、入出力線群１０〜１
３によるメモリ２の通常アクセス動作を保証す
る。一方、診断モード線１４が“１”のときは、
メモリ２をデイスイネーブル、論理回路部３をイ
ネーブルにして、メモリ用入出力線群１０〜１３
を用いて論理回路部３を診断する。

第１図の更に詳細図を第２図に示す。第２図に
おいて、３１はフリツプフロツプで、実際には、
このようなフリツプフロツプがいくつか集つて一
つの機能回路を構成し、更に、そのような機能回
路が有機的に接続されて第１図の論理回路部３が
構成されることになる。該論理回路部３の全フリ
ツプフロツプには、スキヤンイン／スキヤンアウ
ト動作を実行すべく固有のアドレスが与えられて
いる。かかるアドレスはメモリアドレス線１１を
用いて外部（診断処理装置）から指定され、デコ
ーダ３２でデコードされる。

はじめ、通常の動作時について説明する。この
場合、診断モード線１４を“０”に設定すること
により、メモリ２がイネーブルとなり、メモリ２
に対する書込みあるいは読出し動作が有効にな
る。ここで、書込パルス線１２が“１”のときは
書込み動作が、“０”のときは通常の読出し動作
が行われるとする。従つて、診断モード線１４を
“０”にすると共に、書込パルス線１２を“１”
とすることにより、アドレス線１１の内容で指定
されるメモリ２内のアドレスに入力データ線１０
のデータが書込まれ、又、書込パルス線１２を
“０”にすることにより、アドレス線１１の内容
で指定されるメモリ２内のアドレスのデータが正
常に出力データ線１３に読出される。この診断モ
ード線１４が“０”の時、アンドゲート３３は不
動作であり、従つてアンドゲート３７，３８も不
動作となり、フリツプフロツプ３１の状態が入出
力線群１０〜１２によつて影響を受けることはな
い。

次に、診断時の動作を説明する。ここでは、フ
リツプフロツプ３１をスキヤンイン／スキヤンア
ウトすると仮定する。診断時、診断モード線１４
を“１”に設定してメモリ２をデイスイネーブル
にする。そして、スキヤンイン動作においては、
アドレス線１１にスキヤンインすべきフリツプフ
ロツプ３１のアドレスを乗せると共に、入力デー
タ線１０中の予め定めた１本の線（診断共用線）
を“０”または“１”に設定し、さらに書込パル
ス線１２を“１”に設定する。アドレス線１１の
アドレスはデコーダ３２でデコードされ、出力線
１５が“１”となる。また、書込パルス線１２と
診断モード線１４が共に“１”ということでアン
ドゲート３３の出力は“１”となる。従つて、入
力データ線１０中の診断共用線が“０”の場合
は、インバータ３５、アンドゲート３６、アンド
ゲート３８を通してフリツプフロツプ３１に
“０”がセツトされ、該診断共用線が“１”の場
合は、アンドゲート３４、アンドゲート３７を通
してフリツプフロツプ３１に“１”がセツトされ
る。一方、スキヤンアウト動作においては、アド
レス線１１にフリツプフロツプ３１のアドレスを
乗せると共に、書込パルス線１２を“０”にす
る。この場合、フリツプフロツプ３１の状態がア
ンドゲート３９を通して、出力データ線１３中の
予め定めた１本の線（診断共用線）に読み出され
る。

なお、第１図および第２図の実施例では、メモ
リアドレス線１１のすべてを論理回路部内の全フ
リツプフロツプのアドレス指定に共用するとした
が、フリツプフロツプの総数がアドレス線１１で
指定可能な数より少ない場合は、該アドレス線１
１の一部のみを診断用に共用すればよい。逆に、
フリツプフロツプの総数がアドレス線１１で指定
可能な数より多い場合は、診断用アドレス線とし
て不足する分だけ、メモリアドレス線とは別に追
加すればよい。

以上、本発明の一実施例を説明した。要する
に、本発明は、メモリと論理回路とを含む回路ユ
ニツトにおいて、メモリ用のアドレス線およびデ
ータ線を、論理回路部の診断用の入出力線として
共用することにより、回路ユニツト全体の入出力
ピン数の軽減を図るものであるが、この効果が顕
著に現われるのは、論理回路部内の診断対象部位
を指定するアドレス線がある入力側ピン数に対し
てである。即ち、論理回路が大規模化した場合、
診断用アドレス線も増大し、これをメモリ用のア
ドレス線と共用すると、その効果は極めて大き
い。一方、出力側は、診断データの出力線をメモ
リの出力線と共用しても、診断データの出力線は
高々１本であり、出力側ピン数の削除効果はわず
かである。したがつて、少なくともメモリ用入力
線を論理回路部の診断用入力線と共用すれば、本
発明で意図する効果を達成できることは明らかで
ある。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれ
ば、メモリと論理回路部が混在するLSIチツプや
アセンブリカード等において、メモリをアクセス
するための入出力線等を論理回路部の診断用入出
力線等に共用することにより、診断のために追加
する必要のある信号線を最少限にとどめることが
でき、かかるLSIチツプやアセンブリカード等の
入出力ピン数の軽減がもたらされる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２
図は第１図の詳細図である。 １……LSIあるいはカード、２……メモリ、３
……論理回路部、１０……メモリ入力データ線、
１１……メモリアドレス線、１２……書込パルス
線、１３……メモリ出力データ線、１４……診断
モード線。

Claims (1)

1. 【特許請求の範囲】 １ メモリと論理回路部を一緒に搭載してなる回
   路ユニツトにおける論理回路部の診断方法であつ
   て、 前記メモリをアクセスするための少なくともメ
   モリ用入力線を前記論理回路部を診断するための
   診断用入力線に共用すると共に、前記メモリと前
   記論理回路部に診断モード線を配線し、 前記論理回路部の診断の際、前記診断モード線
   により前記メモリをデイスイネーブル、前記診断
   回路部をイネーブルとし、前記メモリ用入力線を
   使用して前記論理回路部を診断することを特徴と
   する論理回路部の診断方法。 ２ 前記メモリ用入力線はアドレス線、データ線
   を含み、前記論理回路部の診断の際、前記アドレ
   ス線を用いて前記論理回路部内のスキヤンイン／
   スキヤンアウト・アドレスを指定し、前記データ
   線を用いて前記アドレスで指定された部位に診断
   データを書込むことを特徴とする特許請求の範囲
   第１項記載の論理回路部の診断方法。 ３ 前記メモリをアクセスするためのメモリ用出
   力線も前記論理回路部を診断するための診断用出
   力線と共用し、 前記論理回路部の診断の際、前記メモリ用出力
   線を使用して診断結果を出力することを特徴とす
   る特許請求の範囲第１項記載の論理回路部の診断
   方法。 ４ 前記メモリ用入力線および出力線はアドレス
   線、データ線を含み、前記論理回路部の診断の
   際、前記アドレス線を用いて前記論理回路部内の
   スキヤンイン／スキヤンアウト・アドレスを指定
   し、前記データ線を用いて前記アドレスで指定さ
   れた部位に診断データを書込んだり、該部位の内
   容を読出したりすることを特徴とする特許請求の
   範囲第３項記載の論理回路部の診断方法。