JP2001035200A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路面積およびチップ面積の増大を抑制する
とともに、メモリのテスト速度をより正確に測定可能に
した集積回路を得ることである。 【解決手段】 メモリ１２ａ，１２ｂと、該メモリ１２
ａ，１２ｂ近傍に構成されたそのメモリをテストするテ
スト回路１３ａ，１３ｂとを、外部インタフェース１４
近傍における回路を構成するチップ外周領域の特定位置
に配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テスト回路のア
ドレスバスおよびデータバスのチップ上の占有面積を削
減し、回路面積の縮小およびメモリのアクセスに要する
時間などの正確な測定を可能にする集積回路に関するも
のである。

【０００２】

【従来の技術】大規模なＬＳＩは複数のブロックからな
り、各ブロックはロジック部とバッファメモリとバッフ
ァメモリをテストするテスト回路から構成されている。
また、各ブロックのバッファメモリをテストするテスト
回路のアドレスバスおよびデータバスと、ロジック部の
レジスタへデータを設定するためのアドレスバスおよび
データバスが存在する。

【０００３】このような大規模なＬＳＩでは各ブロック
ごとに設計担当者が割り当てられるため、前述したよう
に各ブロックごとにそれぞれの設計担当者によるテスト
回路が設けられる構成となる。

【０００４】図５は、このような従来の集積回路のロジ
ック部とテスト回路、外部インタフェースなどの配置関
係を示すブロック図であり、図において、１および４は
テスト回路、２および５はバッファメモリ、３および６
はロジック部、７は外部インタフェースである。８ａは
テスト回路用のアドレスバス、８ｂはテスト回路用のデ
ータバス、９ａはロジック部のレジスタへデータを設定
するためのアドレスバス、９ｂは前記レジスタへデータ
を設定するためのデータバスである。

【０００５】１００はこれらテスト回路１，４、バッフ
ァメモリ２，５、ロジック部３，６、外部インタフェー
ス７、テスト回路用のアドレスバス８ａおよびデータバ
ス８ｂ、ロジック部のレジスタへデータを設定するため
のアドレスバス９ａおよびデータバス９ｂなどを備えた
集積回路である。

【０００６】次に、動作について説明する。従来の集積
回路では、バッファメモリ２およびロジック部３などの
ブロック、バッファメモリ５およびロジック部６などの
ブロックは、それぞれブロックごとに設計担当者が異な
っており、バッファメモリ２に対する書込テストおよび
読出テストはテスト回路１で行い、またバッファメモリ
５に対する書込テストおよび読出テストはテスト回路４
で行う。このため、外部インタフェース７とテスト回路
１およびテスト回路４との間にテスト回路用のアドレス
バス８ａおよびデータバス８ｂを設け、外部インタフェ
ース７を介してテスト回路１，４によりバッファメモリ
２，５についての書込データ、読出データ、およびその
アドレスなどを入出力し、バッファメモリ２，５につい
てのメモリテストを行う。

【０００７】

【発明が解決しようとする課題】従来の集積回路は以上
のように構成されていたので、テスト回路がメモリやロ
ジック部などの各ブロックごとに配置される構成上、一
つのブロックに対しアドレスバス、データバスがそれぞ
れ二本ずつ必要となり、ブロックの数が増えるとアドレ
スバス、データバスもそれぞれ多くなりチップ面積が増
大する課題があった。

【０００８】この発明は上記のような課題を解決するた
めになされたものであり、回路面積およびチップ面積の
増大を抑制するとともに、メモリのテスト速度をより正
確に測定可能にした集積回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る集積回路
は、メモリと、該メモリ近傍に構成されたそのメモリを
テストするテスト回路とを、外部インタフェース近傍に
おける回路を構成するチップ外周領域の特定位置に配置
する構成を備えるようにしたものである。

【００１０】この発明に係る集積回路は、ブロックごと
のメモリと、該メモリをテストするテスト回路の組を全
ブロックについてチップ外周領域の特定位置に集め、メ
モリとテスト回路の前記各組と、各ブロックのロジック
部と、外部インタフェースとの間を接続する信号経路で
あるアドレスバスおよびデータバスを、前記各ブロック
のロジック部が共用するロジック部−外部インタフェー
ス間アドレスバスおよびロジック部−外部インタフェー
ス間データバスと、前記各組のメモリをそのテスト回路
を使用してテストする時、および前記ロジック部から前
記メモリをアクセスする時に共用されるメモリ−外部イ
ンタフェース間アドレスバスおよびメモリ−外部インタ
フェース間データバスとで構成するようにしたものであ
る。

【００１１】この発明に係る集積回路は、ブロックごと
のメモリと、該メモリをテストするテスト回路を、全ブ
ロック共通に１つのメモリと１つのテスト回路に集約
し、該集約した前記メモリと前記テスト回路と、各ブロ
ックのロジック部と、外部インタフェースとの間を接続
する信号経路であるアドレスバスおよびデータバスを、
前記各ブロックのロジック部が共用するロジック部−外
部インタフェース間アドレスバスおよびロジック部−外
部インタフェース間データバスと、前記集約したメモ
リ、テスト回路と前記外部インタフェースとを接続し、
前記メモリを前記テスト回路を使用してテストする時、
および前記ロジック部から前記メモリをアクセスする時
に共用されるメモリ−外部インタフェース間アドレスバ
スおよびメモリ−外部インタフェース間データバスとで
構成するようにしたものである。

【００１２】この発明に係る集積回路は、テスト回路を
前記各ブロックのロジック部内に配置する構成を備える
ようにしたものである。

【００１３】この発明に係る集積回路は、各ブロック内
においてメモリとロジック部とを接続した、前記ロジッ
ク部から前記メモリをアクセスする時、および前記メモ
リをそのテスト回路を使用してテストする時に共用され
るブロック内アドレスバスおよびブロック内データバス
を有し、外部インタフェースと前記各ブロックとの間の
信号経路であるアドレスバスおよびデータバスを、テス
ト時に前記外部インタフェースから入力するテストアド
レスやテストデータなどのテスト信号経路として共用す
る構成を備えるようにしたものである。

【００１４】この発明に係る集積回路は、各ブロック内
においてメモリとロジック部とをラッチ回路を介して接
続した、前記ロジック部から前記メモリをアクセスする
時、および前記メモリをそのテスト回路を使用してテス
トする時に共用されるブロック内アドレスバスおよびブ
ロック内データバスを有し、外部インタフェースと前記
各ブロックとの間の信号経路であるアドレスバスおよび
データバスを、テスト時に前記外部インタフェースから
入力するテストアドレスやテストデータなどのテスト信
号経路として共用する構成を備えるようにしたものであ
る。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１の集積回路に
おけるロジック部とテスト回路、外部インタフェースな
どの配置関係を示すブロック図であり、図において、１
０は集積回路、１１ａ、１１ｂはロジック部、１２ａ，
１２ｂはメモリ、１３ａ、１３ｂはテスト回路、１４は
外部インタフェースである。

【００１６】テスト回路１３ａ，１３ｂの構成として
は、図示していないがデータバス２１ｂとメモリ１２
ａ，１２ｂとの間に設けられたデータのメモリ入出力回
路、アドレスバス２１ａとメモリ１２ａ，１２ｂとの間
に設けられたアドレスのメモリ入力回路、その他、テス
ト時に使用する回路などを有している。また、この実施
の形態１の集積回路では、メモリ１２ａ，１２ｂおよび
テスト回路１３ａ，１３ｂは、外部インタフェース１４
近傍に配置されている構成である。

【００１７】ロジック部１１ａ、メモリ１２ａ、テスト
回路１３ａにより１つのブロックを構成し、またロジッ
ク部１１ｂ、メモリ１２ｂ、テスト回路１３ｂにより別
のブロックを構成している。

【００１８】２１ａはテスト回路１３ａ，１３ｂとロジ
ック部１１ａ，１１ｂに共用されるアドレスバス（メモ
リ−外部インタフェース間アドレスバス）であり、メモ
リ１２ａ，１２ｂと外部インタフェース１４との間を接
続するアドレスバス、２１ｂは前記テスト回路１３ａ，
１３ｂと前記ロジック部１１ａ，１１ｂに共用されるデ
ータバス（メモリ−外部インタフェース間データバス）
であり、メモリ１２ａ，１２ｂと外部インタフェース１
４との間を接続するデータバスである。２２ａはロジッ
ク部１１ａ，１１ｂのレジスタへデータを設定するため
などに使用されるアドレスバス（ロジック部−外部イン
タフェース間アドレスバス）であり、ロジック部１１
ａ，１１ｂと外部インタフェース１４との間を接続する
アドレスバス、２２ｂはロジック部１１ａ，１１ｂのレ
ジスタへデータを設定するためなどに使用されるデータ
バス（ロジック部−外部インタフェース間データバス）
であり、ロジック部１１ａ，１１ｂと外部インタフェー
ス１４との間を接続するデータバスである。

【００１９】また、アドレスバス２２ａとアドレスバス
２１ａの分離、およびデータバス２２ｂとデータバス２
１ｂの分離を、外部インタフェース１４から入力される
制御信号をもとに制御可能にするためのバス分離手段１
４ａ，１４ｂを設けることができ、このバス分離手段１
４ａ，１４ｂとしてはアナログスイッチ、双方向のトラ
イステートバッファなどを使用することができる。

【００２０】また、１４ｃは外部インタフェース１４を
介して外部からアドレスバス２１ａへアドレスを入力す
るためのテスト用アドレス入力手段であり、前記制御信
号をもとに活性化されるトライステートバッファを使用
することができる。

【００２１】また、１４ｄはメモリ１２ａ，１２ｂへ書
き込むデータ、またはメモリ１２ａ，１２ｂから読み出
したデータを、外部インタフェース１４を介して外部に
対し入出力するためのテスト用データ入出力手段であ
り、前記制御信号をもとに活性化される双方向のトライ
ステートバッファを用いることができる。

【００２２】また、１４ｅはテスト回路１３ａ，１３ｂ
の機能を作動させるかさせないかを制御するレジスタで
あり、レジスタ１４ｅに所定のデータを設定すること
で、アドレスバス２１ａおよびデータバス２１ｂはテス
ト回路１３ａ，１３ｂを介してメモリ１２ａ，１２ｂと
接続され、あるいはテスト回路１３ａ，１３ｂを迂回し
てメモリ１２ａ，１２ｂと接続される。従って、テスト
回路１３ａ，１３ｂを使用しない場合には、前記レジス
タ１４ｅに設定されたデータによりテスト回路は無効化
され、またテスト回路を使用する場合にはレジスタ１４
ｅに設定されたデータによりテスト回路が機能してメモ
リ１２ａ，１２ｂに対するテストが可能になる。

【００２３】次に、動作について説明する。メモリのテ
スト手法は外部からテストアドレスとテストデータを与
えることによりテストを行う。テスト対象となるメモリ
は、従来ではＬＳＩ内のあらかじめ設計された位置に配
置されているため、そのテスト回路も前記メモリの配置
位置近傍に配置されることになり、この結果、従来では
テスト回路用のアドレスバス、データバスが外部インタ
フェースと前記メモリとの位置関係から集積回路内に散
らばることになる。

【００２４】一方、この実施の形態１では、外部インタ
フェース１４を介してアドレスバス２１ａをロジック部
１１ａ，１１ｂのアドレスバスとして共有化し、またデ
ータバス２１ｂをロジック部１１ａ，１１ｂのデータバ
スとして共有化し、各ブロックのメモリ１２ａ，１２ｂ
とテスト回路１３ａ，１３ｂを特定の位置、すなわち外
部インタフェース１４の近くに配置することで、アドレ
スバス２１ａおよびデータバス２１ｂを回路構成領域の
外周部の外部インタフェース１４近傍の特定の位置に集
約可能にする。

【００２５】そして、外部インタフェース１４の所定の
ピンから前記制御信号をバス分離手段１４ａ，１４ｂに
入力することにより、前記アドレスバス２２ａと前記ア
ドレスバス２１ａ間、および前記データバス２２ｂと前
記データバス２１ｂ間を外部インタフェース１４のロジ
ック部１１ａ，１１ｂ側で分離する。

【００２６】また、前記制御信号をもとに、テスト用デ
ータ入出力手段１４ｄを活性化させ、テスト用データ入
出力手段１４ｄを介して外部から入力したテスト回路１
３ａ，１３ｂを機能させるための所定のデータをレジス
タ１４ｅに設定し、テスト回路１３ａ，１３ｂを機能さ
せる。

【００２７】また、前記制御信号をもとに活性化させた
テスト用アドレス入力手段１４ｃおよびテスト用データ
入出力手段１４ｄを介して入力したテストアドレスおよ
びテストデータをもとに、外部インタフェース１４から
テスト回路１３ａ，１３ｂを使用してメモリ１２ａ，１
２ｂへアクセス可能にし、メモリ１２ａ，１２ｂのテス
トを実行する。

【００２８】従って、この実施の形態１によれば、メモ
リ１２ａ，１２ｂとテスト回路１３ａ，１３ｂを特定の
位置、すなわち外部インタフェース１４近傍の領域に集
約し、ロジック部１１ａ，１１ｂとメモリ１２ａ，１２
ｂ間での本来のデータやアドレス授受のためのアドレス
バス、データバスとして、外部インタフェース１４を介
してアドレスバス２１ａとアドレスバス２２ａを、さら
にデータバス２１ｂとデータバス２２ｂを使用し、また
テスト回路１３ａ、１３ｂを使用したメモリ１２ａ，１
２ｂのテスト時には前記アドレスバス２１ａと前記デー
タバス２１ｂを使用し、前記アドレスバス２１ａと前記
データバス２１ｂについて、前記ロジック部１１ａ，１
１ｂとメモリ１２ａ，１２ｂ間でのアクセス時と前記テ
スト時とで共有化する構成にすることで、従来、ＬＳＩ
内のロジック部周辺にはりめぐらす必要があったテスト
回路用のアドレスバスやデータバスを特定の位置、すな
わち集積回路構成領域外周部の外部インタフェース１４
近傍に集約することが可能になり、前記テスト回路用の
アドレスバスやデータバスにより占有される面積を削減
できる集積回路が得られる効果がある。

【００２９】実施の形態２．図２は、この実施の形態２
の集積回路の構成を示すブロック図であり、図１と同一
または相当の部分については同一の符号を付し説明を省
略する。図２において、３１は図１に示すメモリ１２ａ
とメモリ１２ｂとを論理的に１つに集約したメモリ、３
２は図１に示すテスト回路１３ａとテスト回路１３ｂを
１つに集約したテスト回路、５０は集積回路である。

【００３０】次に、動作について説明する。この実施の
形態２の集積回路５０では、メモリとテスト回路が１つ
に集約されている。このため、前記実施の形態１の集積
回路ではメモリ１２ａに対するテスト回路１３ａと、メ
モリ１２ｂに対するテスト回路１３ｂが必要であり、ア
ドレスバス２１ａおよびデータバス２１ｂと、メモリ１
２ａ，１２ｂとの間には、それぞれ各メモリに対するア
ドレスのメモリ入力回路とデータのメモリ入出力回路が
必要であったのに対し、この実施の形態２では１組のア
ドレスのメモリ入力回路およびデータのメモリ入出力回
路と、その他、テスト時に使用する回路で足りるように
なる。

【００３１】なお、この実施の形態２では、図示してい
ないアドレスデコーダは、一つに集約したメモリ３１の
全領域に対応したアドレスを選択できるようになってい
る。

【００３２】従って、この実施の形態２によれば、前記
実施の形態１と同様な効果が得られ、さらにまた、テス
ト回路を１つに集約したことで、前記実施の形態１で必
要であった各テスト回路へのアドレスバス２１ａおよび
データバス２１ｂの分岐経路を不要にでき、またテスト
回路を１つに集約したことで前記テスト回路の占有面積
を削減でき、前記アドレスバス２１ａおよびデータバス
２１ｂの分岐経路を不要にした分と、前記テスト回路を
１つに集約した分とでチップ上に構成される回路面積を
より削減できる集積回路が得られる効果がある。

【００３３】実施の形態３．前記実施の形態１および実
施の形態２では、メモリのテスト回路はロジック部１１
ａ，１１ｂの外部に存在していたため、テスト回路とロ
ジック部に接続されるバスがそれぞれ２本、すなわち合
計４本（アドレスバス２１ａとアドレスバス２２ａ、デ
ータバス２１ｂとデータバス２２ｂ）必要であった。

【００３４】この実施の形態３の集積回路では、メモリ
のテスト回路をロジック部に組み込んだ構成にして、ロ
ジック部のレジスタ設定用に使用していたアドレスバス
２２ａおよびデータバス２２ｂの全経路を、テスト回路
４１ａ，４１ｂを使用してテストを行う際に使用するア
ドレスバスおよびデータバスとして共有するように構成
した。

【００３５】図３は、この実施の形態３の集積回路の構
成を示すブロック図である。図３において図１と同一ま
たは相当の部分については同一の符号を付し説明を省略
する。図３において、２３ａはメモリ１２ａとロジック
部１１ａとを接続した、前記ロジック部１１ａから前記
メモリ１２ａをアクセスする時、および前記メモリ１２
ａをそのテスト回路４１ａを使用してテストする時に共
用されるブロック内アドレスバスおよびブロック内デー
タバスである。２３ｂはメモリ１２ｂとロジック部１１
ｂとを接続した、前記ロジック部１１ｂから前記メモリ
１２ｂをアクセスする時、および前記メモリ１２ｂをそ
のテスト回路４１ｂを使用してテストする時に共用され
るブロック内アドレスバスおよびブロック内データバス
である。４１ａはロジック部１１ａに組み込まれたテス
ト回路、４１ｂはロジック部１１ｂに組み込まれたテス
ト回路、４０は外部インタフェース、６０は集積回路で
ある。なお、メモリ１２ａ、ロジック部１１ａ、テスト
回路４１ａで１つのブロックが構成され、また、メモリ
１２ｂ、ロジック部１１ｂ、テスト回路４１ｂで１つの
ブロックが構成される。

【００３６】この実施の形態３の集積回路６０において
も、テスト回路１３ａ，１３ｂの機能を作動させるかさ
せないかを制御するレジスタ１４ｅに所定のデータを設
定することで、アドレスバス２２ａおよびデータバス２
２ｂはテスト回路４１ａ，４１ｂを介してメモリ１２
ａ，１２ｂと接続され、あるいはテスト回路１３ａ，１
３ｂを迂回してロジック部１１ａ，１１ｂとメモリ１２
ａ，１２ｂへ接続される。

【００３７】従って、テスト回路４１ａ，４１ｂを使用
しない場合には、前記レジスタ１４ｅに設定されたデー
タにより前記テスト回路は無効化され、また前記テスト
回路を使用する場合にはレジスタ１４ｅに設定されたデ
ータにより前記テスト回路が機能してメモリ１２ａ，１
２ｂに対するテストが可能になる。

【００３８】以上のような回路構成にすることで、テス
ト回路４１ａ，４１ｂはロジック部１１ａ，１１ｂのレ
ジスタ設定用に使用していたアドレスバス２２ａ、デー
タバス２２ｂの全経路を共有することができ、従来では
ブロックが増えるたびバスも４本（図５に示すようにロ
ジック部と、メモリおよびテスト回路へのアドレスバス
２本、データバス２本）ずつ増加したが、この実施の形
態３ではブロックが増えてもそのロジック部のレジスタ
設定用に必要なバスが２本（アドレスバス１本とデータ
バス１本）増えるだけになり、テスト回路の増加に伴っ
てチップ上に構成される前記アドレスバスやデータバス
による占有面積の増加を抑制できる集積回路が得られる
効果がある。

【００３９】さらに、この実施の形態３によれば、ロジ
ック部の内部にテスト回路を設けるため、ロジック部の
外部にテスト回路を設ける構成に比べ、ロジック部がメ
モリを実際に使用する状態でテストを行うことができる
ため、メモリのアクセスに要する時間などのテスト回路
によるテストがより正確に測定できる集積回路が得られ
る効果がある。

【００４０】実施の形態４．図４は、この実施の形態４
の集積回路の構成を示すブロック図である。図４におい
て図３と同一または相当の部分については同一の符号を
付し説明を省略する。図４において、１５ａはロジック
部１１ａに構成されたラッチ回路、１５ｂはロジック部
１１ｂに構成されたラッチ回路、７０は集積回路であ
る。

【００４１】次に、動作について説明する。ロジック部
１１ａがメモリ１２ａを、ロジック部１１ｂがメモリ１
２ｂを使用する場合、メモリ１２ａ，１２ｂのデータは
ブロック部１１ａ，１１ｂの内部で、先ずラッチ回路１
５ａ，１５ｂにそれぞれラッチされる。そして、ロジッ
ク部１１ａ，１１ｂはラッチ回路１５ａ，１５ｂに保持
されたデータを使って処理を行う。従って、ロジック部
がメモリを実際に使用する状態に近い状態でテストする
ためには、ロジック部１１ａ，１１ｂのラッチ回路１５
ａ，１５ｂを介してメモリ１２ａ，１２ｂをテスト回路
４１ａ，４１ｂと接続する必要がある。

【００４２】この実施の形態４の集積回路７０では、テ
スト回路１３ａ，１３ｂの機能を作動させるかさせない
かを制御するレジスタ１４ｅに所定のデータを設定する
ことで、アドレスバス２２ａおよびデータバス２２ｂ
は、テスト回路４１ａ，４１ｂとラッチ回路１５ａ，１
５ｂを介してメモリ１２ａ，１２ｂと接続される。ある
いはテスト回路１３ａ，１３ｂを迂回してロジック部１
１ａ，１１ｂと接続されるとともに、ラッチ回路１５
ａ，１５ｂを介してメモリ１２ａ，１２ｂへ接続され
る。

【００４３】従って、この実施の形態４によれば、前記
実施の形態３と同様な効果が得られ、さらにロジック部
１１ａ，１１ｂがメモリ１２ａ，１２ｂをラッチ回路１
５ａ，１５ｂを介して実際に使用する状態により近い状
態でテストを行うことが可能になり、メモリ１２ａ，１
２ｂのアクセスに要する時間などのテスト回路によるテ
ストが前記実施の形態３に比べより正確に測定できる集
積回路が得られる効果がある。

【００４４】

【発明の効果】以上のように、この発明によれば、メモ
リと、該メモリ近傍に構成されたそのメモリをテストす
るテスト回路とを、外部インタフェース近傍における回
路を構成するチップ外周領域の特定位置に配置するよう
に構成したので、前記テスト回路と接続されたアドレス
バスやデータバスを前記チップ外周領域の特定位置、す
なわち集積回路構成領域外周部の前記外部インタフェー
ス近傍に集約することができ、前記テスト回路へ接続さ
れた前記アドレスバスや前記データバスにより占有され
る面積を削減でき、チップ面積の増大を抑制でき、さら
に、前記テスト回路へ接続された従来のアドレスバスや
データバスにより占有されていた領域を有効活用できる
効果がある。

【００４５】この発明によれば、ブロックごとのメモリ
と、該メモリをテストするテスト回路の組を全ブロック
についてチップ外周領域の特定位置に集めるとともに、
前記メモリと前記テスト回路の各組と、各ブロックのロ
ジック部と、外部インタフェースとの間を接続する信号
経路であるアドレスバスおよびデータバスにおいて、メ
モリ−外部インタフェース間アドレスバスおよびメモリ
−外部インタフェース間データバスを前記各組のメモリ
をそのテスト回路を使用してテストする時、および前記
ロジック部から前記メモリをアクセスする時に共用する
ように構成したので、前記テスト回路と前記外部インタ
フェースとの間のアドレスバスやデータバスを前記チッ
プ外周領域の特定位置、すなわち集積回路構成領域外周
部の前記外部インタフェース近傍に集約することがで
き、前記テスト回路と前記外部インタフェースとの間の
アドレスバスおよびデータバスの占有面積を削減でき、
チップ面積の増大を抑制でき、さらに、前記テスト回路
と前記外部インタフェースとの間を接続した従来のアド
レスバスやデータバスにより占有されていた領域を有効
活用できる効果がある。

【００４６】この発明によれば、ブロックごとのメモリ
と、該メモリをテストするテスト回路を、全ブロック共
通に１つのメモリと１つのテスト回路に集約し、該集約
した前記メモリと前記テスト回路と、各ブロックのロジ
ック部と、外部インタフェースとの間を接続する信号経
路であるアドレスバスおよびデータバスを、前記各ブロ
ックのロジック部が共用するロジック部−外部インタフ
ェース間アドレスバスおよびロジック部−外部インタフ
ェース間データバスと、前記集約したメモリ、テスト回
路と前記外部インタフェースとを接続し、前記メモリを
前記テスト回路を使用してテストする時、および前記ロ
ジック部から前記メモリをアクセスする時に共用される
メモリ−外部インタフェース間アドレスバスおよびメモ
リ−外部インタフェース間データバスとで構成するよう
にしたので、テスト回路が複数配置される場合に必要で
あった前記各テスト回路へのアドレスバスおよびデータ
バスの分岐経路構成を不要にでき、またテスト回路を１
つに集約したことで前記テスト回路の占有面積を削減で
き、前記アドレスバスおよびデータバスの分岐経路構成
を不要にした分と、前記テスト回路を１つに集約した分
とでチップ上に構成される回路面積をより削減でき、チ
ップ面積の増大を抑制できる効果がある。

【００４７】この発明によれば、テスト回路を各ブロッ
クのロジック部内に配置するように構成したので、前記
ロジック部がメモリを実際に使用する状態でテストを行
うことができ、前記メモリのアクセスに要する時間など
の前記テスト回路によるテストがより正確に測定できる
効果がある。

【００４８】この発明によれば、各ブロック内において
メモリとロジック部とを接続した、前記ロジック部から
前記メモリをアクセスする時、および前記メモリをその
テスト回路を使用してテストする時に共用されるブロッ
ク内アドレスバスおよびブロック内データバスを有し、
外部インタフェースと前記各ブロックとの間の信号経路
であるアドレスバスおよびデータバスを、テスト時に前
記外部インタフェースから入力するテストアドレスやテ
ストデータなどのテスト信号経路として共用するように
構成したので、テスト回路が増加してもチップ上に構成
されるテスト用のアドレスバスやデータバスは増加せ
ず、これらアドレスバスやデータバスによる占有面積の
増加を抑制でき、チップ面積の増大を抑制でき、さらに
ロジック部がメモリを実際に使用する状態でテストを行
うことができるため、前記メモリのアクセスに要する時
間などの前記テスト回路によるテストがより正確に測定
できる効果がある。

【００４９】この発明によれば、各ブロック内において
メモリとロジック部とをラッチ回路を介して接続した、
前記ロジック部から前記メモリをアクセスする時、およ
び前記メモリをそのテスト回路を使用してテストする時
に共用されるブロック内アドレスバスおよびブロック内
データバスを有し、外部インタフェースと前記各ブロッ
クとの間の信号経路であるアドレスバスおよびデータバ
スを、テスト時に前記外部インタフェースから入力する
テストアドレスやテストデータなどのテスト信号経路と
して共用するように構成したので、テスト回路が増加し
てもチップ上に構成されるテスト用のアドレスバスやデ
ータバスは増加せず、これらアドレスバスやデータバス
による占有面積の増加を抑制でき、チップ面積の増大を
抑制でき、さらに前記ラッチ回路を介してテストするた
め、ロジック部がメモリを実際に使用する状態に、より
近い状態でテストを行うことができるため、前記メモリ
のアクセスに要する時間などの前記テスト回路によるテ
ストがさらにより正確に測定できる効果がある

【図面の簡単な説明】

【図１】 この発明の実施の形態１の集積回路における
ロジック部とテスト回路、外部インタフェースなどの配
置関係を示すブロック図である。

【図２】 この発明の実施の形態２の集積回路における
ロジック部とテスト回路、外部インタフェースなどの配
置関係を示すブロック図である。

【図３】 この発明の実施の形態３の集積回路における
ロジック部とテスト回路、外部インタフェースなどの配
置関係を示すブロック図である。

【図４】 この発明の実施の形態４の集積回路における
ロジック部とテスト回路、外部インタフェースなどの配
置関係を示すブロック図である。

【図５】 従来の集積回路におけるロジック部とテスト
回路、外部インタフェースなどの配置関係を示すブロッ
ク図である。

【符号の説明】

１０，５０，６０，７０ 集積回路、１１ａ，１１ｂ
ロジック部、１２ａ，１２ｂ メモリ、１３ａ，１３
ｂ，４１ａ，４１ｂ テスト回路、１４，４０外部イン
タフェース、１５ａ，１５ｂ ラッチ回路、２１ａ ア
ドレスバス（メモリ−外部インタフェース間アドレスバ
ス）、２１ｂ データバス（メモリ−外部インタフェー
ス間データバス）、２２ａ アドレスバス（ロジック部
−外部インタフェース間アドレスバス）、２２ｂ デー
タバス（ロジック部−外部インタフェース間データバ
ス）、２３ａ，２３ｂ ブロック内アドレスバスおよび
ブロック内データバス、３１ メモリ（集約したメモ
リ）、３２ テスト回路（集約したテスト回路）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE05 CD07 CD08 CD15 DF05 DF14 DT02 DT04 DT05 DT18 EZ20 5L106 DD08 DD32 GG06

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリと、該メモリをアクセスするロジ
   ック部などからなるブロックが複数配置されるととも
   に、外部インタフェースを有し、該外部インタフェース
   からアドレスバスおよびデータバスを介して前記メモリ
   に対し各種テストを行うテスト回路を備えた集積回路に
   おいて、 前記メモリと、該メモリ近傍に構成されたそのメモリを
   テストする前記テスト回路とを、前記外部インタフェー
   ス近傍における回路を構成するチップ外周領域の特定位
   置に配置したことを特徴とする集積回路。
2. 【請求項２】 ブロックごとのメモリと、該メモリをテ
   ストするテスト回路の組を全ブロックについてチップ外
   周領域の特定位置に集めるとともに、 前記メモリと前記テスト回路の各組と、各ブロックのロ
   ジック部と、外部インタフェースとの間を接続する信号
   経路であるアドレスバスおよびデータバスを、 前記各ブロックのロジック部と前記外部インタフェース
   との間を接続し、前記各ブロックのロジック部が共用す
   るロジック部−外部インタフェース間アドレスバスおよ
   びロジック部−外部インタフェース間データバスと、 メモリとテスト回路の前記各組と前記外部インタフェー
   スとを接続し、前記各組のメモリをそのテスト回路を使
   用してテストする時、および前記ロジック部から前記メ
   モリをアクセスする時に共用されるメモリ−外部インタ
   フェース間アドレスバスおよびメモリ−外部インタフェ
   ース間データバスとで構成したことを特徴とする請求項
   １記載の集積回路。
3. 【請求項３】 ブロックごとのメモリと、該メモリをテ
   ストするテスト回路を、全ブロック共通に１つのメモリ
   と１つのテスト回路に集約し、チップ外周領域の特定位
   置に配置するとともに、 前記集約したメモリと前記テスト回路と、各ブロックの
   ロジック部と、外部インタフェースとの間を接続する信
   号経路であるアドレスバスおよびデータバスを、 前記各ブロックのロジック部と前記外部インタフェース
   との間を接続し、前記各ブロックのロジック部が共用す
   るロジック部−外部インタフェース間アドレスバスおよ
   びロジック部−外部インタフェース間データバスと、 前記集約したメモリ、テスト回路と前記外部インタフェ
   ースとを接続し、前記メモリを前記テスト回路を使用し
   てテストする時、および前記ロジック部から前記メモリ
   をアクセスする時に共用されるメモリ−外部インタフェ
   ース間アドレスバスおよびメモリ−外部インタフェース
   間データバスとで構成したことを特徴とする請求項１記
   載の集積回路。
4. 【請求項４】 メモリと、該メモリをアクセスするロジ
   ック部などからなるブロックが複数配置されるととも
   に、外部インタフェースを有し、該外部インタフェース
   からアドレスバスおよびデータバスを介して前記メモリ
   に対し各種テストを行うテスト回路を備えた集積回路に
   おいて、 前記テスト回路は前記各ブロックのロジック部内に配置
   されていることを特徴とする集積回路。
5. 【請求項５】 各ブロック内においてメモリとロジック
   部とを接続した、前記ロジック部から前記メモリをアク
   セスする時、および前記メモリをそのテスト回路を使用
   してテストする時に共用されるブロック内アドレスバス
   およびブロック内データバスを有し、 外部インタフェースと前記各ブロックとの間の信号経路
   であるアドレスバスおよびデータバスを、テスト時に前
   記外部インタフェースから入力するテストアドレスやテ
   ストデータなどのテスト信号経路として共用することを
   特徴とする請求項４記載の集積回路。
6. 【請求項６】 各ブロック内においてメモリとロジック
   部とをラッチ回路を介して接続した、前記ロジック部か
   ら前記メモリをアクセスする時、および前記メモリをそ
   のテスト回路を使用してテストする時に共用されるブロ
   ック内アドレスバスおよびブロック内データバスを有
   し、 外部インタフェースと前記各ブロックとの間の信号経路
   であるアドレスバスおよびデータバスを、テスト時に前
   記外部インタフェースから入力するテストアドレスやテ
   ストデータなどのテスト信号経路として共用することを
   特徴とする請求項４記載の集積回路。