JPH096748A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵ制御ＲＯＭなどのマイクロコンピュータ
に内蔵されたメモリのテスト時間を短縮する。 【構成】ＣＰＵ１と、内蔵メモリとしてＣＰＵ１を制御
するＣＰＵ制御ＲＯＭ３と、内蔵周辺機能回路として入
出力ポートＰ〜Ｓと、入出力ポートＰ〜Ｓに対応する入
出力バッファと、ＣＰＵ制御ＲＯＭ３のテスト時に活性
化されるテスト用制御信号を設定するテスト用制御端子
１０とを有し、さらに、入出力ポートＰ〜ＳおよびＣＰ
Ｕ制御ＲＯＭ３の出力信号を入力しテスト用制御信号の
活性化によりＣＰＵ制御ＲＯＭ３の出力信号を選択し入
出力バッファＢＦ０〜ＢＦ２に同時出力するセレクタＳ
Ｌ０〜ＳＬ２を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にメモリおよび周辺機能回路を内蔵するマイク
ロコンピュータに関する。

【０００２】

【従来の技術】従来、この種のマイクロコンピュータに
内蔵されるメモリのテストは、メモリの内容をマイクロ
コンピュータの内部バスを介して、外部端子に出力する
ことにより行われていた。たとえば、図６は、従来のマ
イクロコンピュータに内蔵されるメモリテスト手段の構
成を示すブロック図である。

【０００３】図６を参照すると、この従来のマイクロコ
ンピュータは、ＣＰＵ１，内部バス２，ＣＰＵ制御ＲＯ
Ｍ３，ＣＰＵ制御信号線４，テスト用制御端子１０，シ
フトレジスタ１２，ＮＯＲゲート１３，セレクタ１４，
入出力ポートＰ〜Ｓ，入出力バッファＢＦ０〜ＢＦ３か
ら構成されている。これら各ブロックの中、主なブロッ
クについて説明を続ける。

【０００４】ＣＰＵ１は、ＣＰＵ制御ＲＯＭ３から出力
されるＣＰＵ制御信号線４により動作が制御される中央
処理装置部である。通常動作のとき、ＣＰＵ１は、内部
バス２を介して入出力ポートＰ〜Ｓ，メモリ（図示せ
ず），その他の周辺機能回路（図示せず）にアクセスす
る。

【０００５】内部バス２は、ＣＰＵ１，入出力ポートＰ
〜Ｓ，メモリ（図示せず），その他の周辺周辺機能回路
（図示せず）およびセレクタ１４の各ブロックの入出力
信号を接続する８ビットバスである。

【０００６】ＣＰＵ制御ＲＯＭ３は、出力線であるＣＰ
Ｕ制御信号線４に２４ビットデータを出力する。

【０００７】入出力ポートＰ〜Ｓは、内部バス２から信
号を入力および保持し入出力バッファＢＦ０〜ＢＦ３へ
出力するか、または、入出力バッファＢＦ０〜ＢＦ３か
ら信号を入力および保持し内部バス２へ出力する。

【０００８】入出力バッファＢＦ０〜ＢＦ３は、外部端
子Ｐ０〜Ｐ７、Ｑ０〜Ｑ７、Ｒ０〜Ｒ７、Ｓ０〜Ｓ７を
入力端子，出力端子または入出力端子として、それぞれ
接続する。

【０００９】テスト用制御端子１０は、ＣＰＵ制御ＲＯ
Ｍ３のテスト時“１”になる。

【００１０】シフトレジスタ１２は、カスケード接続さ
れたレジスタＴ１，Ｔ２，Ｔ３を内蔵し、通常動作のと
きテスト用制御端子１０から信号“０”が入力され、レ
ジスタＴ１，Ｔ２，Ｔ３の出力はリセットされ“０”を
出力している。テスト用制御端子１０から信号“０”が
入力されたとき、レジスタＴ１，Ｔ２の値をＮＯＲゲー
ト１３へ入力しＮＯＲゲート１３の出力信号をレジスタ
Ｔ１の入力としているため、シフトレジスタ１２のレジ
スタＴ１，Ｔ２，Ｔ３の値は、周期的に順次、１個のみ
の信号“１”がＴ１→Ｔ２→Ｔ３へとシフトし巡回する
構成となっている。これらレジスタＴ１，Ｔ２，Ｔ３の
値はセレクタ１４へ出力されている。

【００１１】セレクタ１４は、ＣＰＵ制御ＲＯＭ３の出
力線であるＣＰＵ制御信号線４の上位，中位，下位各８
ビットよりの出力信号をそれぞれ入力とし、レジスタＴ
１，Ｔ２，Ｔ３の値がそれぞれ“１”であるとき、ＣＰ
Ｕ制御信号線４よりの出力信号の上位、中位、下位各８
ビットをそれぞれ選択し、８ビットの出力信号１５とし
て内部バス２へ出力する。通常の動作では、テスト用制
御端子１０の信号が“０”でありレジスタＴ１，Ｔ２，
Ｔ３の出力信号が“０”であるため、セレクタ１４の出
力はハイインピーダンスとなる。

【００１２】次に、図６を参照して、従来のマイクロコ
ンピュータの動作について説明する。

【００１３】ＣＰＵ制御ＲＯＭ３のテスト時には、テス
ト用制御端子１０＝“１”となる。シフトレジスタ１２
のレジスタＴ１，Ｔ２，Ｔ３の出力は、１個のみの信号
“１”をシフト巡回し、セレクタ１４がＣＰＵ制御信号
線４の２４ビット信号から上位，中位，下位の８ビット
づつ信号を順次選択し内部バス２に出力する。さらに、
入出力ポートＱおよび入出力バッファＢＦ１を介して、
外部端子Ｑ０〜Ｑ７へ出力される。

【００１４】図７は、このときのテスト動作の１例を示
す波形図である。図７を参照して、さらに、詳細説明を
続ける。

【００１５】この動作例では、ＣＰＵ制御ＲＯＭ３のア
ドレス入力が、シフトレジスタ１２の３パルス周期で変
化する。したがって、シフトレジスタ１２のレジスタＴ
１，Ｔ２，Ｔ３の出力が１個のみの信号“１”をシフト
巡回させる度に、ＣＰＵ制御ＲＯＭ３の２４ビット出力
信号は更新され、ＣＰＵ制御信号線４を経て、セレクタ
１４へ連続して出力される。

【００１６】テスト用制御端子１０の値が“１”になっ
た直後の１パルス周期目においては、前シフト周期のレ
ジスタＴ１の値“０”がレジスタＴ２へ入力され、前シ
フト周期のレジスタＴ２の値“０”がレジスタＴ３へ入
力され、レジスタＴ１，Ｔ２の出力信号を入力とするＮ
ＯＲゲート１３の出力信号“１”がレジスタＴ１へ入力
されるため、レジスタＴ１，Ｔ２，Ｔ３の出力信号は、
それぞれ“１”，“０”，“０”となり、ＣＰＵ制御Ｒ
ＯＭ３の出力信号の上位８ビットがセレクタ１４に選択
され、内部バス２，入出力ポートＱ，入出力バッファＢ
Ｆ１を経て、外部端子Ｑ０〜Ｑ７へ出力される。

【００１７】同様に、次の２パルス周期目において、Ｃ
ＰＵ制御ＲＯＭ３の出力信号の中位８ビットがセレクタ
１４に選択され、３パルス周期目においては、ＣＰＵ制
御ＲＯＭ３よりの出力信号の下位８ビットがセレクタ１
４に選択され、内部バス２，入出力ポートＱ，入出力バ
ッファＢＦ１を経て、外部端子Ｑ０〜Ｑ７へ出力され
る。

【００１８】以上の動作を繰返すことによって、ＣＰＵ
制御ＲＯＭの２４ビット信号を外部端子Ｑ０〜Ｑ７に出
力し、テストする。

【００１９】

【発明が解決しようとする課題】一般に、ＣＰＵ制御Ｒ
ＯＭはＣＰＵハードウェアの制御が必要なため、１アド
レスで多くのビット数を持ち、ＣＰＵ制御ＲＯＭをテス
トする際はＣＰＵ制御ＲＯＭよりの出力信号を内部バ
ス，入出力ポート，入出力バッファを介して外部端子に
出力することで、一度に内部バス幅以上の信号を転送で
きないため、ＣＰＵ制御ＲＯＭ出力を複数に分割して選
択、出力する必要が有り、テスト時間が長くなる。その
ため、ＣＰＵの回路規模増大に伴う１アドレスあたりの
ＣＰＵ制御ＲＯＭのビット数の増加に伴い、テストのコ
ストが線形に増加する欠点を有していた。

【００２０】したがって、本発明の目的は、ＣＰＵ制御
ＲＯＭなどのマイクロコンピュータに内蔵されたメモリ
のテスト時間を短縮することにある。

【００２１】

【課題を解決するための手段】そのため、本発明による
マイクロコンピュータは、メモリおよび周辺機能回路を
内蔵し、前記周辺機能回路に対応する複数の入出力バッ
ファと、前記メモリのテスト時に活性化されるテスト用
制御信号を設定する設定手段とを有するマイクロコンピ
ュータにおいて、前記周辺機能回路および前記メモリの
出力信号を入力し前記テスト用制御信号の活性化により
前記メモリの出力信号を選択し前記複数の入出力バッフ
ァに同時出力する複数の選択手段を備えている。

【００２２】また、前記メモリが複数の場合、前記複数
の選択手段は、前記テスト用制御信号の活性化により複
数の前記メモリの出力信号を選択し前記複数の入出力バ
ッファに同時出力する。

【００２３】さらに、集積素子間の結線が多層の配線手
段をもつ場合、前記複数の選択手段の入力まで前記メモ
リの出力信号を分割配線する配線手段が、前記周辺機能
回路の内部信号配線層より上層の配線手段を有してい
る。

【００２４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２５】図１は、本発明のマイクロコンピュータの
実施例１を示すブロック図である。

【００２６】図１を参照すると、本実施例のマイクロコ
ンピュータは、ＣＰＵ１，内部バス２，ＣＰＵ制御ＲＯ
Ｍ３，ＣＰＵ制御信号線４，入出力ポートＰ〜Ｓ，入出
力バッファＢＦ０〜ＢＦ３と、テスト用制御端子１０と
を有し、さらに、セレクタＳＬ０〜ＳＬ２を備えてい
る。これら各ブロックの中、主なブロックについて説明
を続ける。

【００２７】ＣＰＵ１は、ＣＰＵ制御ＲＯＭ３の出力デ
ータ線であるＣＰＵ制御信号線４により動作が制御され
る中央処理装置部である。通常動作のとき、ＣＰＵ１
は、内部バス２を介して入出力ポートＰ〜Ｓ，メモリ
（図示せず），その他の周辺機能回路（図示せず）にア
クセスする。

【００２８】内部バス２は、ＣＰＵ１，入出力ポートＰ
〜Ｓ，メモリ（図示せず），その他の周辺周辺機能回路
（図示せず）の各ブロックの入出力信号を接続する８ビ
ットバスである。

【００２９】ＣＰＵ制御ＲＯＭ３は、２４ビットの出力
データをＣＰＵ制御信号線４に出力する。

【００３０】ＣＰＵ制御信号線４は、ＣＰＵ制御ＲＯＭ
３の２４ビット出力データをＣＰＵに配線すると共に、
８ビットづつ３分割しセレクタＳＬ０〜ＳＬ２へそれぞ
れ配線する。これらのセレクタＳＬ０〜ＳＬ２への分割
配線またはその１部の配線は、入出力ポートＰ〜Ｓ，そ
の他の周辺機能回路（図示せず）などの内部信号配線層
より上層の配線手段を有している。

【００３１】入出力ポートＰ〜Ｒは、内部バス２から信
号を入力および保持しセレクタＳＬ０〜ＳＬ２を介して
入出力バッファＢＦ０〜ＢＦ２へ出力するか、または、
入出力バッファＢＦ０〜ＢＦ２から信号を入力および保
持し内部バス２へ出力する。また、入出力ポートＳは、
内部バス２から信号を入力および保持し入出力バッファ
ＢＦ３へ出力するか、または、入出力バッファＢＦ３か
ら信号を入力および保持し内部バス２へ出力する。

【００３２】入出力バッファＢＦ０〜ＢＦ３は、外部端
子Ｐ０〜Ｐ７，Ｑ０〜Ｑ７，Ｒ０〜Ｒ７，Ｓ０〜Ｓ７を
入力端子，出力端子または入出力端子として、それぞれ
接続する。

【００３３】テスト用制御端子１０は、ＣＰＵ制御ＲＯ
Ｍ３のテスト時に活性化され、“１”になる。

【００３４】セレクタＳＬ０〜ＳＬ２は、テスト用制御
端子１０からの入力信号が“１”のとき、ＣＰＵ制御Ｒ
ＯＭ３の出力線であるＣＰＵ制御信号線４で分割された
上位８ビット，中位８ビット，下位８ビットの信号をそ
れぞれ選択し外部端子Ｐ０〜Ｐ７，Ｑ０〜Ｑ７，Ｒ０〜
Ｒ７へ出力し、テスト用制御端子１０からの入力信号が
“０”のとき、入出力ポートＰ，Ｑ，Ｒよりの出力信号
を選択して入出力バッファＢＦ０〜ＢＦ３へ出力する。

【００３５】図２は、図１のセレクタＳＬ０〜ＳＬ２の
詳細構成例を示す回路図である。

【００３６】図２を参照すると、セレクタＳＬ０〜ＳＬ
２は、テスト用制御端子１０、インバータ１１、トラン
スファゲートＧ０〜Ｇ７、Ｈ０〜Ｈ７で構成されてい
る。

【００３７】通常の動作状態において、テスト用制御端
子１０からの入力信号は“０”となり、インバータ１１
よりの出力信号が“１”となり、トランスファゲートＧ
０〜Ｇ７がオフ状態となり、トランスファゲートＨ０〜
Ｈ７がオン状態となり、入出力ポートからの入力信号が
選択され入出力バッファに出力される。ＣＰＵ制御ＲＯ
Ｍ３のテスト時において、テスト用制御端子１０からの
入力信号は“１”となり、インバータ１１よりの出力信
号が“０”となり、トランスファゲートＧ０〜Ｇ７がオ
ン状態となり、トランスファゲートＨ０〜Ｈ７がオフ状
態となり、ＣＰＵ制御ＲＯＭ３からの入力信号が選択さ
れ入出力バッファに出力される。

【００３８】次に、図１およびその動作の１例を示す波
形図である図３を参照して、本実施例のマイクロコンピ
ュータのＣＰＵ制御ＲＯＭ３の出力動作を説明する。

【００３９】テスト用制御端子１０からの入力信号は、
通常動作時、“０”となっているため、セレクタＳＬ０
〜ＳＬ２は、それぞれ入出力ポートＰ〜Ｒの出力信号を
選択状態であり、各入出力ポートの出力を入出力バッフ
ァＢＦ０〜ＢＦ２を介して、外部端子Ｐ０〜Ｐ７、Ｑ０
〜Ｑ７、Ｒ０〜Ｒ７へ出力する。

【００４０】ＣＰＵ制御ＲＯＭ３のテスト時には、テス
ト用制御端子１０＝“１”となり、セレクタＳＬ０〜Ｓ
Ｌ２は、ＣＰＵ制御ＲＯＭ３の２４ビット出力線である
ＣＰＵ制御信号線４の上位，中位，下位８ビット信号を
それぞれ選択する。パルス周期ｔ毎に、ＣＰＵ制御ＲＯ
Ｍ３の２４ビットの出力信号がＣＰＵ制御信号線４に出
力され、ＣＰＵ制御ＲＯＭ３の上位の８ビット出力信号
は、ＣＰＵ制御信号線４，セレクタＳＬ０，入出力バッ
ファＢＦ０を介して、外部端子Ｐ０〜Ｐ７へ出力され
る。同様に、ＣＰＵ制御ＲＯＭ３の中位，下位の８ビッ
ト出力信号は、外部端子Ｑ０〜Ｑ７，Ｒ０〜Ｒ７へそれ
ぞれ出力される。

【００４１】図４は、本発明のマイクロコンピュータの
実施例２を示すブロック図である。

【００４２】図４を参照すると、本実施例のマイクロコ
ンピュータは、テスト用制御端子１０、ＣＰＵ１、内部
バス２、ＣＰＵ制御ＲＯＭ３、ＣＰＵ制御信号線４、命
令メモリ５、命令メモリ出力信号線６、入出力ポートＰ
〜Ｓ，入出力バッファＢＦ０〜ＢＦ３と、テスト用制御
端子１０とを有し、さらに、セレクタＳＬ０〜ＳＬ３を
備えている。これら各ブロックの中、命令メモリ５，命
令メモリ出力信号線６，セレクタＳＬ３およびその入出
力関係以外は、図１の実施例１と同じであり、説明を省
略する。

【００４３】命令メモリ５は命令メモリ出力信号線６を
経て、セレクタＳＬ３と内部バス２へ、命令である８ビ
ット信号を出力する。

【００４４】命令メモリ出力信号線６は、命令メモリ５
の８ビット出力信号を内部バス２に配線すると共に、セ
レクタＳＬ３へ分割配線する。このセレクタＳＬ３への
分割配線またはその１部の配線は、入出力ポートＰ〜
Ｓ，その他の周辺機能回路（図示せず）などの内部信号
配線層より上層の配線手段を有している。

【００４５】セレクタＳＬ３は、テスト用制御端子１０
からの入力が“１”のとき、命令メモリ５の出力信号を
命令メモリ信号線６を介して選択し、テスト用制御端子
１０からの入力が“０”のとき、入出力ポートＲからの
出力信号を選択して、外部端子Ｒ０〜Ｒ７へ出力する。
セレクタＳＬ３の構成は、図２と同様である。

【００４６】次に、図４およびその動作の１例を示す波
形図である図５を参照して、本実施例のマイクロコンピ
ュータの命令メモリ５の出力動作を説明する。また、Ｃ
ＰＵ制御ＲＯＭ３の出力動作については、図１の実施例
１と同じであり、説明を省略する。

【００４７】テスト用制御端子１０からの入力信号は、
通常動作時、“０”となっているため、セレクタＳＬ３
は入出力ポートＳの出力信号を選択状態であり、入出力
ポートＳの出力を入出力バッファＢＦ３を介して外部端
子Ｒ０〜Ｒ７へ出力する。

【００４８】命令メモリ５のテスト時には、テスト用制
御端子１０＝“１”となり、セレクタＳＬ３、命令メモ
リ５の８ビット出力信号を選択する。パルス周期ｔ毎
に、命令メモリ５の８ビット出力信号は、信号線６，セ
レクタＳＬ３，入出力バッファＢＦ３を介して、外部端
子Ｓ０〜Ｓ７へ出力される。

【００４９】以上のように、本実施例２のマイクロコン
ピュータは、ＣＰＵ制御ＲＯＭ３からの出力信号だけで
なく、メモリテスト時未使用の外部端子Ｓ０〜Ｓ７に命
令メモリ５からの出力信号を同時に出力することによ
り、実施例１に比べ一度に多くのメモリテストを行い、
メモリテスト時間をより短縮することが可能である。

【００５０】これら実施例におけるＣＰＵ制御信号線
４，命令メモリ出力信号線６またはそれらの１部の配線
は、入出力ポートＰ〜Ｓ，その他の周辺機能回路（図示
せず）などの内部信号配線層より上層の配線手段を有し
ている。

【００５１】この２層以上の金属による多層配線手段
が、集積回路の製造技術の進歩により、集積素子間の結
線として利用可能になって来ている。この多層配線によ
る集積回路は、１層配線のものより高コストとなる。し
かし、単位面積当たりの集積素子密度を著しく向上させ
ることができるため、上述のメモリおよび周辺機能回路
などをシリコン上に多数集積し、ユーザ専用システム全
体を１チップに搭載する流れにある。

【００５２】したがって、入出力ポートＰ〜Ｓ，その他
の周辺機能回路（図示せず）などの内部信号配線層より
上層の配線手段を、ＣＰＵ制御信号線４，命令メモリ出
力信号線６またはそれらの１部の配線として用いること
により、セレクタＳＬ０〜ＳＬ３への分割配線によるチ
ップ面積増大を抑制することができる。

【００５３】なお、本発明によるマイクロコンピュータ
は、上述した実施例に限定されるものではなく、その要
旨を逸脱しない範囲で変更可能であることは言うまでも
ない。

【００５４】たとえば、実施例では、ＣＰＵ制御ＲＯＭ
および命令メモリの出力を入出力用外部端子に出力して
いるが、入出力用外部端子だけでなくメモリテスト時に
未使用となる端子をすべて出力端子に割り当てることに
よって、一度に出力するデータ量をさらに増加すること
が可能である。

【００５５】また、実施例において、メモリテスト時に
ＣＰＵ制御ＲＯＭの出力データを専用のテストバスを用
いて端子に出力しているが、その１組については内部バ
スを兼用することにより配線面積を縮小することが可能
である。

【００５６】また、実施例において、メモリテスト時の
制御信号端子を専用に設けているが、ＣＰＵにテスト命
令を追加し、メモリテスト制御信号端子のレベルを命令
で発生することによって端子を減らすことが可能であ
る。

【００５７】さらに、実施例において、メモリテスト時
のメモリをＣＰＵ制御ＲＯＭとしているが、ＣＰＵ制御
ＲＯＭ以外の内蔵メモリについても内蔵メモリを複数に
分割することにより、内蔵メモリのテスト時間を短縮す
ることが可能である。

【００５８】

【発明の効果】以上説明したように、本発明によるマイ
クロコンピュータは、周辺機能回路と入出力バッファと
の間に、内蔵されたメモリおよび周辺機能回路の出力信
号を選択する複数の選択手段を備え、その入力信号配線
が周辺機能回路の内部信号配線層より上層の配線手段を
有しているため、メモリのテスト時に、内部バス幅以上
のデータを複数の外部端子に一度に出力し、内蔵された
メモリのテスト時間を著しく短縮でき、テストコストを
削減できる。

【００５９】また、内蔵されたメモリが複数の場合も、
メモリのテスト時に、複数の選択手段により、複数のメ
モリの出力信号を選択し複数の外部端子に同時出力し、
テスト時間を著しく短縮できる効果がある。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータの実施例１を示
すブロック図である。

【図２】図１のセレクタＳＬ０〜ＳＬ２の詳細構成例を
示す回路図である。

【図３】図１のマイクロコンピュータにおける動作の１
例を示す波形図である。

【図４】本発明のマイクロコンピュータの実施例２を示
すブロック図である。

【図５】図４のマイクロコンピュータにおける動作の１
例を示す波形図である。

【図６】従来のマイクロコンピュータの１例を示すブロ
ック図である。

【図７】図６のマイクロコンピュータにおける動作の１
例を示す波形図である。

【符号の説明】

１ ＣＰＵ ２ 内部バス ３ ＣＰＵ制御ＲＯＭ ４ ＣＰＵ制御信号線 ５ 命令メモリ ６ 命令メモリ出力信号線 １０ テスト用制御端子 １１ インバータ １２ シフトレジスタ １３ ＮＯＲゲート １４，ＳＬ０〜ＳＬ３ セレクタ ＢＦ０〜ＢＦ３ 入出力バッファ Ｇ０〜Ｇ７，Ｈ０〜Ｈ７ トランスファゲート Ｐ，Ｑ，Ｒ，Ｓ 入出力ポート Ｐ０〜Ｐ７，Ｑ０〜Ｑ７，Ｒ０〜Ｒ７，Ｓ０〜Ｓ７
外部端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリおよび周辺機能回路を内蔵し、前
   記周辺機能回路に対応する複数の入出力バッファと、前
   記メモリのテスト時に活性化されるテスト用制御信号を
   設定する設定手段とを有するマイクロコンピュータにお
   いて、 前記周辺機能回路および前記メモリの出力信号を入力し
   前記テスト用制御信号の活性化により前記メモリの出力
   信号を選択し前記複数の入出力バッファに同時出力する
   複数の選択手段を備えることを特徴とするマイクロコン
   ピュータ。
2. 【請求項２】 前記複数の選択手段は、前記テスト用制
   御信号の活性化により複数個の前記メモリの出力信号を
   選択し前記複数の入出力バッファに同時出力する請求項
   １記載のマイクロコンピュータ。
3. 【請求項３】 前記複数の選択手段の入力まで前記メモ
   リの出力信号を分割配線する配線手段が、前記周辺機能
   回路の内部信号配線層より上層の配線手段を有する請求
   項１または２記載のマイクロコンピュータ。