JPH05108500A

JPH05108500A - メモリ回路

Info

Publication number: JPH05108500A
Application number: JP3268062A
Authority: JP
Inventors: Tatsuya Nagasawa; 達也長沢; Hideyuki Iino; 秀之飯野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-17
Filing date: 1991-10-17
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】メモリ１〜Ｎと、該メモリ夫々のアドレスを
記憶するレジスタ１ー２〜Ｎー２とを有し、且つ該メモ
リ夫々の出力が入力し該メモリ１〜Ｎ夫々の出力を選択
する信号が入力すると選択されたメモリの出力データを
出力するセレクタ６０を有するメモリ部５１と、アドレ
スレジスタ１ー１〜（Ｎ−１）ー１を有し、テストアド
レスを入力すると、アドレスレジスタ１ー１に入力する
と共にレジスタ１ー２に入力させる制御部５０とを有す
るメモリ回路に関し、メモリをテストするテスターに格
納して置くテストデータは１種類でよいメモリ回路の提
供を目的とする。【構成】制御部５０よりレジスタ１ー２へのテストア
ドレス送出部分に、テストアドレス及びアドレスレジス
タ夫々の出力を入力し、メモリ１〜Ｎ夫々のテストを行
う場合はアドレスレジスタ〔（Ｎ−１）ー１〕，〔（Ｎ
−２）ー１〕，・・・（２ー１），（１ー１）夫々の出
力，テストアドレスを夫々選択して出力するセレクタ６
１を設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトルプロセッサ等
に使用する、第１〜第Ｎのメモリと、該第１〜第Ｎのメ
モリ夫々のアドレスを記憶する直列に接続された第１〜
第Ｎのレジスタとを有し且つ該第１〜第Ｎのメモリの出
力が入力し該第１〜第Ｎのメモリ夫々の出力を選択する
信号が入力すると選択されたメモリの出力データを出力
する第１のセレクタを有するメモリ部と、直列に接続さ
れた第１〜第（Ｎ−１）のアドレスレジスタを有し、該
第１〜第Ｎのメモリに共通なテストアドレスを入力する
と、該第１のアドレスレジスタに入力すると共に該第１
のレジスタに入力させる制御部とを有するメモリ回路の
改良に関する。

【０００２】

【従来の技術】図６は従来例の４並列演算メモリ回路の
ブロック図、図７は図６のメモリテスト時の各部のタイ
ムチャート、図８は図６の場合のメモリテストデータを
示す図、図９は図６の４並列演算時の各部のタイムチャ
ートである。

【０００３】図６の回路では、４並列演算を行う場合制
御部５２とメモリ部５１間の信号を減らす為に、制御部
５２には、アドレスを４クロックサイクル毎にインクリ
メントする為の直列に接続したアドレスレジスタ１ー１
〜４ー１及び加算部３１を直列に接続した回路を持た
せ、メモリ部５１にはメモリ１〜４のアドレスを記憶す
るレジスタ１ー２〜４ー２を直列に接続した回路を持た
せている。

【０００４】４並列演算を行う場合は、選択信号ＳＥ
は、図９のＳＥに示す如く４クロック間は、図９ＬＡＤ
Ｒに示す、先頭データのアドレスａ，次のデータのアド
レスｂ，その次のデータのアドレスｃ，又その次のデー
タのアドレスｄのロードアドレスを選択し、以下は加算
部３１の出力を選択するようにする。

【０００５】すると、ロードアドレスは図９Ｒｅｇ１ー
２，１ー１、Ｒｅｇ２ー２，２ー１、Ｒｅｇ３ー２，３
ー１、Ｒｅｇ４ー２，４ー１に示す如く、アドレスレジ
スタ１ー１，２ー１，３ー１，４ー１に順次送られると
共にレジスタ１ー２，２ー２，３ー２，４ー２にも順次
送られ、レジスタ１ー２，２ー２，３ー２，４ー２夫々
よりメモリ１，２，３，４のアドレスとして出力され
る。

【０００６】このロードアドレスａ，ｂ，ｃ，ｄが加算
部３１に順次入力すると、加算部３１には図９ＩＮＣに
示す如き、アドレスａ，ｂ，ｃ，ｄに加え、ｄの次のア
ドレス，その次のアドレス，その次の次のアドレス，又
その次のアドレスとする為の１_a, １_b，１_c，１_dを
入力してアドレスａ，ｂ，ｃ，ｄに加えセレクタ３０に
入力する。

【０００７】するとアドレスは図９Ｒｅｇ１ー２，１ー
１、Ｒｅｇ２ー２，２ー１、Ｒｅｇ３ー２，３ー１、Ｒ
ｅｇ４ー２，４ー１に示すアドレスとなりレジスタ１ー
２，２ー２，３ー２，４ー２にも順次送られ、レジスタ
１ー２，２ー２，３ー２，４ー２夫々よりメモリ１，
２，３，４のアドレスとして出力される。

【０００８】一方セレクタ１１，１２，１３，１４の選
択信号ＳＡ，ＳＢ，ＳＣ，ＳＤは図９のＳＡ，ＳＢ，Ｓ
Ｃ，ＳＤに示す如く、メモリ４，１，２，３，４・・、
メモリ３，４，１，２，３，・・、メモリ２，３，４，
１，２・・、メモリ１，２，３，４，１，・・の出力デ
ータを選択し、セレクタ１１，１２，１３，１４より
は、図９ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３、ＳＥＬ
１４に示す如く、メモリ１，２，３，４よりアドレス
ａ，ｂ，ｃ，ｄ，ａ＋１_a，ｂ＋１_b，ｃ＋１_c，ｄ＋
１_dに対する出力データを選択して出力し、演算器２
１，２２，２３，外部インタフェース２４の先に接続し
た演算器にて４並列演算を行う。

【０００９】図６のメモリ１〜４のテストを行う時は、
テスター７０に外部インタフェース２４の出力と、選択
信号ＳＥ，ＳＤを入力するようにし、選択信号ＳＥは図
７ＴＡＤＲに示すテストする部分の全アドレスａ１〜ａ
８のテストアドレスを選択するようにする。

【００１０】すると、テストアドレスａ１〜ａ８は順次
アドレスレジスタ１ー１〜４ー１及びレジスタ１ー２〜
４ー２に入力し、出力は図７Ｒｅｇ１ー２，１ー１、Ｒ
ｅｇ２ー２，２ー１、Ｒｅｇ３ー２，３ー１、Ｒｅｇ４
ー２，４ー１に示す如くなり、レジスタ１ー２〜４ー２
の出力は夫々メモリ１〜４に送られ、夫々のアドレスに
対応するデータを出力する。

【００１１】この時選択信号ＳＤを図７イのＳＤに示す
如くメモリ１セレクトとしておくと、セレクタ１４より
はイのＳＥＬ１４（ａ１）〜（ａ８）に示す如く、メモ
リ１セレクトとした１クロック後よりテストアドレスａ
１〜ａ８に対応したデータを出力しテスター７０に入力
する。

【００１２】又図７ロ，ハ，ニのＳＤに示す如く、メモ
リ２，メモリ３，メモリ４セレクトとしておくと、セレ
クタ１４よりはロ，ハ，ニのＳＥＬ１４に示す如く、メ
モリ２，３，４セレクトとした夫々２クロック，３クロ
ック，４クロック後よりテストアドレスａ１〜ａ８に対
応したデータ（ａ１）〜（ａ８）を出力しテスター７０
に入力する。

【００１３】テスター７０には図８（Ａ）（Ｂ）（Ｃ）
（Ｄ）に示す如き、メモリ１テストの場合は（Ａ）に示
す如く、選択信号ＳＥの欄はテストアドレス選択の１、
テストアドレスの欄は、テストアドレスａ１，〜ａ８
を、選択信号ＳＤの欄はメモリ１を選択する１を、セレ
クタ１４出力の欄は、１クロック遅れた部分よりテスト
アドレスａ１，〜ａ８に対応したデータ（ａ１）〜（ａ
８）を書き込んだテストデータが格納されている。

【００１４】そして、メモリ１に、レジスタ１ー２を介
してテストアドレスａ１，〜ａ８が入力する度にセレク
タ１４を介して１クロック遅れて出力されるデータ（ａ
１）〜（ａ８）を、テスター７０では図８のテストデー
タのセレクタ１４出力の欄のデータ（ａ１）〜（ａ８）
と比較し、同じであるかどうかを見ることで、メモリ１
の正常異常をテストしている。

【００１５】メモリ２，３，４のテストの場合は、テス
トデータとしては、ＳＥ，テストアドレスの欄は（Ａ）
の場合と同じで、図８（Ｂ）（Ｃ）（Ｄ）に示す如く、
ＳＤの欄は、夫々メモリ２，３，４を選択する２，３，
４を書込み、セレクタ１４出力の欄は夫々、２クロック
遅れ，３クロック遅れ，４クロック遅れで、テストアド
レスａ１，〜ａ８に対応したデータ（ａ１）〜（ａ８）
を書き込んであり、このテストデータが夫々テスター７
０に格納されている。

【００１６】そして、メモリ２，３，４夫々のテストを
する場合、メモリ２，３，４に，レジスタ２ー２，３ー
２，４ー２を介してテストアドレスａ１〜ａ８が夫々入
力する度に、セレクタ１４を介して２クロック，３クロ
ック，４クロック遅れて出力されるデータ（ａ１）〜
（ａ８）を、テスター７０では図８（Ｂ）（Ｃ）（Ｄ）
のテストデータのセレクタ１４出力の欄のデータ（ａ
１）〜（ａ８）と比較し、同じであるかどうかを見るこ
とで、メモリ２，３，４の正常異常をテストしている。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
メモリ回路では、テスターに格納する、テストデータの
セレクタ１４出力データの欄の、テストアドレスａ１，
〜ａ８に対応したデータ（ａ１）〜（ａ８）を書き込む
のにテストするメモリ毎に遅延量を変えて書き込む必要
があり、テストデータがメモリの数の種類となり、作る
のに手間がかかる問題点がある。

【００１８】本発明は、テスターに格納して置くテスト
データはメモリの数に関わらず１種類でよいメモリ回路
の提供を目的としている。

【００１９】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、第１〜第Ｎのメモリ
１，２，・・・（Ｎ−１），Ｎと、該第１〜第Ｎのメモ
リ夫々のアドレスを記憶する直列に接続された第１〜第
Ｎのレジスタ１ー２，２ー２，・・（Ｎ−１）ー２，Ｎ
ー２とを有し、且つ該第１〜第Ｎのメモリの出力が入力
し該該第１〜第Ｎのメモリ夫々の出力を選択する信号が
入力すると選択されたメモリの出力データを出力する第
１のセレクタ６０を有するメモリ部５１と、直列に接続
された第１〜第（Ｎ−１）のアドレスレジスタ１ー１，
２ー１，・・（Ｎ−１）ー１を有し、該第１〜第Ｎのメ
モリに共通なテストアドレスを入力すると、該第１のア
ドレスレジスタ１ー１に入力すると共に該第１のレジス
タ１ー２に入力させる制御部５０とを有するメモリ回路
において、該制御部５０より該メモリ部５１の第１のレ
ジスタ１ー２へのテストアドレス送出部分に、テストア
ドレス及び該制御部５０の該第１〜第（Ｎ−１）のアド
レスレジスタ夫々の出力を入力し、該第１〜第Ｎのメモ
リ夫々のテストを行う場合は該アドレスレジスタ（Ｎ−
１）ー１，・・・２ー１，１ー１夫々の出力，テストア
ドレスを夫々選択して出力する第２のセレクタを設けた
構成とする。

【００２０】

【作用】本発明によれば、テストアドレスを入力する
と、アドレスレジスタ１ー１，２ー１，・・・（Ｎ−
１）ー１に順次送られる。

【００２１】第１〜第Ｎのメモリ１，２，・・・（Ｎ−
１），Ｎ夫々のテストを行う場合は、セレクタ６１にて
夫々該アドレスレジスタ（Ｎ−１）ー１，・・・２ー
１，１ー１夫々の出力，テストアドレスを夫々選択して
レジスタ１ー２に送られる。

【００２２】即ち、テストアドレスが入力してから、メ
モリ１〜Ｎのアドレスを記憶するレジスタ１ー２〜Ｎー
２に到達する迄の時間は同じになるので、テストアドレ
スを入力してから第１のセレクタ６０より出力する、メ
モリ１〜Ｎのテストアドレスに対応するデータのタイミ
ングは同じになるので、テスターにてメモリ１〜Ｎのテ
ストをする場合のテストデータは同じでよくなりテスト
データ作成の手間を省くことが出来る。

【００２３】

【実施例】図２は本発明の実施例の４並列演算メモリ回
路のブロック図、図３は図２のメモリテスト時の各部の
タイムチャート、図４は１例の図２のデコーダの入出力
を示す図、図５は図２の場合のメモリテストデータを示
す図である。

【００２４】図２の４並列演算メモリ回路にて図６の従
来例と異なる点は、制御部５０に、セレクタ３０の出
力，アドレスレジスタ１ー１，２ー１，３ー１の出力を
選択するセレクタ６１を設け、又テスト用としてデコー
ダ７１を設けることでメモリテスト時使用するテスター
７０のメモリテストデータを一種類とした点であるの
で、この異なる点を中心に以下説明する。

【００２５】デコーダ７１は、セレクタ６１の選択信号
ＳＦを目的に合致するようにする為の１つの方法として
設けたもので、メモリテストをする時は図４（Ａ）に示
す如く、選択信号ＳＥをテストアドレス選択を示す１と
し、選択信号ＳＤを、メモリ１，２，３，４の出力選択
の１，２，３，４とすると、夫々に応じ選択信号ＳＦ
を、アドレスレジスタ３ー１の出力選択，アドレスレジ
スタ２ー１の出力選択，アドレスレジスタ１ー１の出力
選択，テストアドレス選択とするようになっている。

【００２６】４並列演算をさせる時は、図４（Ｂ）に示
す如く、選択信号ＳＥを、従来例の如くロードアドレス
次に加算部３１の出力を選択する０とすると、選択信号
ＳＦはセレクタ３０の出力のロードアドレス次に加算部
３１の出力を選択するようになっており、図６の場合と
同じ動作をし４並列演算を行う。

【００２７】又テスター７０のメモリテストデータとし
ては、図５に示す如く、選択信号ＳＥの欄は、テストア
ドレス選択の１が書き込まれ、選択信号ＳＤの欄はメモ
リ１〜４の何れかを選択する１〜４の何れかの値が書き
込まれ、テストアドレスの欄にはテストアドレスａ１〜
ａ８が書き込まれ、セレクタ１４出力の欄にはテストア
ドレスより４クロックサイクル遅れで、テストアドレス
ａ１〜ａ８に対応したメモリのデータ（ａ１）〜（ａ
８）が順次書き込まれており、このメモリテストデータ
をテスター７０に格納している。

【００２８】図２のメモリ１〜４のテストを行う時は、
テスター７０に外部インタフェース２４の出力と選択信
号ＳＥ，ＳＤを入力するようにし、選択信号ＳＥは、図
３ＴＡＤＲに示すメモリ１〜４のテストする部分の全ア
ドレスａ１〜ａ８のテストアドレスを選択するようにす
る。

【００２９】するとテストアドレスａ１〜ａ８は図３Ｒ
ｅｇ１ー１，Ｒｅｇ２ー１，Ｒｅｇ３ー１，Ｒｅｇ４ー
１に示す如く順次アドレスレジスタ１ー１〜４ー１に入
力する。

【００３０】選択信号ＳＥをテストアドレス選択とし、
選択信号ＳＤをメモリ１〜４の何れかの選択とすると、
デコーダ７１にて選択信号ＳＦは図３ホ，ヘ，ト，チに
示す如く、アドレスレジスタ３ー１の出力，アドレスレ
ジスタ２ー１の出力，アドレスレジスタ１ー１の出力，
セレクタ３０の出力のテストアドレス選択となり、メモ
リ１〜４のアドレスを記憶するレジスタ１ー２，２ー
２，３ー２，４ー２には図３ホ，ヘ，ト，チのＲｅｇ１
ー２，Ｒｅｇ２ー２，Ｒｅｇ３ー２，Ｒｅｇ４ー２に示
す如く、同じタイミングの４クロックサイクル遅れで記
憶出力され、セレクタ１４の出力よりは図３ホ，ヘ，
ト，チのＳＥＬ１４に示す如く同じタイミングで、テス
トアドレスａ１〜ａ８に対応するメモリ１〜４の何れか
のデータ（ａ１）〜（ａ８）が出力されテスター７０に
入力する。

【００３１】テスター７０には、先に説明せる図５に示
すメモリテストデータが格納されており、入力データ
は、メモリテストデータのセレクタ１４出力のデータ
（ａ１）〜（ａ８）と比較され、同じであるかどうかを
見ることでメモリ１〜４の正常異常をテストしている。

【００３２】このようにすれば、テスター７０に格納す
るメモリテストデータは一種類でよいので、メモリテス
トデータを作成する手間が省ける。

【００３３】

【発明の効果】以上詳細に説明せる如く本発明によれ
ば、メモリをテスターでテストする場合、メモリテスト
データ作成の手間が省ける効果がある。

【図面の簡単な説明】

【図１】は本発明の原理ブロック図、

【図２】は本発明の実施例の４並列演算メモリ回路のブ
ロック図、

【図３】は図２のメモリテスト時の各部のタイムチャー
ト、

【図４】は１例の図２のデコーダの入出力を示す図、

【図５】は図２の場合のメモリテストデータを示す図、

【図６】は従来例の４並列演算メモリ回路のブロック
図、

【図７】は図６のメモリテスト時の各部のタイムチャー
ト、

【図８】は図６の場合のメモリテストデータを示す図、

【図９】は図６の４並列演算時の各部のタイムチャート
である。

【符号の説明】

１〜Ｎはメモリ、１ー１〜（Ｎ−１）ー１はアドレスレジスタ、１ー２〜Ｎー２はレジスタ、１１〜１４，３０，６０，６１，はセレクタ、２１〜２３は演算器、２４は外部インタフェース、３１は加算部、５０，５２は制御部、５１はメモリ部、７０はテスター、７１はデコーダを示す。

Claims

【特許請求の範囲】

【請求項１】第１〜第Ｎのメモリ〔１，２，・・・
（Ｎ−１），Ｎ〕と、該第１〜第Ｎのメモリ夫々のアド
レスを記憶する直列に接続された第１〜第Ｎのレジスタ
〔１ー２，２ー２，・・，（Ｎ−１）ー２，Ｎー２〕と
を有し、且つ該第１〜第Ｎのメモリの出力が入力し該第
１〜第Ｎのメモリ夫々の出力を選択する信号が入力する
と選択されたメモリの出力データを出力する第１のセレ
クタ（６０）を有するメモリ部（５１）と、直列に接続
された第１〜第（Ｎ−１）のアドレスレジスタ〔１ー
１，２ー１，・・（Ｎ−１）ー１〕を有し、該第１〜第
Ｎのメモリに共通なテストアドレスを入力すると、該第
１のアドレスレジスタ〔１ー１〕に入力すると共に該メ
モリ部（５１）の第１のレジスタ〔１ー２〕に入力させ
る制御部（５０）とを有するメモリ回路において、該制
御部（５０）より該メモリ部（５１）の第１のレジスタ
〔１ー２〕へのテストアドレス送出部分に、テストアド
レス及び該第１〜第（Ｎ−１）のアドレスレジスタ夫々
の出力を入力し、該第１〜第Ｎのメモリ夫々のテストを
行う場合は該（Ｎ−１）のアドレスレジスタ〔（Ｎ−
１）ー１〕，・・・第２のアドレスレジスタ（２ー
１），第１のアドレスレジスタ（１ー１）夫々の出力，
テストアドレスを夫々選択して出力する第２のセレクタ
（６１）を設けたことを特徴とするメモリ回路。