JPH11191080A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH11191080A JPH11191080A JP9359625A JP35962597A JPH11191080A JP H11191080 A JPH11191080 A JP H11191080A JP 9359625 A JP9359625 A JP 9359625A JP 35962597 A JP35962597 A JP 35962597A JP H11191080 A JPH11191080 A JP H11191080A
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- JP
- Japan
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- burst
- memory
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 被試験メモリがバースト・モードで動作する
場合に、パターン発生器よりファストアドレスのみを発
生し、以降のバーストアドレスの発生を不要にする。 【解決手段】 バーストアドレス生成回路８を追加する
ことによって、被試験メモリ３がバースト・モードで動
作する場合、パターン発生器２より入力されるファスト
アドレスを用いて、全てのバーストアドレスを演算し、
その演算したバーストアドレスをフェイルメモリ５に与
える。バーストアドレス生成回路８には、ファストアド
レスを保持する回路９と、カウンタ１０と、そのカウン
タ１０の出力及びアドレス保持回路９のデータとから全
てのバーストアドレスを演算する演算器（加算器）１
１，演算器１１の出力とパターン発生器２のアドレス信
号とのいずれかを切換選択してフェイルメモリ５に与え
るマルチプレクサ１２が設けられる。
場合に、パターン発生器よりファストアドレスのみを発
生し、以降のバーストアドレスの発生を不要にする。 【解決手段】 バーストアドレス生成回路８を追加する
ことによって、被試験メモリ３がバースト・モードで動
作する場合、パターン発生器２より入力されるファスト
アドレスを用いて、全てのバーストアドレスを演算し、
その演算したバーストアドレスをフェイルメモリ５に与
える。バーストアドレス生成回路８には、ファストアド
レスを保持する回路９と、カウンタ１０と、そのカウン
タ１０の出力及びアドレス保持回路９のデータとから全
てのバーストアドレスを演算する演算器（加算器）１
１，演算器１１の出力とパターン発生器２のアドレス信
号とのいずれかを切換選択してフェイルメモリ５に与え
るマルチプレクサ１２が設けられる。
Description
【０００１】
【発明の属する技術分野】この発明は被試験メモリがバ
ースト・モードで動作する場合に、パターン発生器から
ファストアドレスのみを発生し、そのファストアドレス
に適合するように全てのバーストアドレスをハードウェ
アで演算してフェイルメモリに供給するようにして、パ
ターン発生プログラムの作成を容易にしたメモリ試験装
置に関する。
ースト・モードで動作する場合に、パターン発生器から
ファストアドレスのみを発生し、そのファストアドレス
に適合するように全てのバーストアドレスをハードウェ
アで演算してフェイルメモリに供給するようにして、パ
ターン発生プログラムの作成を容易にしたメモリ試験装
置に関する。
【０００２】
【従来の技術】従来のメモリ試験装置の概要を図３を参
照して説明する。パターン発生器２から試験パターン信
号Ｓ１が被試験メモリ（ＭＵＴとも言う）３に、期待値
パターン信号Ｓ２が論理比較器４にそれぞれ与えられ
る。またパターン発生器２より、試験パターン信号Ｓ１
及び期待値パターン信号Ｓ２に付加されているアドレス
信号と同じアドレスを指すアドレス信号ＡＤが不良解析
メモリ（フェイルメモリとも言う）５に与えられる。
照して説明する。パターン発生器２から試験パターン信
号Ｓ１が被試験メモリ（ＭＵＴとも言う）３に、期待値
パターン信号Ｓ２が論理比較器４にそれぞれ与えられ
る。またパターン発生器２より、試験パターン信号Ｓ１
及び期待値パターン信号Ｓ２に付加されているアドレス
信号と同じアドレスを指すアドレス信号ＡＤが不良解析
メモリ（フェイルメモリとも言う）５に与えられる。
【０００３】ＭＵＴ３より試験パターン信号Ｓ１に対す
る応答出力Ｓ３が論理比較器４に与えられると、論理比
較器４ではその応答出力Ｓ３と期待値パターン信号Ｓ２
とが比較され、不一致が検出される。そして不一致が検
出されるたびに論理“１”のフェイルデータＦＤがフェ
イルメモリ５に与えられる。不一致となった応答出力を
発生したＭＵＴ３の不良セルのアドレスと同じ内容のア
ドレス信号ＡＤがパターン発生器２からフェイルメモリ
５に直接与えられるので、そのアドレスに論理“１”の
フェイルデータＦＤが書き込まれる。
る応答出力Ｓ３が論理比較器４に与えられると、論理比
較器４ではその応答出力Ｓ３と期待値パターン信号Ｓ２
とが比較され、不一致が検出される。そして不一致が検
出されるたびに論理“１”のフェイルデータＦＤがフェ
イルメモリ５に与えられる。不一致となった応答出力を
発生したＭＵＴ３の不良セルのアドレスと同じ内容のア
ドレス信号ＡＤがパターン発生器２からフェイルメモリ
５に直接与えられるので、そのアドレスに論理“１”の
フェイルデータＦＤが書き込まれる。
【０００４】ところで、順々に転送されるデータの内、
特定の規定によって１単位として扱われる信号データの
固まりをバースト（burst)と呼ぶが、ＭＵＴ３がバース
ト・モードで動作する場合には、パターン発生器２から
試験パターン信号Ｓ１に付加してＭＵＴ３に与えるアド
レスはバースト開始アドレス（ファストアドレスと言
う）のみであり、それ以降のアドレスはＭＵＴ３の内部
で自動生成される。
特定の規定によって１単位として扱われる信号データの
固まりをバースト（burst)と呼ぶが、ＭＵＴ３がバース
ト・モードで動作する場合には、パターン発生器２から
試験パターン信号Ｓ１に付加してＭＵＴ３に与えるアド
レスはバースト開始アドレス（ファストアドレスと言
う）のみであり、それ以降のアドレスはＭＵＴ３の内部
で自動生成される。
【０００５】バースト・モードで動作中のＭＵＴ３の全
てのアドレスのフェイル情報をフェイルメモリ５に取り
込むためには、ファストアドレスのみならず、ＭＵＴ３
の内部で自動生成されているアドレスもパターン発生器
２で生成して、フェイルメモリ５に与える必要がある。
このため、パターン発生器２への命令となるパターン発
生プログラム（システムコントローラ６のメモリに格納
される）では、ＭＵＴ３を動作させるための実アドレス
・データに加えて、フェイルメモリ５に与えるアドレス
・データも発生するようにプログラムを作成する。
てのアドレスのフェイル情報をフェイルメモリ５に取り
込むためには、ファストアドレスのみならず、ＭＵＴ３
の内部で自動生成されているアドレスもパターン発生器
２で生成して、フェイルメモリ５に与える必要がある。
このため、パターン発生器２への命令となるパターン発
生プログラム（システムコントローラ６のメモリに格納
される）では、ＭＵＴ３を動作させるための実アドレス
・データに加えて、フェイルメモリ５に与えるアドレス
・データも発生するようにプログラムを作成する。
【０００６】いま、一例としてバースト長が４アドレス
で、バーストアドレスが１→２→３→０と変化する場合
のアドレスのタイミングチャートを図４に示す。Ａはパ
ターン発生プログラムより得られるバーストアドレスで
あり、Ｂはパターン発生器２からＭＵＴ３に与えるファ
ストアドレス、Ｃはパターン発生器２よりフェイルメモ
リ５に与えるバーストアドレスである。
で、バーストアドレスが１→２→３→０と変化する場合
のアドレスのタイミングチャートを図４に示す。Ａはパ
ターン発生プログラムより得られるバーストアドレスで
あり、Ｂはパターン発生器２からＭＵＴ３に与えるファ
ストアドレス、Ｃはパターン発生器２よりフェイルメモ
リ５に与えるバーストアドレスである。
【０００７】
【発明が解決しようとする課題】従来のメモリ試験装置
では、バースト・モードで動作するＭＵＴ３の不良セル
情報をフェイルメモリ５に取り込む場合、パターン発生
器２からＭＵＴ３に与えるアドレスはスタートアドレス
のみでよいが、フェイルメモリ５に対しては全てのバー
ストアドレスを発生させる必要がある。このためのパタ
ーン発生プロクラムは複雑となり、プロクラマにとって
大変な負担となっている。
では、バースト・モードで動作するＭＵＴ３の不良セル
情報をフェイルメモリ５に取り込む場合、パターン発生
器２からＭＵＴ３に与えるアドレスはスタートアドレス
のみでよいが、フェイルメモリ５に対しては全てのバー
ストアドレスを発生させる必要がある。このためのパタ
ーン発生プロクラムは複雑となり、プロクラマにとって
大変な負担となっている。
【０００８】この発明の目的は、バースト・モードで動
作するＭＵＴを試験する場合に、パターン発生器よりフ
ァストアドレスのみ発生すればよいようにして、パター
ン発生プログラムを簡単化できるようにしたメモリ試験
装置を提供しようとするものである。
作するＭＵＴを試験する場合に、パターン発生器よりフ
ァストアドレスのみ発生すればよいようにして、パター
ン発生プログラムを簡単化できるようにしたメモリ試験
装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】（１）請求項１の発明
は、パターン発生器から被試験メモリに試験パターン信
号を与え、被試験メモリの応答出力と前記パターン発生
器から出力される期待値パターンとを論理比較器で比較
し、不一致を検出すると、フェイルメモリの前記不一致
の発生した被試験メモリのアドレスと同じアドレスにフ
ェイルデータが書き込まれるメモリ試験装置に関する。
は、パターン発生器から被試験メモリに試験パターン信
号を与え、被試験メモリの応答出力と前記パターン発生
器から出力される期待値パターンとを論理比較器で比較
し、不一致を検出すると、フェイルメモリの前記不一致
の発生した被試験メモリのアドレスと同じアドレスにフ
ェイルデータが書き込まれるメモリ試験装置に関する。
【００１０】請求項１では特に被試験メモリがバースト
・モードで動作する場合、パターン発生器より入力され
るファストアドレスを用いて、全てのバーストアドレス
を演算し、その演算したバーストアドレスをフェイルメ
モリに与えるバーストアドレス生成回路を備えたもので
ある。 （２）請求項２の発明は、前記（１）において、バース
トアドレス生成回路は、被試験メモリがバースト・モー
ドで動作するとき前記の演算したバーストアドレスを、
またバースト・モードで無いとき前記パターン発生器よ
り入力されるアドレス信号をそれぞれ切換選択して前記
フェイルメモリに与えるマルチプレクサを備えているも
のである。
・モードで動作する場合、パターン発生器より入力され
るファストアドレスを用いて、全てのバーストアドレス
を演算し、その演算したバーストアドレスをフェイルメ
モリに与えるバーストアドレス生成回路を備えたもので
ある。 （２）請求項２の発明は、前記（１）において、バース
トアドレス生成回路は、被試験メモリがバースト・モー
ドで動作するとき前記の演算したバーストアドレスを、
またバースト・モードで無いとき前記パターン発生器よ
り入力されるアドレス信号をそれぞれ切換選択して前記
フェイルメモリに与えるマルチプレクサを備えているも
のである。
【００１１】（３）請求項３の発明は、前記（１）にお
いて、バーストアドレス生成回路が、ファストアドレス
を保持するアドレス保持回路と、カウンタと、そのカウ
ンタの出力及びアドレス保持回路より出力されるファス
トアドレスから全てのバーストアドレスを演算する演算
器とを具備するものである。 （４）請求項４の発明は、前記（３）において、カウン
タは予めバースト長Ｎに応じて最大カウント数Ｎ−１が
設定され、クロックを計数して０→１→２→…→（Ｎ−
１）→０→１…と変化する計数値を出力するようにした
ものである。
いて、バーストアドレス生成回路が、ファストアドレス
を保持するアドレス保持回路と、カウンタと、そのカウ
ンタの出力及びアドレス保持回路より出力されるファス
トアドレスから全てのバーストアドレスを演算する演算
器とを具備するものである。 （４）請求項４の発明は、前記（３）において、カウン
タは予めバースト長Ｎに応じて最大カウント数Ｎ−１が
設定され、クロックを計数して０→１→２→…→（Ｎ−
１）→０→１…と変化する計数値を出力するようにした
ものである。
【００１２】（５）請求項５の発明は、前記（３）にお
いて、演算器が加算器より成るものである。
いて、演算器が加算器より成るものである。
【００１３】
【発明の実施の形態】この発明の実施例を図１に、図３
と対応する部分に同じ符号を付して示し、重複説明を省
略する。この発明では、ＭＵＴ３がバースト・モードで
動作する場合に、パターン発生器２よりファストアドレ
スのみを与えられ、そのファストアドレスに適合するよ
うに全てのバーストアドレスを演算してフェイルメモリ
５に与えることのできるバーストアドレス生成回路８を
追加している。これによって、パターン発生器２では従
来ＭＵＴ３に与えていたファストアドレスのみをアドレ
ス信号ＡＤとしてバーストアドレス生成回路８に与えれ
ばよくなり、パターン発生プロクラムが極めて簡単にな
る。
と対応する部分に同じ符号を付して示し、重複説明を省
略する。この発明では、ＭＵＴ３がバースト・モードで
動作する場合に、パターン発生器２よりファストアドレ
スのみを与えられ、そのファストアドレスに適合するよ
うに全てのバーストアドレスを演算してフェイルメモリ
５に与えることのできるバーストアドレス生成回路８を
追加している。これによって、パターン発生器２では従
来ＭＵＴ３に与えていたファストアドレスのみをアドレ
ス信号ＡＤとしてバーストアドレス生成回路８に与えれ
ばよくなり、パターン発生プロクラムが極めて簡単にな
る。
【００１４】バーストアドレス生成回路８は、アドレス
保持回路９と、カウンタ１０と、加算器１１と、マルチ
プレクサ１２で構成される。バースト・モードのＭＵＴ
３を試験する場合は、システムコントローラ６から与え
られるセレクト信号によってマルチプレクサ１２ではｂ
〜ｃ間が接続される。また、システムコントローラ６よ
りカウンタ１０出力が０→１→２…（Ｎ−１）と変化す
るときの最大カウント数Ｎ−１がバースト長Ｎ（アドレ
ス）に合わせて予めカウンタ１０に設定される。
保持回路９と、カウンタ１０と、加算器１１と、マルチ
プレクサ１２で構成される。バースト・モードのＭＵＴ
３を試験する場合は、システムコントローラ６から与え
られるセレクト信号によってマルチプレクサ１２ではｂ
〜ｃ間が接続される。また、システムコントローラ６よ
りカウンタ１０出力が０→１→２…（Ｎ−１）と変化す
るときの最大カウント数Ｎ−１がバースト長Ｎ（アドレ
ス）に合わせて予めカウンタ１０に設定される。
【００１５】パターン発生器２よりアドレス信号ＡＤと
してスタートアドレス（図２Ａ）が出力され、アドレス
保持回路９に書き込まれる（図２Ｂ）。カウンタ１０は
タイミング発生器７より与えられるクロックパルスＣＬ
Ｋ（図２Ｄ）を計数して、バースト長Ｎ＝４で、最大カ
ウント数Ｎ−１が３の場合、つまり２進、２桁の場合
は、０→１→２→３→０→１→２→３→０→１…と変化
する計数値を出力する（図２Ｃ）。この計数出力は加算
器１１でアドレス保持回路９より出力されるファストア
ドレス“１”と加算されて、１→２→３→０→１→２→
３→０→１→２…と変化する加算後のデータがマルチプ
レクサ１２を介してフェイルメモリ５のアドレス入力端
子Ａに与えられる（図２Ｅ）。
してスタートアドレス（図２Ａ）が出力され、アドレス
保持回路９に書き込まれる（図２Ｂ）。カウンタ１０は
タイミング発生器７より与えられるクロックパルスＣＬ
Ｋ（図２Ｄ）を計数して、バースト長Ｎ＝４で、最大カ
ウント数Ｎ−１が３の場合、つまり２進、２桁の場合
は、０→１→２→３→０→１→２→３→０→１…と変化
する計数値を出力する（図２Ｃ）。この計数出力は加算
器１１でアドレス保持回路９より出力されるファストア
ドレス“１”と加算されて、１→２→３→０→１→２→
３→０→１→２…と変化する加算後のデータがマルチプ
レクサ１２を介してフェイルメモリ５のアドレス入力端
子Ａに与えられる（図２Ｅ）。
【００１６】なお、ＭＵＴ３がバースト・モードで無い
ときは、マルチプレクサ１２はａ〜ｃ間が接続され、パ
ターン発生器２のアドレス信号ＡＤが従来と同様にフェ
イルメモリ５に与えられる。
ときは、マルチプレクサ１２はａ〜ｃ間が接続され、パ
ターン発生器２のアドレス信号ＡＤが従来と同様にフェ
イルメモリ５に与えられる。
【００１７】
【発明の効果】この発明では、ＭＵＴ３がバースト・モ
ードで動作する場合、パターン発生器２よりファストア
ドレスのみが与えられ、そのファストアドレスに適合す
るように全てのバーストアドレスを演算し、その演算し
たアドレスをフェイルメモリ５に与えるバーストアドレ
ス生成回路８を追加したので、パターン発生器２に対す
るパターン発生プログラムでは、バーストアドレス生成
回路８に与えるアドレス信号ＡＤとして従来よりＭＵＴ
３に与えていたファストアドレスと同じアドレスを与え
るようにプログラムを作成すればよいので、従来に比べ
て大幅に簡単化できる。
ードで動作する場合、パターン発生器２よりファストア
ドレスのみが与えられ、そのファストアドレスに適合す
るように全てのバーストアドレスを演算し、その演算し
たアドレスをフェイルメモリ５に与えるバーストアドレ
ス生成回路８を追加したので、パターン発生器２に対す
るパターン発生プログラムでは、バーストアドレス生成
回路８に与えるアドレス信号ＡＤとして従来よりＭＵＴ
３に与えていたファストアドレスと同じアドレスを与え
るようにプログラムを作成すればよいので、従来に比べ
て大幅に簡単化できる。
【００１８】パターン発生器２よりバーストアドレス生
成回路８に与えるファストアドレス以降は、任意のアド
レスを発生するようにして、そのアドレスを例えばＭＵ
Ｔ３内のメモリバンクのプリチャージに使用するなど、
種々の応用が期待できる。
成回路８に与えるファストアドレス以降は、任意のアド
レスを発生するようにして、そのアドレスを例えばＭＵ
Ｔ３内のメモリバンクのプリチャージに使用するなど、
種々の応用が期待できる。
【図１】この発明の実施例を示すブロック図。
【図２】図１の要部の信号波形図。
【図３】従来のメモリ試験装置のブロック図。
【図４】図３の要部の信号波形図。
Claims (5)
- 【請求項１】 パターン発生器から被試験メモリに試験
パターン信号を与え、被試験メモリの応答出力と前記パ
ターン発生器から出力される期待値パターンとを論理比
較器で比較し、不一致を検出すると、フェイルメモリの
前記不一致の発生した被試験メモリのアドレスと同じア
ドレスにフェイルデータが書き込まれるメモリ試験装置
において、 被試験メモリがバースト・モードで動作する場合、前記
パターン発生器より入力されるファストアドレスを用い
て、全てのバーストアドレスを演算し、その演算したバ
ーストアドレスを前記フェイルメモリに与えるバースト
アドレス生成回路を備えたことを特徴とするメモリ試験
装置。 - 【請求項２】 請求項１において、前記バーストアドレ
ス生成回路は、被試験メモリがバースト・モードで動作
するとき前記の演算したバーストアドレスを、またバー
スト・モードで無いとき前記パターン発生器より入力さ
れるアドレス信号をそれぞれ切換選択して前記フェイル
メモリに与えるマルチプレクサを備えていることを特徴
とするメモリ試験装置。 - 【請求項３】 請求項１において、前記バーストアドレ
ス生成回路が、前記ファストアドレスを保持するアドレ
ス保持回路と、カウンタと、そのカウンタの出力及び前
記アドレス保持回路より出力されるファストアドレスか
ら全てのバーストアドレスを演算する演算器とを具備す
ることを特徴とするメモリ試験装置。 - 【請求項４】 請求項３において、前記カウンタは予め
バースト長Ｎに応じて最大カウント数Ｎ−１が設定さ
れ、クロックを計数して０→１→２→…→（Ｎ−１）→
０→１…と変化する計数値を出力することを特徴とする
メモリ試験装置。 - 【請求項５】 請求項３において、前記演算器が加算器
より成ることを特徴とするメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359625A JPH11191080A (ja) | 1997-12-26 | 1997-12-26 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359625A JPH11191080A (ja) | 1997-12-26 | 1997-12-26 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191080A true JPH11191080A (ja) | 1999-07-13 |
Family
ID=18465459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359625A Pending JPH11191080A (ja) | 1997-12-26 | 1997-12-26 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191080A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008052770A (ja) * | 2006-08-22 | 2008-03-06 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2008243323A (ja) * | 2007-03-28 | 2008-10-09 | Yokogawa Electric Corp | 半導体試験装置 |
| KR100869682B1 (ko) | 2006-03-23 | 2008-11-21 | 요코가와 덴키 가부시키가이샤 | 메모리 테스트 장치 |
-
1997
- 1997-12-26 JP JP9359625A patent/JPH11191080A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869682B1 (ko) | 2006-03-23 | 2008-11-21 | 요코가와 덴키 가부시키가이샤 | 메모리 테스트 장치 |
| JP2008052770A (ja) * | 2006-08-22 | 2008-03-06 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2008243323A (ja) * | 2007-03-28 | 2008-10-09 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030506 |