JPH04265872A - Ｉｃテスターのタイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスターのタイ
ミング発生回路に関し、詳しくは、ＩＣ検査のためのテ
スト波形パターンの発生など、複数のＩＣテストピンに
それぞれの波形パターンを発生するテスターのパターン
発生回路において、位相パルス（ＰＨＡＳＥパルス）の
発生数を増加させることができ、かつ、位相パルス数の
増加に伴う内部配線の増加を抑えることができるような
タイミング発生回路に関する。

【０００２】

【従来の技術】ＩＣ検査システムでは、ＩＣの性能，機
能試験を行うためにそれに必要な複数ビットのテスト波
形パターンを、テストパターンプログラム等により自動
的に発生させる必要がある。このような方式でテスト波
形パターンを発生するパターン発生システムでは、パタ
ーン発生器から得られるパターンデータとタイミング発
生回路により作られた多数の位相をもった位相パルスと
によりそれぞれのうちから、ＩＣのピンごとに必要なも
のをそれぞれ選択して所定の波形パターンをテストパタ
ーンとして生成し、生成したテストパターンをドライブ
回路に送り、その出力をレベル変換して所定のＩＣピン
に供給している。このとき位相パルスは、テストパター
ンの立上がり及び立下がりタイミングを決定するものと
して使用される。なお、タイミング発生回路は、通常、
レートパルス発生回路と位相パルス発生回路とを有して
いて、位相パルス発生回路がレートパルスを受けてテス
ト周期（テストレート）に対応する周期で多数の異なる
位相パルスをそれぞれの位相クロック出力端子に発生す
る。

【０００３】

【発明が解決しようとする課題】半導体集積回路は、高
集積化され、高機能化されるにつれて内部に多くの機能
のチップが集積され、あるいは多くの機能ブロックが１
チップの中に集積化されるようになって来た。この種の
ＩＣをピン対応にテストパターンを発生するパーピン方
式でテストする場合には、従来の位相数では足りず、従
来の６４エッジ（テストパターンの立上がりエッジ及び
立下がりエッジ合計として）程度からが、例えば、パー
ピン方式の２５６ピンのテスターでは、２５６×３（ド
ライバ系）＋２５６×１（判定系）＝１０２４エッジ程
度か、それ以上のエッジ発生が必要になる。その結果、
レートパルス発生回路から位相パルス発生回路への信号
伝送数が増加し、回路や配線数が増加し、複雑化する問
題がある。

【０００４】この発明は、このような従来技術の問題点
を解決するものであって、レートパルス発生回路から位
相パルス発生回路への配線数を増加させなくても簡単に
多数の位相パルスをレートパルスの周期に合わせて発生
することができるＩＣテスターのタイミング発生回路を
提供することを目的とする。

【０００５】

【課題を解決するための手段】このような目的を達成す
るためのこの発明のタイミング発生回路は、外部からの
第１のデータ設定に応じてレートパルスの発生周期が設
定可能なレートパルス発生回路と、外部からの第２のデ
ータ設定に応じて位相パルスの発生周期が設定可能な位
相パルス発生回路とを有し、レートパルス発生回路で発
生するレートパルスを基準にして第２のデータ設定に応
じた位相の位相パルスを発生するＩＣテスターのタイミ
ング発生回路において、位相パルス発生回路に演算回路
と第１のデータ設定のデータの少なくとも一部を受けて
記憶する記憶回路を設け、演算回路によりこの記憶回路
に記憶されたデータと第２の設定データまたはその一部
とに基づき位相パルスの発生タイミングを制御するもの
である。

【０００６】

【作用】このように、レートパルス発生回路側に設定さ
れる周期設定データを記憶する回路を位相パルス発生回
路に設けて、位相パルスの発生タイミングの演算を演算
回路により演算するようにしているので、位相パルス発
生回路は、単に設定データを受けるだけで済み、レート
パルス発生回路からレートパルスを受けなくてもレート
パルスに対して設定された所定の位相の位相パルスを発
生させることができる。

【０００７】

【実施例】図１は、この発明のＩＣテスターのタイミン
グ発生回路を適用した一実施例のタイミング発生回路の
ブロック図であり、図２は、その発生タイミングを説明
するタイミングチャートである。

【０００８】図１において、１は、パターン発生部であ
って、２は、このパターン発生部１から同期制御信号等
を受けるタイミング発生回路である。タイミング発生回
路２は、レートパルス発生部３と位相クロック発生部４
とを備えていて、レートパルス発生部３は、複数のレー
トパルス発生回路３ａ，３ｂ，・・・，３ｎを有してい
る。また、位相クロック発生部４は、レートパルス発生
回路３ａから出力されるプリセット信号９、リアルタイ
ムタイミング制御信号（ＲＴＴＣ）６等、周期的に発生
するレートパルスをそれぞれ共通に受ける位相パルス発
生回路４１ａ，４１ｂ，・・・，４１ｍと、同様にレー
トパルス発生回路３０ｂからのレートパルスをそれぞれ
共通に受けるｍ個の位相パルス発生回路（図示せず），
レートパルス発生回路３０ｎからそれぞれ共通に受ける
ｍ個の位相パルス発生回路（図示せず）とを有している
。

【０００９】また、レートパルス発生回路３０（レート
パルス発生回路３ａ，３ｂ，・・・，３ｎを代表するも
のとして）は、パターン発生部１（または基準クロック
発生回路（図示せず）、以下同じ）から基準クロックパ
ルス（以下基準クロック）５を受けてこれをカウントす
るカウンタ３１と、発生するレートパルスの周期を決め
るデータレジスタ３２、微少遅延時間を演算する演算回
路３３、そして、遅延回路マトリックス等で構成される
微少遅延回路３４とを有していて、外部からデータレジ
スタ３２にセットされた設定データによって指定された
周期でレートパルスを周期的に発生する。なお、データ
レジスタ３２のデータは、通常、パターン発生部１から
供給されて設定されるが、これは、テストプロセッサ（
図示せず）によりテスターバスを介して設定してもよい
。ここにセットされるデータは、カウンタ３１の内部に
設けられたプリセットカウンタに入力される。このデー
タは、あらかじめ設定される場合と、リアルタイムで発
生するＲＴＴＣ６に応じてその手前で設定される。なお
、ＲＴＴＣによる場合は、この信号によりデータレジス
タ３２からカウンタ３１に上位のプリセットデータがカ
ウントデータとして出力される。以下、これを中心にし
て説明するが、これは、ＲＴＴＣ６による場合に限定さ
れるものではない。

【００１０】データレジスタ３２に設定されたデータは
、そのうち上位ビットのみがカウンタ３１に設定され、
その下位ビットは演算回路３３に加えられる。カウンタ
３１は、この上位ビット値をカウントし、このことで各
レートパルス発生回路は、基本となる周期でパルスを発
生する。次にこれを微少遅延回路３４に加えることで所
定の位相のパルスにする。なお、微少遅延回路３４での
遅延時間は、演算回路３３により演算された結果として
与えられる。それは、データレジスタ３２のデータの下
位ビットに基づいて発生パルスの周期対応に演算され、
レートの周期を重ねるに応じて順次加算された量分であ
る。これによりレートパルスの各周期対応にカウンタ３
１の出力が順次遅延されることになる。その結果、基準
となる前記の周期に対してそれより細かにタイミング調
整されたレートパルス７が微少遅延回路３４の出力とし
て得られる。

【００１１】すなわち、演算回路３３は、ＲＴＴＣ６（
あるいはカウンタ３１が出力）に応じてデータレジスタ
３２のデータの下位のデータを加算した出力を微少遅延
回路３４に送出する。したがって、カウンタ３１の出力
は、周期を重ねるごと（ＲＴＴＣ６は、通常、周期的に
同じタイミングで出力される）に下位ビットで指定され
る時間×レートパルスの周期数だけ毎回遅延し、それが
レートパルス７として出力される。

【００１２】位相パルス発生回路４０（各位相パルス発
生回路４１ａ〜４ｎｍを代表するものとして）もレート
パルス発生回路３０とほぼ同様な構成であり、基準クロ
ック５とレートパルス発生回路３０のカウンタ３１の出
力、そしてＲＴＴＣ６とを受けて発生すべき位相パルス
の遅延時間を決める。これは、パターン発生部１から基
準クロック５を受けてこれをカウントするカウンタ４１
と、発生する位相パルスの周期を決めるデータレジスタ
４２、微少遅延時間を演算する演算回路４３、遅延回路
マトリックス等で構成される微少遅延回路４４、さらに
レートメモリ４５と演算回路４６とを有している。

【００１３】レートパルス発生回路３０の場合と同様に
カウンタ４１は、プリセットカウンタ等で構成され、デ
ータレジスタ４２の上位にセットされたデータにより指
定された周期で位相パルスを周期的に発生し、それを微
少遅延回路４４に加えて所定量の時間だけ遅延させる。 その結果、カウンタ４１の出力から時間だけ遅延した位
相パルス８が発生する。

【００１４】位相パルス８の微少遅延時間は、演算回路
４３と演算回路４６とにより演算される。その遅延量は
、データレジスタ４２の下位ビットだけでなく、レート
メモリ４５の値も加算される。演算回路４３，４６は、
ＲＴＴＣ６（あるいはレートパルス発生回路３０のカウ
ンタ３１の出力）に応じて演算を行う。演算回路４６は
、カウンタ４１が出力するごとにレートメモリ４５のデ
ータを加算した出力を発生し、演算回路４３は、それに
さらにデータレジスタ３２のデータの下位のデータを加
算し、その結果値を微少遅延回路３４に送出する。 そこで、カウンタ４１の出力が周期を重ねるごとにデー
タレジスタ４２の下位ビットで指定される時間＋レート
メモリ４５の値×その周期数だけ順次遅延されて位相パ
ルス８として出力されることになる。なお、レートメモ
リ４５に記憶される値は、レートパルス発生回路３０の
データレジスタ３２の下位のデータであって、それがそ
のまま設定される。

【００１５】タイミング発生回路の全体的な動作は図２
のようになる。図の（ａ）は、パターン発生部１により
発生する基準クロック５である。この場合の周期Ｔｃ　
は、例えば、８ｎｓ（＝１２５ＭＨｚ）とする。（ｂ）
は、カウンタ３１の出力であり、その周期を、例えば、
３２ｎｓとすれば、データレジスタ３２の上位に設定さ
れた値が“４”になる。そして、微少遅延回路３４の分
解能が１ｎｓであるとし、レートパルス７の発生周期を
３３ｎｓとした場合には、前記のデータの下位ビットは
、“１”に設定される。（ｃ）は、演算回路３３の動作
を示していて最初のカウンタ３１の出力のときには、演
算回路３３の出力は、初期値の“０”となっているため
、微少遅延回路３４の遅延時間は“０”である。次の出
力のときには、その値が“１”となり、レートパルス７
は、（ｄ）に示すように、１ｎｓだけ遅延した出力とな
る。この１ｎｓの遅延がカウンタ３１の出力の都度加算
される。その結果としてレートパルス７は、（ｄ）のご
とく、その周期が３３ｎｓのパルスになる。このように
して、基準クロック５の周期８ｎｓに対してその８ｎｓ
×Ｎ＋１ｎｓ×Ｎの周期（ただし、Ｎは整数）でレート
パルスを発生させることができる。

【００１６】一方、位相パルス発生回路４０の位相パル
ス８は、まず、データレジスタ４２の上位ビットの値を
“１”とすれば、カウンタ４１は、（ｅ）に示すように
、レートパルス７を基準として８ｎｓだけ遅れた出力パ
ルスを発生する。ここで、位相パルス８の設定位相を１
０ｎｓとすれば、データレジスタ４２のデータの下位ビ
ットは“２”になる。なお、先と同様に微少遅延回路４
４の分解能を１ｎｓとする。（ｆ）は、演算回路４３，
４６による演算処理動作であり、各周期に対応して演算
された結果が微少遅延回路４４に加えられる。その結果
、位相パルス８は、（ｇ）に示すように、レートパルス
７に対して１０ｎｓ遅れた位相でかつ周期３３ｎｓで発
生する。

【００１７】以上の構成から明らかなように、位相パル
ス発生回路４０は、そのときどきのテストに応じて設定
される周期で発生するレートパルス７を受けることなし
にそれに設定された周期に対応して設定された位相分だ
けずれたパルスをレートパルス７とは独立に位相パルス
８として発生することができる。この場合、位相パルス
発生回路４０とレートパルス発生回路３０との関係は、
単に、レートメモリ４５に上位ビットを捨てた形で下位
のデータをセットするだけで済み、データの設定は、Ｒ
ＴＴＣでなければ、データレジスタ４２と同様にテスタ
バスを介して又はＲＴＴＣ６の発生タイミングの手前で
設定することができる。その結果、位相パルス発生回路
４０とレートパルス発生回路３０との間でのレートパル
ス７の送出という点での個別的な配線は不要になる。ま
た、この配線を排除できるので、レートパルス７のスキ
ュー等も考慮しなくても済む。ところで、この位相パル
ス発生回路４０のように内部に複数のレジスタがある場
合にはまずレジスタ選択制御データを送り、それにより
レジスタを選択してからそのレジスタにデータを設定す
ることができる。また、制御信号の１つをレジスタ選択
に割り当てて各設定データをローラすることもできる。

【００１８】以上説明してきたが、実施例では、レート
パルス発生回路３０，位相パルス発生回路４０における
タイミング計測の回路をカウンタ３１，４１と微少遅延
回路３４，４３との組合せで実現している。しかし、こ
れは、単に、カウンタだけでも、また、遅延回路だけで
もよい。このような場合には、データレジスタは、上下
のビットに分けて利用する必要はなく、必要なデータあ
るいは全部のデータをタイミング計測に使用すればよい
。また、位相パルス発生回路４０のレートメモリ４５に
設定されるデータもレートパルス発生回路３０側に設定
されたデータの全部または一部を使用すれば足りる。

【００１９】位相パルスとして示したタイミング信号は
、テストパターンの発生に利用することに限定されるも
のではなく、例えば、テストにおいて期待値を発生させ
る場合にも利用することができ、メモリテスターとかロ
ジックテスターをはじめ、各種のＩＣテスターに適用で
きる。実施例のパターン発生部から各制御信号を受けて
いるが、この場合、通常、インストラクションメモリの
データを利用して同期信号等の各種制御信号を発生して
制御させる。しかし、制御の仕方は、このようなものに
限定されるものではない。

【００２０】

【発明の効果】以上のとおり、この発明にあっては、レ
ートパルス発生回路側に設定される周期設定データを記
憶する回路を位相パルス発生回路に設けて、位相パルス
の発生タイミングの演算を演算回路により演算するよう
にしているので、位相パルス発生回路は、単に設定デー
タを受けるだけで済み、レートパルス発生回路からレー
トパルスを受けなくてもレートパルスに対して設定され
た所定の位相の位相パルスを発生させることができる。

【００２１】また、位相パルス発生回路に対する設定デ
ータは、通常、独立に設定できるので、レートパルスを
受ける分だけの配線が不要になり、かつ、レートパルス
相互のスキューの問題等を考慮に入れなくても済み、さ
らに、データ設定で位相パルス発生回路で発生するパル
スの位相が自由に設定できるので、レートパルスの周期
内でより多くエッジ設定をすることができる。したがっ
て、エッジ数が多いパーピン方式のテスターに最適な回
路を実現することができる。

【図面の簡単な説明】

【図１】　　図１は、この発明のＩＣテスターのタイミ
ング発生回路を適用した一実施例のタイミング発生回路
のブロック図である。

【図２】　　図２は、その発生タイミングを説明するタ
イミングチャートである。

【符号の説明】

１…パターン発生部、２…タイミング発生回路、３…レ
ートパルス発生部、３ａ，３ｂ，３ｎ…レート発生回路
、４…位相クロック発生部、４１ａ，４１ｂ，４１ｎ，
４２ａ，４２ｂ，４１ｎ…位相パルス発生回路、５…基
準クロック、６…リアルタイムタイミング制御信号（Ｒ
ＴＴＣ）、７…レートパルス、８…位相パルス、３１，
４１…カウンタ、３２，４２…データレジスタ、３３，
４３，４６…演算回路、３４，４４…微少遅延回路、４
５…レートメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　外部からの第１のデータ設定に応じて
   レートパルスの発生周期が設定可能なレートパルス発生
   回路と、外部からの第２のデータ設定に応じて位相パル
   スの発生周期が設定可能な位相パルス発生回路とを有し
   、前記レートパルス発生回路で発生するレートパルスを
   基準にして第２のデータ設定に応じた位相の位相パルス
   を発生するＩＣテスターのタイミング発生回路において
   、前記位相パルス発生回路に演算回路と第１のデータ設
   定のデータの少なくとも一部を受けて記憶する記憶回路
   を設け、前記演算回路によりこの記憶回路に記憶された
   データと第２の設定データまたはその一部とに基づき前
   記位相パルスの発生タイミングを制御することを特徴と
   するＩＣテスターのタイミング発生回路。