JP3255667B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣ試験装置に関するも
のである。

【０００２】

【従来の技術】ＩＣの試験では、ＩＣ試験装置から被試
験ＩＣへ試験信号を印加し、被試験ＩＣからの応答信号
をＩＣ試験装置内へ取込み、被試験ＩＣの良否判定を行
なっている。この試験信号の作成、応答信号の判定に
は、複数の時間精度の高いクロックパルスが必要であ
り、従来、図１１に示すようなクロック発生回路を用い
ていた。

【０００３】以下、図１１に示す回路の動作を図１２の
タイミングチャートを用いて説明する。周期クロック発
生回路Ｂ３では、原振Ｂ１を計数した後、計数出力を遅
延させて、サイクルごとに所望の周期Ｒ（Ｋ）、Ｒ（Ｋ
＋１）を有する周期クロックＢ８を発生する（Ｋはサイ
クル数）。この所望の周期のことを設定周期とよび、予
め周期クロック発生回路Ｂ３内のメモリ等に設定、記憶
されており、必要に応じて読み出されるものである。読
みだしに必要なメモリのアドレスＡ（Ｋ）、Ａ（Ｋ＋
１）は（図１２中には図示せず）、パターン発生回路Ｂ
２から供給される。一方、前述の試験時に必要となる高
時間精度のクロックパルスのことをエッジクロックと称
し、エッジクロック用計数回路Ｂ４，Ｂ５，…と、遅延
回路Ａ，Ｂ，…（Ｂ６，Ｂ７，…）とによりエッジクロ
ック１，２，…（Ｂ９，Ｂ１０，…）を作成する。エッ
ジクロックの設定遅延量とは、図１２に示すように周期
クロックからの遅延量Ｅ１（Ｋ）〜Ｅ２（Ｋ＋１）であ
り、これらも設定周期と同様に、エッジクロック用計数
回路Ｂ４、Ｂ５内に予め設定、記憶されているものであ
る。エッジクロック用計数回路Ｂ４では、設定遅延量Ｅ
１（Ｋ）に応じて、原振Ｂ１からのクロックをディジタ
ル計数し、原振周期の整数倍の長さを持つ計数クロック
１を作成する。遅延回路Ａでは、この計数クロック１を
入力して、原振周期以下の遅延を行ない、所望の設定遅
延量Ｅ１（Ｋ）をもつエッジクロック１を発生する。遅
延回路Ｂについても同様にしてエッジクロック２を発生
する。但し、図１２の示したエッジクロック２の例で
は、エッジクロックの遅延量が周期クロックの設定周期
を越える場合（Ｅ２（Ｋ）＞Ｒ（Ｋ））を示している
が、このような設定は図１１の従来回路では実現できな
い。

【０００４】尚、この種の装置として関連するものに
は、特開昭５８−３２１７８号、特開昭６１−８１０２
６号、特開昭６３−２９８０７６号公報、特開平３−１
３１７７８号、特開平３−１３５７７９号の各公報記載
のものがある。

【０００５】

【発明が解決しようとする課題】このような遅延回路に
おいては、設定遅延量を可変する際に常に一定の時間間
隔で可変できること、即ち遅延分解能が高精度に一定で
あることが望まれるが、従来例においてはこのことが配
慮されていなかった。特に、ＩＣ試験装置の小型化を図
るために、回路をＣＭＯＳＬＳＩ化しようとした場合に
遅延回路に高い精度を要求することが困難であった。

【０００６】また、図１２中のエッジクロック２の設定
遅延量Ｅ２（Ｋ）に見られるように、エッジクロックの
設定が周期クロックの設定周期Ｒ（Ｋ）を越えて設定し
たい（Ｅ２（Ｋ）＞Ｒ（Ｋ））場合があり、これについ
ても従来例では配慮されていなかった。

【０００７】本発明の目的は、低精度の分解能を有する
遅延回路を用いた場合であっても遅延回路の遅延分解能
を高精度に設定することができるＩＣ試験装置を提供す
ることにある。

【０００８】

【０００９】

【００１０】

【課題を解決するための手段】上記目的を解決するため
に、本発明に係るＩＣ試験装置は、一定周期のクロック
パルスを発生する原振と、該原振からのクロックパルス
を計数して、該原振周期の整数倍の周期を有する複数の
計数クロックを作成する複数の計数回路と、該複数の計
数クロックをそれぞれ遅延させることにより、複数の第
２クロックを発生する複数の遅延回路と、上記第２クロ
ックを発生させるために用いられる所望周期の第１クロ
ックを、該原振からのクロックパルスの入力を受け付け
て発生する手段と、 上記第２クロックよりも高精度な時
間分解能を有する基準クロックであって、補正の基準と
なる基準クロックを、前記原振からのクロックの入力を
受け付けて発生する基準クロック発生手段と、該基準ク
ロックを任意の前記遅延回路へ分配する分配手段と、前
記遅延回路の入力側に設けられ、該遅延回路へ当該計数
クロックおよび前記基準クロックのどちらかを選択的に
入力するための選択入力手段と、それぞれ１対の遅延回
路の出力が接続され、両遅延回路をそれぞれ通過した第
２クロックと基準クロックとの位相一致を検出する複数
の位相検出手段と、前記第２クロック側の遅延回路に与
えるデータを可変する制御手段と、前記位相検出手段に
よる一致検出時の第２クロック側の遅延回路に与えたデ
ータを記憶保持する記憶手段と、を具備したものであ
る。

【００１１】

【００１２】

【００１３】

【作用】高精度な分解能を有する基準遅延回路から出力
される基準クロックと、第２クロック（エッジクロッ
ク）との位相合わせを行なって、位相一致時のエッジク
クロックに与えたデータを補正データとして用いるた
め、エッジクロック生成用の遅延回路の分解能を高精度
化できる。

【００１４】

【００１５】

【００１６】

【実施例】まず、図１に、本発明によるＩＣ試験装置の
要部である、遅延回路分解能補正回路付きクロック発生
回路の構成を示す。

【００１７】図１において、周期クロック発生回路１０
１は、所望設定周期に応じた周期クロックを出力端子１
３１に発生する。エッジクロック用計数回路１０２〜１
０６では、公知の様にそれぞれの設定遅延量に応じて、
原振１３０をディジタル計数し、原振周期の整数倍の周
期を有する計数クロックを後段の遅延回路１０８〜１１
２へ出力するものである。エッジクロック用計数回路１
０２〜１０６では得られない微小な遅延時間は、遅延回
路１０８〜１１２で、この入力された計数クロックを、
それぞれの設定遅延量に応じて、原振周期以下の遅延量
で遅延させることにより得る。このようにして、所望の
設定遅延量を持つエッジクロックを作成し、それぞれ出
力端子１３２〜１３６へ出力する。

【００１８】遅延回路１０８〜１１２の分解能精度を補
償するために、本実施例では、原振１３０からのクロッ
クを入力して、基準となる高精度な分解能を有する基準
クロックを作成するための基準クロック用計数回路１３
７および基準遅延回路１２９と、基準クロックを各遅延
回路に選択的に分配する分配回路１２８、基準クロック
と計数クロックとを選択的に遅延回路へ入力するための
選択入力ゲート１１３〜１１７、基準クロックが入力さ
れた遅延回路と計数クロックが入力された遅延回路に接
続され、基準クロックと計数クロックとの位相一致を検
出する位相検出回路１２５〜１２７、位相一致検出のた
めの遅延回路へのデータを設定し、位相一致が検出され
たときの設定データを記憶するためのデータ制御保持回
路１１９〜１２３が設けられる。

【００１９】図４に、データ制御保持回路１１９の構成
例を示す。このデータ制御保持回路１１９は、周期クロ
ックを計数するカウンタ１１９ａと、遅延回路１０８の
高精度分解能を保証する設定データを格納するメモリ１
１９ｂと、このメモリのアドレスを出力するアドレスカ
ウンタ１１９ｃと、カウンタ１１９ａまたはメモリ１１
９ｂの出力を選択して遅延回路１０８へ供給するセレク
タ１１９ｄからなる。セレクタ１１９ｄは図示しない制
御レジスタ等によって、遅延回路の設定データの決定時
にはカウンタ１１９ａの出力を選択し、実際のＩＣ試験
時にはメモリ１１９ｂの出力を選択するよう切換制御さ
れる。ＩＣ試験時には図示しないアドレス設定手段によ
りメモリ１１９ｂにアドレスが与えられる。

【００２０】以下の説明では便宜上、出力端子１３２、
１３３から出力されるエッジクロックの分解能を補正す
る場合について述べる。基準クロック用計数回路１３７
はエッジクロック用計数回路１０２等が出力する計数ク
ロックと同一周期となるように設定されており、基準遅
延回路１２９は、補正に先だって必要とされる分解能の
クロックが高精度に作成できるように事前補正されてい
る。

【００２１】このようにして作成された基準クロックは
分配回路１２８に入力され、まず、遅延回路１０８には
エッジクロック計数回路１０２からの計数クロックが供
給され、遅延回路１０９には分配回路１２８から基準ク
ロックが供給されるように、エッジクロック用計数回路
１０３の出力と分配回路出力１２８ー２とが共にローレ
ベルに制御される。この後、データ制御保持回路１１９
から遅延回路１０８へ一連の、例えばビットサーチ用の
データ（図４では周期クロックの計数値）を順次供給
し、位相検出回路１２５により計数クロックと基準クロ
ックとの位相一致が検出されるまで、遅延回路１０８に
よる計数クロックの遅延量を変化させる。計数クロック
と基準クロックとの位相一致が検出された時の遅延回路
１０８へのデータを検知し、このデータをデータ制御保
持回路１１９に記憶する。すなわち、図４のデータ制御
保持回路１１９では、位相一致検出信号２０２Ａに従っ
て、その時点のカウンタ１１９ａの計数出力がメモリ１
１９ｂに格納される。これと共に、カウンタ１１９ａが
次のビットサーチ用データの生成のためにリセットされ
る。同時にアドレスカウンタ１１９ｃがインクリメント
される。カウンタ１１９ａをリセットして再度計数を始
めるのは、後述するような低精度の遅延回路を用いたと
きに、遅延回路に与える制御データの大きさと得られる
遅延量とは比例しないだけでなく、部分的には制御デー
タの増加に対して遅延量が減少するような場合も考えら
れるからである。

【００２２】次に、基準遅延回路１２９の設定遅延量を
補正したい分解能の量だけ増加して設定する。その後、
先述と同様に、データ制御保持回路１１９により遅延回
路１０８から出力される計数クロックの遅延量を変化さ
せて、位相検出回路１２５により計数クロックと基準ク
ロックの位相一致が検出された時の遅延回路１０８に与
えたデータを検知し、このデータをデータ制御保持回路
１１８に記憶する。以降、順次同様に、基準遅延回路１
２９の設定遅延量を所望分解能に応じて増加し、一致検
出時の遅延回路１０８の設定データを記憶する動作を繰
返して行なうことにより、出力端子１３２より出力され
るエッジクロックの分解能の補正が行なわれる。このよ
うに、位相一致検出時に遅延回路１０８に与えた設定デ
ータを記憶しておき、必要時にこの設定データを用いれ
ば正確な分解能でクロックを出力することが可能とな
る。

【００２３】一方、遅延回路１０９の分解能補正は、遅
延回路１０９に計数クロックが入力され、遅延回路１０
８に基準クロックが入力されるようにしておき、以上の
説明と同様の手順でおこなえばよい。

【００２４】本実施例によれば、エッジクロックの分解
能補正を、全エッジクロックの半数ずつ同時に実行する
ことができ、補正に要する時間を短縮できる。

【００２５】なお、位相検出回路１２５に入力される計
数クロックの数を単一としたが、信号セレクタ等をもち
いて、１つの検出回路に複数の計数クロックを選択的に
入力して補正動作を行なうこともできる。図２はこのよ
うな構成を有する本発明の他の実施例を示す。図１と同
一の部分には同一の番号を付してある。本実施例では、
検出回路２０２が１つだけ設けられ、補正されるべきエ
ッジクロック１３２〜１３６は信号セレクタ２０１によ
り選択的に検出回路２０２に入力される。本実施例にお
ける補正動作は、先の実施例の場合と異なり、遅延回路
１０８から遅延回路１１２まで、順次行なわれる。

【００２６】さらに、基準クロック用計数回路１３７、
基準遅延回路１２９、および検出回路１２５を複数個設
け、補正を並列に行なうことも可能である。

【００２７】このようなクロックパルスを発生するため
の実施例について、図３、図１３〜図１５を用いて説明
する。発生しようとするクロックは、図１３，１４に示
す周期クロック３２１およびエッジクロック３２２であ
る。これらのクロックの発生に先だって、周期クロック
３２１では所望の設定周期Ｒ（Ｋ）が、エッジクロック
３２２では周期クロックからの設定遅延量Ｅ（Ｋ）が決
定され、設定周期Ｒ（Ｋ）および設定遅延量Ｅ（Ｋ）
は、予めメモリＡ３０７、メモリＣ３１２にそれぞれ格
納されている（Ｋ＝１、２、３...Ｎ...）。尚、メモリ
Ｂ３１１は、メモリＡと同一の内容（設定周期）が格納
されているものである。本例では、これら設定値Ｒ
（Ｋ）、Ｅ（Ｋ）を、図１５に示す様に便宜的に原振周
期ｔの任意数倍で表し、設定されているものとする。な
お、本実施例を図１の実施例と組み合わせ、遅延回路３
０５、３１８等は図１で説明した手順により予め分解能
を補正しておくことができる。

【００２８】図３に示すように本例では、原振３０１か
らのクロックパルスを計数するためのカウンタ３０２が
設けられ、カウンタ出力は一致回路Ａ３０３、一致回路
Ｂ３１６に入力される。一方、メモリＡ３０７では、ラ
ッチＡ３０６を介して設定周期が格納されているアドレ
ス（図１３，１４中、Ａ（Ｋ））が供給され、このアド
レスに従って設定周期Ｒ（Ｋ）が、加算回路Ａ３０８、
ラッチＢ３０９で構成される演算回路へ読み出される。
この演算回路は、メモリＡから読み出される設定周期を
順次加算し、累積しておくためのものである。演算回路
の出力（ラッチＢ３０９の出力）は遅延回路Ａ３０５の
遅延量を制御する。一致回路Ａ３０３では、演算回路の
出力値（図１３，１４中、Ｃ（Ｋ））とカウンタ出力値
との一致が見られた場合に、ゲートＡ３０４を開き原振
クロックを通過させることにより、原振周期の整数倍の
クロックを作成し、遅延回路Ａ３０５に入力する。遅延
回路Ａ３０５では、原振周期以下の遅延量が設定されて
おり、所望の設定周期を有する周期クロック３２１が作
成される。例えば、設定周期Ｒ（Ｎ）＝１.７５ｔに相
当する周期クロックを発生する場合には、演算回路の出
力値Ｃ（Ｎ）は１２.２５ｔ＝１２ｔ＋０.２５ｔであ
り、カウンタ３０２の出力値が１２となった時に一致回
路Ａ３０２で一致が検出されゲートＡ３０３よりクロッ
クパルスが出力される。この時、遅延回路Ａには０.２
５ｔの遅延量が設定されており、この設定値に応じてク
ロックパルスが遅延され、周期１.７５ｔの周期パルス
３２１が出力される。

【００２９】エッジクロック３２２の発生に関しては、
設定周期Ｒ（Ｋ）及び設定遅延量Ｅ（Ｋ）が格納されて
いるメモリＢ３１１、メモリＣ３１２のアドレスが、周
期クロック３２１に同期して先入れ・先出し（ＦＩＦ
Ｏ）メモリ３１０へ書き込まれ、エッジクロック３２２
が与えるタイミングで出力され、メモリＢ３１１、メモ
リＣ３１２から、設定周期Ｒ（Ｋ）及び設定遅延量Ｅ
（Ｋ）が読み出される。加算回路Ｂ３１３とラッチＣ３
１４で構成される演算回路では、前述と同様にＫー１番
目までの設定周期の加算と累積が行なわれ、この累積値
が加算回路Ｃ３１５により設定遅延量Ｅ（Ｋ）と加算さ
れ、その出力値Ｄ（Ｋ）とカウンタ３０２の出力値との
一致が、一致回路Ｂ３１６により検出される。ゲートＢ
３１７は一致が検出された時に開き、原振３０１からの
クロックパルスを通過させ、原振周期の整数倍の周期を
有するクロックを作成し、遅延回路Ｂ３１８により原振
周期以下の遅延を行なって、所望のエッジクロック３２
２を得る。遅延回路Ｂ３１８の遅延量は加算回路Ｃ３１
５の出力値Ｄ（Ｋ）により制御される。例えば、図１３
〜図１５に示す、設定周期Ｒ（Ｎ）＝１.７５ｔに対し
て設定遅延量Ｅ（Ｎ）＝２ｔのエッジクロックを発生す
る場合には、加算回路Ｃ３１５の出力値Ｄ（Ｎ）は１
２.５ｔ＝１２ｔ＋０.５ｔであり、カウンタ３０２の出
力値が１２となった時に一致回路Ｂ３１６で一致が検出
され、ゲートＢ３１７からクロックパルスが出力され
る。この時、遅延回路Ｂ３１８には、０.５ｔの遅延量
が設定されており、この設定値に応じてクロックパルス
が遅延され、設定遅延量２ｔのエッジクロック３２２が
出力される。また、この場合には、エッジクロックに同
期してデータ（メモリＢ，Ｃのアドレス）を出力する先
入れ・先出しメモリ３１０を設けたことにより、Ｎ番目
のエッジクロック３２２の設定遅延量Ｅ（Ｎ）を、周期
クロック３２１のＮ番目の設定周期Ｒ（Ｎ）よりも大き
な値とすることができ、Ｎ＋１番目の周期クロックより
も時間的にうしろに設定することが可能となっている。
本例では、エッジクロックの設定は、先入れ・先出しメ
モリの深さをＭ段とすれば、Ｎ＋Ｍー１番目の周期クロ
ックよりも後ろに設定することが可能である。

【００３０】図５は本発明の他の実施例であり、図３と
同一の部分には同一番号を付してある。本実施例では、
前述のメモリＢ３１１および、加算回路Ｂ３１３とラッ
チＣ３１４で構成される演算回路のかわりに、第２の先
入れ・先出しメモリ５０１が設けられる。先入れ・先出
しメモリ５０１には、周期クロック側の累積値が、周期
クロック３２１により書き込まれ、エッジクロック３２
２により読み出されるため、加算回路Ｃ３１５からは前
述と同様の演算結果が得られエッジクロックを発生する
ことが可能である。

【００３１】以上の実施例における遅延回路は、例えば
図６〜図１０に示される回路構成で実現できる。図６に
おいて、本例による遅延回路には遅延されるべきパルス
が、緩衝回路である入力用インバータ６０５を経て次段
のインバータ６０６に入力される。インバータ６０６の
Ｐチャネルトランジスタ（以下、ＰーＣＨトランジスタ
とする）６０６ａと電源ＶＣＣとの間には、それぞれ直
列接続数が１、２、３、および４であるＰーＣＨトラン
ジスタ列６０１、６０２、６０３、および６０４が並列
に接続された遅延制御回路と、制御入力６０９〜６１２
が設けられている。従って、制御入力６０９〜６１２の
いずれかにローレベル論理信号を与えることにより、対
応したトランジスタ列毎にオン状態とし、インバータ６
０６と電源ＶＣＣ間を、ＰーＣＨトランジスタのオン抵
抗を介して導通状態とすることができ、ローレベル論理
信号の与え方により遅延制御回路内のオン抵抗の値を変
えることが可能である。一方、インバータ６０６に入力
されるパルスの遅延時間は近似的に、インバータ６０６
のＰーＣＨトランジスタと遅延制御回路と出力用インバ
ータ６０７の入力までで構成される回路の時定数に比例
したものとなるため、制御入力６０９〜６１２に入力す
るローレベル論理信号の与え方を変えれば、異なったオ
ン抵抗の値に応じて、異なった遅延量を持つパルスがイ
ンバータ６０６より出力される。一例として、制御入力
６１２にローレベル論理信号を与え、制御入力６０９〜
６１１にハイレベル論理信号を与えた場合には、トラン
ジスタ列６０４だけがオン状態となり、１つのＰーＣＨ
トランジスタのオン抵抗をＲとおくと、インバータ６０
６と電源ＶＣＣは４Ｒの抵抗を介して接続されたことに
なり、インバータ６０６のＰーＣＨトランジスタと直列
接続されるため、オン抵抗の総和は５Ｒである。これに
対して、制御入力６１１だけにローレベル論理信号を入
力した場合には、オン抵抗の総和は３Ｒ＋Ｒ＝４Ｒとな
る。従って、この２つの場合に得られる入力パルスの遅
延時間の差は、オン抵抗の変化分のみで決定し、５Ｒー
４Ｒ＝Ｒに対応した遅延時間差が得られることになる。
図１６に、本実施例で得られるオン抵抗の、全ての組み
合せについて示す。図１６において、Ａはトランジスタ
列６０１を、Ｂはトランジスタ列６０２を、Ｃはトラン
ジスタ列６０３を、Ｄはトランジスタ列６０４を表すも
のであり、Ａ＾Ｂ＾Ｃは、トランジスタ列６０１、６０
２、６０３がオン状態となり、並列に接続されたことを
示す。以上のようにして遅延された入力パルスは、出力
回路であるインバータ６０７に入力され、正規の論理電
圧レベルを有するパルスに復元され出力される。本遅延
回路では縦続に接続するか、あるいは、遅延制御回路内
の直並列に設けたトランジスタの個数を適宜変えること
により、より大きな遅延時間幅またはより小さな遅延時
間差を得ることが可能である。

【００３２】図６における第２出力用インバータ６０８
は、遅延制御回路内の直列トランジスタ列の導通を個別
に試験するために設けられたものである。例えば、まず
制御入力６１１だけにローレベル論理信号を与えた後、
入力６１６にローレベル信号を与えた時に、出力６１５
がハイレベルとなることによりトランジスタ列６０３が
導通したことを検知する。次に入力６１６にハイレベル
論理信号を与えて、出力６１５をローレベルとした後、
次に制御入力６０９〜６１２の全てにハイレベル論理信
号を入力し、入力６１３にローレベル論理信号を入力し
ても、出力６１５がローレベルのままであることを確認
した後に、制御入力６１２にローレベル論理信号を、入
力６１６にローレベル論理信号を順次与えて、出力６１
５がハイレベルとなることを検知することによりトラン
ジスタ列６０４の導通を試験することができる。

【００３３】図７〜図１０は、遅延回路の他の構成例を
示すものであり、図６と同一部分には同一番号を付して
ある。図７の例では制御入力が直列トランジスタ列の１
つだけに入力され、他のトランジスタのゲート電極は接
地されている場合である。これにより、遅延時間設定の
切換を高速に行える。図８、図９は、直列トランジスタ
列６０１〜６０４による第１遅延制御回路と、これに直
列に設けられた第２遅延制御回路８０１が、インバータ
６０６の出力と電源との間に設けられたものである。図
１０は、図８の例において第２遅延制御回路を設けず
に、第１遅延制御回路を直接インバータ出力に接続した
例である。尚、以上の説明では遅延制御回路をＰーＣＨ
トランジスタにより構成したが、ＮーＣＨトランジスタ
を用いても同様に構成できる。

【００３４】

【発明の効果】本発明に係るＩＣ試験装置によれば、分
解能の精度が低い遅延回路を用いても、高い分解能のク
ロックを発生することができる。

【図面の簡単な説明】

【図１】本発明によるＩＣ試験装置における分解能補正
回路付きクロック発生回路の一例のブロック図である。

【図２】本発明における分解能補正回路付きクロック発
生回路の他の例を示すブロック図である。

【図３】図１、図２に示したクロック発生回路の一例の
ブロック図である。

【図４】図１、図２に示したデータ制御保持回路の一例
のブロック図である。

【図５】クロック発生回路の他の例を示すブロック図で
ある。

【図６】図１、図２に示した遅延回路の一構成例の回路
図である。

【図７】遅延回路の第２の構成例の回路図である。

【図８】遅延回路の第３の構成例の回路図である。

【図９】遅延回路の第４の構成例の回路図である。

【図１０】遅延回路の第５の構成例の回路図である。

【図１１】従来例を示す構成図である。

【図１２】従来例における所望のタイムチャートであ
る。

【図１３】本発明におけるクロック発生回路のタイムチ
ャートの一部である。

【図１４】図１３のタイムチャートに続くタイムチャー
トの他の部分である。

【図１５】図３に示すクロック発生回路における各設定
値の説明図である。

【図１６】図６に示す遅延回路における各抵抗値の説明
図である。

【符号の説明】

１０２〜１０６…エッジクロック用計数回路、１２９…
基準遅延回路、１２８…分配回路、１２５〜１２７…位
相一致回路、１０８〜１１２…遅延回路、１１９〜１２
３…データ制御保持回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】一定周期のクロックパルスを発生する原振
   と、該 原振からのクロックパルスを計数して、該原振周期の
   整数倍の周期を有する複数の計数クロックを作成する複
   数の計数回路と、 該複数の計数クロックをそれぞれ遅延させることによ
   り、複数の第２クロックを発生する複数の遅延回路と、上記第２クロックを発生させるために用いられる所望周
   期の第１クロックを、該原振からのクロックパルスの入
   力を受け付けて発生する手段と、 上記第２クロックよりも 高精度な時間分解能を有する基
   準クロックであって、 補正の基準となる基準クロックを、前記原振からのクロ
   ックの入力を受け付けて発生する基準クロック発生手段
   と、 該基準クロックを任意の前記遅延回路へ分配する分配手
   段と、 前記遅延回路の入力側に設けられ、該遅延回路へ当該計
   数クロックおよび前記基準クロックのどちらかを選択的
   に入力するための選択入力手段と、 それぞれ１対の遅延回路の出力が接続され、両遅延回路
   をそれぞれ通過した第２クロックと基準クロックとの位
   相一致を検出する複数の位相検出手段と、 前記第２クロック側の遅延回路に与えるデータを可変す
   る制御手段と、 前記位相検出手段による一致検出時の第２クロック側の
   遅延回路に与えたデータを記憶保持する記憶手段と、 を備えることを特徴とするＩＣ試験装置。
2. 【請求項２】一定周期のクロックパルスを発生する原振
   と、 該原振からのクロックパルスを計数して、該原振周期の
   整数倍の周期を有する複数の計数クロックを作成する複
   数の計数回路と、 該複数の計数クロックをそれぞれ遅延させることによ
   り、複数の第２クロックを発生する複数の遅延回路と、 上記第２クロックを発生させるために用いられる所望周
   期の第１クロックを、該原振からのクロックパルスの入
   力を受け付けて発生する手段と、 上記第２クロックよりも高精度な時間分解能を有する基
   準クロックであって、補正の基準となる基準クロック
   を、前記原振からのクロックの入力を受け付けて発生す
   る基準クロック発生手段と、 前記複数の遅延回路の複数の出力から、１の出力を順次
   選択する選択手段と、 前記選択手段が選択した第２のクロックと前記基準クロ
   ックとの位相一致を検出する位相検出手段と、 前記位相検出手段による一致検出時の第２クロック側の
   遅延回路に与えたデータを記憶保持する記憶手段と、 前記第２クロック側の遅延回路に与えるデータを可変と
   する制御手段を備えることを特徴とするＩＣ試験装置。
3. 【請求項３】前記遅延回路は、 遅延されるべき信号が入力される入力手段と、 該入力手段に接続され、ＣＭＯＳトランジスタで構成さ
   れるインバータと、 該インバータで遅延された信号が出力される出力手段
   と、 前記インバータと電源またはグランドとの間に設けた、
   少なくとも１つ以上のＭＯＳトランジスタが直列に接続
   されたトランジスタ列を少なくとも２列以上並列に接続
   した遅延制御回路部と、 を備え、 該遅延制御回路部の各ＭＯＳトランジスタのゲート電極
   には、前記直列に接続されたトランジスタ列のいずれを
   導通するかを決定する制御信号が印加されることを特徴
   とする、請求項１または２記載のＩＣ試験装置。
4. 【請求項４】前記遅延回路は、 遅延されるべき信号が入力される入力手段と、 該入力手段に接続され、ＣＭＯＳトランジスタで構成さ
   れるインバータと、 該インバータで遅延された信号が出力される出力手段
   と、 前記インバータと電源またはグランドとの間に設けた、
   少なくとも１つ以上のＭＯＳトランジスタが直列に接続
   されたトランジスタ列を少なくとも２列以上並 列に接続
   した第１遅延制御回路部と、 を備え、 該第１遅延制御回路部のＭＯＳトランジスタのゲート電
   極には、前記直列に接続されたトランジスタ列のいずれ
   を導通するかを決定する制御信号が入力され、前記第２
   遅延制御回路部のＭＯＳトランジスタのゲート電極に
   は、前記インバータの入力信号が入力されることを特徴
   とする、請求項１または２記載のＩＣ試験装置。
5. 【請求項５】前記遅延回路は、 遅延されるべき信号が入力される入力手段と、 該入力手段に接続され、ＣＭＯＳトランジスタで構成さ
   れるインバータと、 該インバータで遅延された信号が出力される出力手段
   と、 前記インバータと電源またはグランドとの間に設けた、
   少なくとも１つ以上のＭＯＳトランジスタが直列に接続
   されたトランジスタ列を少なくとも２列以上並列に接続
   した遅延制御回路部と、 を備え、 該遅延制御回路部の各トランジスタ列の少なくとも１つ
   のＭＯＳトランジスタのゲート電極には、前記インバー
   タの入力信号が入力され、他の該ＭＯＳトランジスタの
   ゲート電極には、前記直列に接続されたトランジスタ列
   のいずれを導通するかを決定する制御信号が印加される
   ことを特徴とする、請求項１または２記載のＩＣ試験装
   置。
6. 【請求項６】前記遅延回路は、 前記制御信号が印加される遅延制御回路部の各トランジ
   スタ列に共通に直列接続された他の出力手段を備えるこ
   とを特徴とする、請求項３、４および５のうちのいずれ
   か一項に記載のＩＣ試験装置。
7. 【請求項７】前記遅延回路は、 前記入力手段および前記出力手段が、ＣＭＯＳトランジ
   スタで構成されるイン バータであることを特徴とする、
   請求項３、４、５および６のうちのいずれか一項に記載
   のＩＣ試験装置。
8. 【請求項８】前記遅延回路は、 前記遅延回路制御部の直列接続された各トランジスタ列
   について、１個のトランジスタのゲート電極にのみ、前
   記制御信号が印加され、他のトランジスタのゲート電極
   には、該トランジスタを導通させる固定電位を印加する
   ことを特徴とする、請求項３、４および５のうちのいず
   れか一項に記載のＩＣ試験装置。