JP2923810B2 - Ｉｃテスターのタイミング発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスターのタイ
ミング発生回路に関し、詳しくは、ＩＣ検査のためのテ
スト波形パターンの発生など、複数のＩＣテストピンに
それぞれの波形パターンを発生するテスターのパターン
発生回路において、位相パルス（ＰＨＡＳＥパルス）の
発生数を増加させることができ、かつ、位相パルス数の
増加に伴う内部配線の増加を抑えることができるような
タイミング発生回路に関する。

【０００２】

【従来の技術】ＩＣ検査システムでは、ＩＣの性能，機
能試験を行うためにそれに必要な複数ビットのテスト波
形パターンを、テストパターンプログラム等により自動
的に発生させる必要がある。このような方式でテスト波
形パターンを発生するパターン発生システムでは、パタ
ーン発生器から得られるパターンデータとタイミング発
生回路により作られた多数の位相をもった位相パルスと
によりそれぞれのうちから、ＩＣのピンごとに必要なも
のをそれぞれ選択して所定の波形パターンをテストパタ
ーンとして生成し、生成したテストパターンをドライブ
回路に送り、その出力をレベル変換して所定のＩＣピン
に供給している。このとき位相パルスは、テストパター
ンの立上がり及び立下がりタイミングを決定するものと
して使用される。なお、タイミング発生回路は、通常、
レートパルス発生回路と位相パルス発生回路とを有して
いて、位相パルス発生回路がレートパルスを受けてテス
ト周期（テストレート）に対応する周期で多数の異なる
位相パルスをそれぞれの位相クロック出力端子に発生す
る。

【０００３】

【発明が解決しようとする課題】半導体集積回路は、高
集積化され、高機能化されるにつれて内部に多くの機能
のチップが集積され、あるいは多くの機能ブロックが１
チップの中に集積化されるようになって来た。この種の
ＩＣを、ピン対応にテストパターンを発生するパーピン
方式でテストする場合には、従来の位相数では足りず、
従来の６４エッジ（テストパターンの立上がりエッジ及
び立下がりエッジ合計として）程度からが、例えば、パ
ーピン方式の２５６ピンのテスターでは、２５６×３
（ドライバ系）＋２５６×１（判定系）＝１０２４エッ
ジ程度か、それ以上のエッジ発生が必要になる。その結
果、レートパルス発生回路から位相パルス発生回路への
信号伝送数が増加し、回路や配線数が増加し、複雑化す
る問題がある。

【０００４】この発明は、このような従来技術の問題点
を解決するものであって、レートパルス発生回路から位
相パルス発生回路への配線数を増加させなくても簡単に
多数の位相パルスをレートパルスの周期に合わせて発生
することができるＩＣテスターのタイミング発生回路を
提供することを目的とする。

【０００５】

【課題を解決するための手段】このような目的を達成す
るためのこの発明のタイミング発生回路は、基準クロッ
クをＮ個（ただしＮは正の整数）カウントしたレートパ
ルスの基準周期を示す第１の期間に、さらにｎ×ΔＤ分
（ただしｎは正の整数）の遅延量を示す第２の期間を加
えて得られる第３の期間を１周期とするレートパルスを
発生するレートパルス発生回路と、このレートパルス発
生回路からのレートパルスを受けてこれを基準として所
定の遅延量を与えたタイミングで位相パルスを発生する
位相クロック発生回路とを有し、Ｎ，ｎが外部から設定
されるテスターのタイミング発生回路において、位相ク
ロック発生回路に演算回路とｎを記憶する記憶回路を設
け、前記のレートパルスに代えてレートパルス発生回路
から第１の期間のパルスを受けるか、あるいは前記Ｎを
外部から受けて前記の記憶回路に記憶して第１の期間の
パルスを発生することで得て、演算回路により記憶回路
に記憶された数ｎを第１の期間のパルスの１周期を重ね
るごとに累積し、この累積値に応じてｎ×ΔＤの遅延量
を第１の期間のパルスに対して与えかつ前記の所定の遅
延量を与えることで位相パルスを発生するものである。

【０００６】

【作用】このように、この発明では前記のＮ，ｎが外部
から設定されることに着目して、レートパルス発生回路
側に設定される周期設定データ（ｎあるいはｎ＋Ｎ）を
記憶する記憶回路を位相パルス発生回路に設けて、位相
パルスの発生タイミングの基準となるレートパルスの発
生タイミングを演算回路により演算するようにしている
ので、位相パルス発生回路は、単に設定データを受ける
だけで済み、レートパルス発生回路からレートパルスを
受けなくてもレートパルスに対して設定された所定の位
相の位相パルスを発生させることができる。

【０００７】

【実施例】図１は、この発明のＩＣテスターのタイミン
グ発生回路を適用した一実施例のタイミング発生回路の
ブロック図であり、図２は、その発生タイミングを説明
するタイミングチャートである。

【０００８】図１において、１は、パターン発生部であ
って、２は、このパターン発生部１から同期制御信号等
を受けるタイミング発生回路である。タイミング発生回
路２は、レートパルス発生部３と位相クロック発生部４
とを備えていて、レートパルス発生部３は、複数のレー
トパルス発生回路３ａ，３ｂ，・・・，３ｎを有してい
る。また、位相クロック発生部４は、レートパルス発生
回路３ａから出力されるプリセット信号９、リアルタイ
ムタイミング制御信号（ＲＴＴＣ）６等、周期的に発生
するレートパルスをそれぞれ共通に受ける位相パルス発
生回路４₁a，４₁b，・・・，４₁mと、同様にレートパル
ス発生回路３０ｂからのレートパルスをそれぞれ共通に
受けるｍ個の位相パルス発生回路（図示せず），レート
パルス発生回路３０ｎからそれぞれ共通に受けるｍ個の
位相パルス発生回路（図示せず）とを有している。

【０００９】また、レートパルス発生回路３０（レート
パルス発生回路３ａ，３ｂ，・・・，３ｎを代表するも
のとして）は、パターン発生部１（または基準クロック
発生回路（図示せず）、以下同じ）から基準クロックパ
ルス（以下基準クロック）５を受けてこれをカウントす
るカウンタ３１と、発生するレートパルスの周期を決め
るデータレジスタ３２、微少遅延時間を演算する演算回
路３３、そして、遅延回路マトリックス等で構成される
微少遅延回路３４とを有していて、外部からデータレジ
スタ３２にセットされた設定データによって指定された
周期でレートパルスを周期的に発生する。なお、データ
レジスタ３２のデータは、通常、パターン発生部１から
供給されて設定されるが、これは、テストプロセッサ
（図示せず）によりテスターバスを介して設定してもよ
い。ここにセットされるデータは、カウンタ３１の内部
に設けられたプリセットカウンタに入力される。このデ
ータは、あらかじめ設定される場合と、リアルタイムで
発生するＲＴＴＣ６に応じてその手前で設定される。な
お、ＲＴＴＣによる場合は、この信号によりデータレジ
スタ３２からカウンタ３１に上位のプリセットデータが
カウントデータとして出力される。以下、これを中心に
して説明するが、これは、ＲＴＴＣ６による場合に限定
されるものではない。

【００１０】データレジスタ３２に設定されたデータ
は、そのうち上位ビット（第１の設定データとして設定
される数（Ｎ＋ｎ）のうちの数Ｎに相当）のみがカウン
タ３１に設定され、その下位ビット（設定される数（Ｎ
＋ｎ）のうちの数ｎに相当）は演算回路３３に加えられ
る。カウンタ３１は、この上位ビット値をカウントし、
このことで各レートパルス発生回路は、基本となる周期
でパルスを発生する。次にこれを微少遅延回路３４に加
えることで所定の位相のパルスにする。なお、微少遅延
回路３４での遅延時間は、演算回路３３により演算され
た結果として与えられる。それは、データレジスタ３２
のデータの下位ビットに基づいて発生パルスの周期対応
に演算され、レートの周期を重ねるに応じて順次加算さ
れた量分である。これによりレートパルスの各周期対応
にカウンタ３１の出力が順次遅延されることになる。そ
の結果、基準となる前記の周期に対してそれより細かに
タイミング調整されたレートパルス７が微少遅延回路３
４の出力として得られる。

【００１１】すなわち、演算回路３３は、ＲＴＴＣ６
（あるいはカウンタ３１が出力）に応じてデータレジス
タ３２のデータの下位のデータを加算した出力を微少遅
延回路３４に送出する。したがって、カウンタ３１の出
力は、周期を重ねるごと（ＲＴＴＣ６は、通常、周期的
に同じタイミングで出力される）に下位ビットで指定さ
れる時間×レートパルスの周期数だけ毎回遅延し、それ
がレートパルス７として出力される。

【００１２】位相パルス発生回路４０（各位相パルス発
生回路４₁a〜４nmを代表するものとして）もレートパル
ス発生回路３０とほぼ同様な構成であり、基準クロック
５とレートパルス発生回路３０のカウンタ３１の出力、
そしてＲＴＴＣ６とを受けて発生すべき位相パルスの遅
延時間を決める。これは、パターン発生部１から基準ク
ロック５を受けてこれをカウントするカウンタ４１と、
発生する位相パルスの周期を決めるデータレジスタ４
２、微少遅延時間を演算する演算回路４３、遅延回路マ
トリックス等で構成される微少遅延回路４４、さらにレ
ートメモリ４５と演算回路４６とを有している。

【００１３】レートパルス発生回路３０の場合と同様に
カウンタ４１は、プリセットカウンタ等で構成され、デ
ータレジスタ４２の上位にセットされたデータ（第２の
設定データとして設定される数（Ｔ＋ｔ）のうちの数Ｔ
に相当）により指定された周期分に対応寸る期間遅延さ
せたタイミングで位相パルスがカウンタ３１の出力の周
期に対応して周期的に発生し、それを微少遅延回路４４
に加えて所定量の時間だけ遅延させる。その結果、カウ
ンタ４１の出力から時間だけさらに遅延した位相パルス
８が発生する。

【００１４】位相パルス８の微少遅延時間は、演算回路
４３と演算回路４６とにより演算される。その遅延量
は、データレジスタ４２の下位ビット（第２の設定デー
タとして設定される数（Ｔ＋ｔ）のうちの数ｔに相当）
だけでなく、レートメモリ４５の値も加算される。演算
回路４３，４６は、ＲＴＴＣ６（あるいはレートパルス
発生回路３０のカウンタ３１の出力）に応じて演算を行
う。演算回路４６は、カウンタ４１が出力するごとにレ
ートメモリ４５のデータを加算した出力を発生し、演算
回路４３は、それにさらにデータレジスタ３２のデータ
の下位のデータを加算し、その結果値を微少遅延回路３
４に送出する。そこで、カウンタ４１の出力が周期を重
ねるごとにデータレジスタ４２の下位ビットで指定され
る時間＋レートメモリ４５の値×その周期数だけ順次遅
延されて位相パルス８として出力されることになる。な
お、レートメモリ４５に記憶される値は、レートパルス
発生回路３０のデータレジスタ３２の下位のデータ（設
定される数（Ｎ＋ｎ）のうちの数ｎに相当）であって、
それがそのまま設定される。

【００１５】タイミング発生回路の全体的な動作は図２
のようになる。図の（ａ）は、パターン発生部１により
発生する基準クロック５である。この場合の周期Ｔc
は、例えば、８ｎｓ（＝１２５ＭＨｚ）とする。（ｂ）
は、カウンタ３１の出力であり、その周期を、例えば、
３２ｎｓとすれば、データレジスタ３２の上位に設定さ
れた値が“４”になる。そして、微少遅延回路３４の分
解能が１ｎｓであるとし、レートパルス７の発生周期を
３３ｎｓとした場合には、前記のデータの下位ビット
は、“１”に設定される。（ｃ）は、演算回路３３の動
作を示していて最初のカウンタ３１の出力のときには、
演算回路３３の出力は、初期値の“０”となっているた
め、微少遅延回路３４の遅延時間は“０”である。次の
出力のときには、その値が“１”となり、レートパルス
７は、（ｄ）に示すように、１ｎｓだけ遅延した出力と
なる。この１ｎｓの遅延がカウンタ３１の出力の都度加
算される。その結果としてレートパルス７は、（ｄ）の
ごとく、その周期が３３ｎｓのパルスになる。このよう
にして、基準クロック５の周期８ｎｓに対してその８ｎ
ｓ×Ｎ＋１ｎｓ×Ｎの周期（ただし、Ｎは整数）でレー
トパルスを発生させることができる。

【００１６】一方、位相パルス発生回路４０の位相パル
ス８は、まず、データレジスタ４２の上位ビットの値を
“１”とすれば、カウンタ４１は、（ｅ）に示すよう
に、カウンタ３１の出力を基準として８ｎｓだけ遅れた
出力パルスを発生する。ここで、位相パルス８の設定位
相を１０ｎｓとすれば、データレジスタ４２のデータの
下位ビットは“２”になる。なお、先と同様に微少遅延
回路４４の分解能を１ｎｓとする。（ｆ）は、演算回路
４３，４６による演算処理動作であり、各周期に対応し
て演算された結果が微少遅延回路４４に加えられる。そ
の結果、位相パルス８は、（ｇ）に示すように、レート
パルス７に対して１０ｎｓ遅れた位相でかつ周期３３ｎ
ｓで発生する。

【００１７】以上の構成から明らかなように、この実施
例ではレートパルスの遅延量を設定する数値ｎを記憶す
る記憶回路としてレートメモリ４５を位相パルス発生回
路４０に設けいる。その結果、位相パルス発生回路４０
は、そのときどきのテストに応じて設定される周期で発
生するレートパルス７を受けることなしにそれに設定さ
れた周期に対応して設定された位相分だけずれたパルス
をレートパルス７とは独立に位相パルス８として発生す
ることができる。この場合、位相パルス発生回路４０と
レートパルス発生回路３０との関係は、単に、レートメ
モリ４５に上位ビットを捨てた形で下位のデータをセッ
トするだけで済み、データの設定は、ＲＴＴＣでなけれ
ば、データレジスタ４２と同様にテスタバスを介して又
はＲＴＴＣ６の発生タイミングの手前で設定することが
できる。その結果、位相パルス発生回路４０とレートパ
ルス発生回路３０との間でのレートパルス７の送出とい
う点での個別的な配線は不要になる。また、この配線を
排除できるので、レートパルス７のスキュー等も考慮し
なくても済む。ところで、この位相パルス発生回路４０
のように内部に複数のレジスタがある場合にはまずレジ
スタ選択制御データを送り、それによりレジスタを選択
してからそのレジスタにデータを設定することができ
る。また、制御信号の１つをレジスタ選択に割り当てて
各設定データをロードすることもできる。

【００１８】以上説明してきたが、実施例では、レート
パルス発生回路３０，位相パルス発生回路４０における
タイミング計測の回路をカウンタ３１，４１と微少遅延
回路３４，４３との組合せで実現している。しかし、こ
れは、単に、カウンタだけでも、また、遅延回路だけで
もよい。このような場合には、データレジスタは、上下
のビットに分けて利用する必要はなく、必要なデータあ
るいは全部のデータをタイミング計測に使用すればよ
い。また、位相パルス発生回路４０のレートメモリ４５
に設定されるデータもレートパルス発生回路３０側に設
定されたデータの全部（レートパルスの基準周期の設定
数値Ｎとこれに対する遅延量の設定数値ｎ）または一部
（遅延量の設定数値ｎ）を使用すれば足りる。

【００１９】位相パルスとして示したタイミング信号
は、テストパターンの発生に利用することに限定される
ものではなく、例えば、テストにおいて期待値を発生さ
せる場合にも利用することができ、メモリテスターとか
ロジックテスターをはじめ、各種のＩＣテスターに適用
できる。実施例のパターン発生部から各制御信号を受け
ているが、この場合、通常、インストラクションメモリ
のデータを利用して同期信号等の各種制御信号を発生し
て制御させる。しかし、制御の仕方は、このようなもの
に限定されるものではない。

【００２０】

【発明の効果】以上のとおり、この発明にあっては、レ
ートパルスの基準周期の設定数値Ｎとこれに対する遅延
量の設定数値ｎが外部から設定されることに着目して、
レートパルス発生回路側に設定される周期設定データ
（ｎあるいはｎ＋Ｎ）を記憶する記憶回路を位相パルス
発生回路に設けて、位相パルスの発生タイミングの基準
となるレートパルスの発生タイミングを演算回路により
演算するようにしているので、位相パルス発生回路は、
単に設定データを受けるだけで済み、レートパルス発生
回路からレートパルスを受けなくてもレートパルスに対
して設定された所定の位相の位相パルスを発生させるこ
とができる。

【００２１】また、位相パルス発生回路に対する設定デ
ータは、通常、独立に設定できるので、レートパルスを
受ける分だけの配線が不要になり、かつ、レートパルス
相互のスキューの問題等を考慮に入れなくても済み、さ
らに、データ設定で位相パルス発生回路で発生するパル
スの位相が自由に設定できるので、レートパルスの周期
内でより多くエッジ設定をすることができる。したがっ
て、エッジ数が多いパーピン方式のテスターに最適な回
路を実現することができる。

【図面の簡単な説明】

【図１】 図１は、この発明のＩＣテスターのタイミン
グ発生回路を適用した一実施例のタイミング発生回路の
ブロック図である。

【図２】 図２は、その発生タイミングを説明するタイ
ミングチャートである。

【符号の説明】

１…パターン発生部、２…タイミング発生回路、３…レ
ートパルス発生部、３ａ，３ｂ，３ｎ…レート発生回
路、４…位相クロック発生部、４₁a，４₁b，４₁n，４
₂a，４₂b，４₁n…位相パルス発生回路、５…基準クロッ
ク、６…リアルタイムタイミング制御信号（ＲＴＴ
Ｃ）、７…レートパルス、８…位相パルス、３１，４１
…カウンタ、３２，４２…データレジスタ、３３，４
３，４６…演算回路、３４，４４…微少遅延回路、４５
…レートメモリ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基準クロックをＮ個（ただしＮは正の整
   数）カウントしたレートパルスの基準周期を示す第１の
   期間に、さらにｎ×ΔＤ分（ただしｎは正の整数）の遅
   延量を示す第２の期間を加えて得られる第３の期間を１
   周期とする前記レートパルスを発生するレートパルス発
   生回路と、このレートパルス発生回路からの前記レート
   パルスを受けてこれを基準として所定の遅延量を与えた
   タイミングで位相パルスを発生する位相クロック発生回
   路とを有し、前記Ｎ，ｎが外部から設定されるテスター
   のタイミング発生回路において、 前記位相クロック発生回路に演算回路と前記ｎを記憶す
   る記憶回路を設け、前記レートパルスに代えて前記レー
   トパルス発生回路から前記第１の期間のパルスを受ける
   か、あるいは前記Ｎを外部から受けて前記記憶回路に記
   憶して前記第１の期間のパルスを発生することで得て、
   前記演算回路により前記記憶回路に記憶された数ｎを前
   記第１の期間のパルスの１周期を重ねるごとに累積し、
   この累積値に応じて前記ｎ×ΔＤの遅延量を前記第１の
   期間のパルスに対して与えかつ前記所定の遅延量を与え
   ることで前記位相パルスを発生することを特徴とするＩ
   Ｃテスターのタイミング発生回路。