JPS6356568B2 - - Google Patents

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JPS6356568B2
JPS6356568B2 JP58066383A JP6638383A JPS6356568B2 JP S6356568 B2 JPS6356568 B2 JP S6356568B2 JP 58066383 A JP58066383 A JP 58066383A JP 6638383 A JP6638383 A JP 6638383A JP S6356568 B2 JPS6356568 B2 JP S6356568B2
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JP
Japan
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memory
speed
shift register
clock signal
address signal
Prior art date
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Application number
JP58066383A
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English (en)
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JPS59191657A (ja
Inventor
Tetsuo Koyama
Yasuhiko Miki
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Tektronix Japan Ltd
Original Assignee
Sony Tektronix Corp
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Publication date
Application filed by Sony Tektronix Corp filed Critical Sony Tektronix Corp
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Publication of JPS6356568B2 publication Critical patent/JPS6356568B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26Functional testing
    • G06F11/263Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は所定のデジタル・パターンを発生する
パターン発生器に関する。
発明の背景 ランダム・ロジツク集積回路(IC)、ロジツ
ク・メモリIC等のロジツク回路を試験するのに、
デジタル(ロジツク)・パターン発生器(以下、
単にパターン発生器ということがある)を用いて
いる。
従来のパターン発生器は、試験に必要な所定の
デジタル・パターンをメモリICに記憶し、この
記憶したデジタル・パターンを順次読出した。よ
つて、パターンの周波数はメモリの読出し速度に
制限された。ところがロジツク回路が複雑になる
にしたがつて、非常に多くのパターンを必要と
し、またロジツク回路の処理動作が速くなるにし
たがつて、高速のパターンが必要となつた。しか
し、大容量で高速動作のメモリが存在しないた
め、高速パターンを発生する場合に、小容量かつ
高価な高速メモリを数多く用いる必要があり、パ
ターン発生器が高価かつ大形となつた。
これらの欠点を改善するために、所定パターン
を記憶した複数の低速メモリを並列に配置し、こ
れら複数のメモリを順次選択してデジタル信号を
得、全体として高速パターンを発生する方式が提
案されている。しかし、この方式はメモリを決つ
たアドレス順に順次読出す場合はよいが、ジヤン
プ等の如くランダムにアドレスが変化する場合
は、ダミーサイクルが発生するという欠点を有す
る。
この欠点を解決するため、所定パターンを記憶
した複数の低速メモリを第1マルチプレクサによ
り選択して等価的にパターンを高速で得、第1マ
ルチプレクサからのパターンを第1及び第2高速
(小容量)メモリに記憶させ、これら第1及び第
2高速メモリを第2マルチプレクサにより交互に
選択する方式が提案されている。即ち、第1高速
メモリが、第1マルチプレクサを介して低速メモ
リからのパターンを書込んでいる間に、第2高速
メモリが記憶したパターンを出力し、これら動作
を交互に繰返している。しかし、この方式は複数
のマルチプレクサが必要であり、構成が複雑にな
ると共に、出力パターンの周波数が高速メモリの
動作速度に制限されるという欠点がある。
また、複数の低速大容量メモリと複数の高速小
容量メモリを設け、これらメモリの各々を複数の
ブロツク・エリアに分割し、高速小容量量の各メ
モリのブロツク・エリアに低速大容量の各メモリ
からパターン・データを所定の順序で転送し、高
速小容量の各メモリのブロツク・エリアを所定の
順序でアクセスしてパターンを得る方式も提案さ
れている。しかし、この方式では高速小容量メモ
リの各ブロツク・エリアの記憶容量は、低速大容
量メモリの各ブロツク・エリアの記憶容量と等し
くなければならず、また低速大容量メモリの各ブ
ロツク・エリアは複数ステツプ、例えば500ステ
ツプのパターンを記憶しているので、高速メモリ
は低速メモリに比較して小容量であるが、かなり
の記憶容量が必要であつた。また、低速大容量メ
モリのパターン・データを高速小容量メモリに直
接書込んでいるため、少なくとも3個の高速小容
量メモリがないと、ダミー・サイクルが生じてし
まう。更に、出力パターンの周波数が高速小容量
メモリの動作速度に制限されているという欠点も
有する。
発明の目的 従つて本発明の目的の1つは、構成が簡単で高
速のデジタル・パターンを発生するパターン発生
器の提供にある。
本発明の他の目的は、高速メモリの動作速度以
上の高速デジタル・パターンを発生するパターン
発生器の提供にある。
本発明の更に他の目的は記憶されたパターンを
1群毎にランダムに出力することが可能なデジタ
ル・パターン発生器の提供にある。
発明の概要 本発明のデジタル・パターン発生器は、同じロ
ジツク系ならばメモリよりもシフト・レジスタの
方が動作速度が速くジツタが少ないことに注目す
ると共に、シフト・レジスタの並列・直列変換機
能を利用している。なお、例えば高速である
ECL系の場合、本特許出願当時、メモリ(ラン
ダム・アクセス・メモリ)の動作速度は約50MHz
であるが、シフト・レジスタの動作速度は約
200MHzである。複数の並列デジタル・データを
記憶したメモリからアドレス信号発生手段により
アドレス指定された並列データを順次読出し、複
数のシフト・レジスタに順次書込む。シフト・レ
ジスタに書込まれた並列データを直列データに変
換してデジタル・データとして出力する。すなわ
ち、本発明のデジタル・パターン発生器は、Mビ
ツト幅(Mは2以上の整数)の並列デジタル・パ
ターンを夫々記憶したN個のメモリ(Nは2以上
の整数)と、これらN個のメモリにアドレス信号
を夫々供給するN個のアドレス信号発生手段と、
N個のメモリの夫々からの並列データが供給さ
れ、これら並列データを直列データとして出力す
るN個のMビツト・シフト・レジスタと、所定周
波数のクロツク信号を発生するクロツク発生器
と、アドレス信号発生手段及びシフト・レジスタ
を順次制御し、クロツク信号のMxN個毎に、n
番目(n=1、……N)のアドレス信号発生手段
のアドレス信号を変化させると共に、クロツク信
号のM個の期間、n+1番目(nがNのときは1
番目)のシフト・レジスタをクロツク信号に応じ
て直列データ出力状態とし、直列データ出力状態
でないシフト・レジスタを並列データ書込み状態
とする制御手段とを具えている。シフト・レジス
タに複数ビツトのデータを並列データとして高速
で書込めるので、一方のシフト・レジスタが直列
データを出力している期間のほとんどをメモリの
次の並列データの出力に費やすことができる。よ
つて、メモリに低速大容量メモリを用いても、高
速デジタル・パターンを発生できる。またシフ
ト・レジスタの最高動作速度とメモリの動作速度
との差を、シフト・レジスタのビツト数(即ち並
列データのビツト数)を増やすことにより補え
ば、出力パターンの速度(周波数)をシフト・レ
ジスタの最高動作速度にできる。更にアドレス信
号発生手段によりメモリをランダムにアドレス指
定することにより並列データのビツト数毎にデジ
タル・パターンのデータ順をメモリのデータ順と
違えることができる。
発明の実施例 まず、第1〜第3図を参照して、本発明の基本
原理を説明する。第1図において、クロツク発生
器10は所定周波数のクロツク信号を発生し、こ
のクロツク信号をアドレス信号発生手段としての
10ビツト・カウンタ12に供給する。カウンタ1
2の第3出力ビツトQ2〜第10出力ビツトQ9の
8ビツトをアドレス信号としてメモリ14のアド
レス端子A0〜A7に供給する。カウンタ12の
第1及び第2出力ビツトQ0(最下位ビツト)及
びQ1(第2最下位ビツト)をアドレス信号とし
て用いないので、このアドレス信号はクロツク信
号の4サイクル毎に変化する。即ちクロツク信号
を4分の1に分周している。メモリ14はランダ
ム・アクセス・メモリ(RAM)でもリード・オ
ンリ・メモリ(ROM)でもよいが、予め所定の
4ビツト並列データを記憶している。メモリ14
の並列出力データ端子D0〜D3をシフト・レジ
スタ18及び20の並列入力データ端子D0〜D
3にレベル変換器16を介して夫々接続する。レ
ベル変換器16はメモリ14のロジツク・レベル
をシフト・レジスタ18及び20のロジツク・レ
ベルに変換するものであり、例えばメモリ14が
CMOSでシフト・レジスタ18及び20がECL
の場合に必要である。しかし、メモリ14とシフ
ト・レジスタ18及び20のロジツク・レベルが
等しい場合、レベル変換器16は不要である。シ
フト・レジスタ18及び20の並列入力書込みモ
ード及び直列出力モードを制御するため、アドレ
ス信号の最下位ビツト、即ちカウンタ12のQ2
出力をシフト・レジスタ18及び20のS2端子
に夫々非反転バツフア22及び反転バツフア24
を介して供給する。またクロツク発生器10のク
ロツク信号をシフト・レジスタ18及び20のク
ロツク端子に遅延素子26を介して供給する。こ
の遅延素子26はメモリ14及びレベル変換器1
6のセツト・アツプ時間や伝搬遅延時間とクロツ
ク信号との位相関係を調整する。シフト・レジス
タ18及び20は例えばECL系の10141型ICであ
る。
シフト・レジスタ18及び20と同じロジツク
系のマルチプレクサ28はこれらシフト・レジス
タ18及び20の直列出力端子Q0をバツフア2
2の出力信号に応じて交互に選択す。このマルチ
プレクサ28は例えばECL系の10174型ICであ
る。マルチプレクサ28の切換の際に生じるスパ
イク状ノイズを除去するため、マルチプレクサ2
8の出力をラツチ回路30のD入力端子に供給す
る。このラツチ回路30は例えばECL系のD型
フリツプ・フロツプであり、クロツク端子に遅延
素子32を介してクロツク信号を受け、Q出力を
出力端子34に供給する。なお、遅延素子32は
素子14,16,18,20及び28を介して発
生するデータの遅延時間とクロツク信号との位相
関係を調整するためのものである。これら素子1
4〜32は全体としてパターン発生部36を構成
する。
第1図の動作を第2図のタイム・チヤート図を
参照して説明する。なお、このタイム・チヤート
図では各素子のセツト・アツプ時間や伝搬遅延時
間を無視している点に留意されたい。上述の如く
アドレス信号としてカウンタ12の下位2ビツト
を用いないので、アドレス信号の最下位ビツト
(カウンタ12のQ2出力)Bはクロツク信号A
の4サイクル毎に反転する。よつて、メモリ14
はクロツク信号Aの4サイクル毎に4ビツト並列
データを発生する。例えば時点T0以前でメモリ
14は並列データD(D0〜D3)を発生し、シ
フト・レジスタ18の端子S2に加わる信号Bは
「低」レベルなので、シフトレジスタ18は並列
入力書込みモードにあり、並列データD0〜D3
を書込む。時点T0〜T1のクロツク信号Aの4
サイクル期間、信号Bは「高」レベルなので、シ
フト・レジスタ18は直列出力モードであり、ク
ロツク信号Aに応じて書込まれた並列データD0
〜D3を1ビツトずつシフトして直列データEを
出力する。また、この間マルチプレクサ28は信
号Bによりシフト・レジスタ18を選択するの
で、マルチプレクサ28の出力データGはデータ
Eである。更に時点T0〜T1の期間、バツフア
24の出力信号Cは「低」レベルなので、シフ
ト・レジスタ20は並列入力書込みモードにあ
り、メモリ14の出力並列データD(D4〜D7)
を書込む。なお、シフト・レジスタはクロツク信
号により瞬間的に並列データを書込むことができ
るので、クロツク信号の4サイクル期間の少なく
とも3サイクル期間をメモリ14のセツト・アツ
プ時間及び伝搬遅延時間等の動作時間に費やすこ
とができるので、低速大容量メモリをメモリ14
として利用できる。時点T1〜T2の期間は、時
点T0〜T1の期間とシフト・レジスタ18及び
20の動作が逆となり、シフト・レジスタ18及
び20が夫々並列入力書込みモード及び直列出力
モードとなる。また、マルチプレクサ28がシフ
ト・レジスタ20を選択するので、データGはシ
フト・レジスタ20からの直列データFである。
以下、上述の動作を順次繰返す。データGはラツ
チ回路30を介して出力端子34に供給され、直
列(1ビツト幅)のデジタル・パターンとなる。
並列(複数ビツト幅)のデジタル・パターンを
発生するには第3図の様に構成すればよい。4個
のパターン発生部36−0〜36−3は第1図の
パターン発生部36と同じ構成であり、夫々カウ
ンタ12からアドレス信号を受けると共に、クロ
ツク発生器10からクロツク信号を受ける。よつ
て出力端子34−0〜34−3に4ビツトの並列
デジタル・パターンが発生する。なお、第3図で
はカウンタ12の端子Q2〜Q9からの8ビツ
ト・アドレス信号線を単一の直線に数字「8」を
添えて示している。並列デジタル・パターンのビ
ツト数はパターン発生部36の設置数により決ま
り、任意に選択できる。
第4図は本発明の好適な実施例のブロツク図で
あり、N個の(Nは2以上の整数であり、この実
施例ではN=4)シフト・レジスタの各々に専用
のメモリ及びカウンタ(アドレス信号発生手段)
を設けている。以下、第5図のタイム・チヤート
図を参照してこの実施例を説明する。2ビツト・
カウンタ40はクロツク発生器10からのクロツ
ク信号Aを計数し、2ビツト信号をデコーダ42
及びマルチプレクサ28に供給する。これらカウ
ンタ40及びデコーダ42は、後述するカウンタ
12−0〜12−3及びシフト・レジスタ18−
0〜18−3を制御する制御手段となる。デコー
ダ42はクロツク信号Aの4サイクル毎に順次
「高」レベルとなる4つの信号B〜Eを発生し、
これらを10ビツト・カウンタ12−0〜12−3
のイネーブル端子CE及びMビツトの(Mは2以
上の整数であり、この実施例ではM=4)シフ
ト・レジスタ18−0〜18−3のモード制御端
子S2に供給する。カウンタ12−0〜12−3
は端子CEが「高」レベル期間中のみクロツク信
号Aを計数して、出力信号の上位8ビツトQ2〜
Q9をアドレス信号としてメモリ14−0〜14
−3のアドレス端子A0〜A7に夫々供給する。
メモリ14−0〜14−3のMビツト幅の(この
実施例では、M=4)並列データD0〜D3を
夫々レベル変換器16−0〜16−3を介してシ
フト・レジスタ18−0〜18−3の並列データ
入力端子D0〜D3に供給する。シフト・レジス
タ18−0〜18−3のクロツク端子はクロツク
信号Aを受け、直列データ出力端子Q0はマルチ
プレクサ28により順次選択される。第1図の場
合と同様にマルチプレクサ28の出力データを出
力端子34にラツチ回路30を介して供給する。
時点T0〜T1の期間において、信号Bのみが
「高」レベルなので、カウンタ12−0がクロツ
ク信号Aを計数して、メモリ14−0用アドレス
信号を1アドレスだけ変化させる。よつてメモリ
14−0はこの期間におけるクロツク信号の4サ
イクル目から新しいアドレスの並列データを出力
する。またシフト・レジスタ18−0,18−2
及び18−3は書込みモードにあり、対応するメ
モリからの並列データを書込む状態にある。シフ
ト・レジスタ18−1は直列出力モードであり、
クロツク信号Aに応じて書込んだデータを1ビツ
トずつシフトし、直列データを出力する。この
間、マルチプレクサ28はシフト・レジスタ18
−1を選択している。
時点T1〜T2の期間において、信号Cのみが
「高」レベルであり、カウンタ12−1がクロツ
ク信号Aを計数して、メモリ14−1用のアドレ
ス信号を1アドレスだけ変化させる。またシフ
ト・レジスタ18−2は直列出力モードであり、
シフト・レジスタ18−0,18−1及び18−
3は書込みモードであり、マルチプレクサ28は
シフト・レジスタ18−2を選択する。
時点T2〜T3の期間においては信号Dのみが
「高」レベルであり、カウンタ12−2がクロツ
ク信号Aを計数し、マルチプレクサ28に選択さ
れたシフト・レジスタ18−3のみが直列出力モ
ードである。また時点T3〜T4の期間におい
て、信号Eのみが「高」レベルであり、カウンタ
12−3がクロツク信号Aを計数し、マルチプレ
クサ28に選択されたシフト・レジスタ18−0
のみが直列出力モードである。以下時点T0〜T
4間の動作を繰返す。
よつて、各シフト・レジスタはクロツク信号A
の9サイクル期間、メモリからの新しい並列デー
タを書込める状態にある。シフト・レジスタがこ
の9サイクルの最後のサイクルで並列データを書
込むとすれば、残りの8サイクルをメモリの動作
時間に利用できる。これは第1図の場合の場合に
比較して約3倍である。従つて、シフト・レジス
タの動作速度の制限を無視すれば、速度が約3倍
のデジタル・パターンを発生できるし、デジタ
ル・パターンの速度が同じでよければ、メモリの
動作速度は約3分の1のものでよい。カウンタ、
メモリ及びシフト・レジスタの組合せ数に応じて
第1図の場合との動作速度の比を任意に選択でき
る。また、各メモリに専用のカウンタを設けたの
は、各メモリによつてアドレス信号の変化する時
点が異なるためである。並列デジタル・パターン
が必要な場合は、クロツク発生器10、カウンタ
40及びデコーダ42を共通として、第4図の回
路を必要な数だけ並設すればよい。
発明の効果 上述の如く本発明のデジタル・パターン発生器
によれば、シフト・レジスタの並列・直列変換機
能により大量のデータを瞬間的に書込み、書込ん
だデータを1ビツトずつ出力するという基本原理
を単に利用するのみではなく、N組のアドレス信
号発生手段、メモリ及びシフト・レジスタの組み
合わせを利用している。したがつて、各メモリか
ら対応するシフト・レジスタへ並列データを書き
込む時間を一層長くすることができるので、メモ
リの動作時間が遅くても、より一層高速のデジタ
ル・パターンを発生できる。またロジツク・レベ
ルの問題を無視すれば低速大容量メモリから並列
データをシフト・レジスタに直接書込むことがで
き、メモリ及びシフト・レジスタ間にマルチプレ
クサ等の動作速度を補う特別な回路が不要なた
め、構成が簡単となる。
実施例の変更 上述は本発明の好適な実施例について説明した
が、当業者には本発明の要旨を逸脱することなく
種々の変更が可能なことが理解できよう。例え
ば、アドレス信号発生手段としてカウンタの代り
にマイクロプロセツサ・システムを用いて、アド
レス信号をランダムに発生してもよいし、メモリ
の内容(並列データ)を任意に変更してもよい。
メモリに半導体メモリ以外にデイスク又は磁気テ
ープを利用してもよい。またメモリ及びシフト・
レジスタを共にECL系にすると、シフト・レジ
スタのビツト数を多くすることなく、デジタル・
パターンの速度をシフト・レジスタの最高速度に
することができる。シフト・レジスタの直列出力
端子が読出しモード以外でトライステートになる
か、又は「低」レベルになれば、マルチプレクサ
の代りにワイヤード・オア・ゲート又はオア・ゲ
ート素子を用いることができる。
【図面の簡単な説明】
第1図及び第3図は本発明の基本原理を説明す
るためのブロツク図、第2図は第1図の動作を説
明するためのタイム・チヤート図、第4図は本発
明の好適な実施例のブロツク図、第5図は第4図
の動作を説明するためのタイム・チヤート図であ
る。 12,12−0〜12−3:アドレス信号発生
手段、14,14−0〜14−3:メモリ、1
8,18−0〜18−3:シフト・レジスタ、4
0,42:制御手段。

Claims (1)

  1. 【特許請求の範囲】 1 Mビツト幅(Mは2以上の整数)の並列デジ
    タル・パターンを夫々記憶したN個のメモリ(N
    は2以上の整数)と、 該N個のメモリにアドレス信号を夫々供給する
    N個のアドレス信号発生手段と、 上記N個のメモリの夫々からの並列データが供
    給され、該並列データを直列データとして出力す
    るN個のMビツト・シフト・レジスタと、 所定周波数のクロツク信号を発生するクロツク
    発生器と、 上記アドレス信号発生手段及び上記シフト・レ
    ジスタを順次制御し、上記クロツク信号のMxN
    個毎に、n番目(n=1、……N)の上記アドレ
    ス信号発生手段のアドレス信号を変化させると共
    に、上記クロツク信号のM個の期間、n+1番日
    (nがNのときは1番目)の上記シフト・レジス
    タを上記クロツク信号に応じて直列データ出力状
    態とし、直列データ出力状態でない上記シフト・
    レジスタを並列データ書込み状態とする制御手段
    とを具えたデジタル・パターン発生器。
JP58066383A 1983-04-15 1983-04-15 デジタル・パタ−ン発生器 Granted JPS59191657A (ja)

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JP58066383A JPS59191657A (ja) 1983-04-15 1983-04-15 デジタル・パタ−ン発生器

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JPS59191657A JPS59191657A (ja) 1984-10-30
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