JPH0754347B2 - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
- Publication number
- JPH0754347B2 JPH0754347B2 JP62226581A JP22658187A JPH0754347B2 JP H0754347 B2 JPH0754347 B2 JP H0754347B2 JP 62226581 A JP62226581 A JP 62226581A JP 22658187 A JP22658187 A JP 22658187A JP H0754347 B2 JPH0754347 B2 JP H0754347B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- cycle
- expected value
- lsi
- generators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSI試験装置に係り、特に、被試験LSIに試験パ
ターンを高速に供給しそのLSIからの応答出力を基準と
なる期待値パターンと高速に比較して当該LSIの良否を
判定するのに好適なLSI試験装置に関する。
ターンを高速に供給しそのLSIからの応答出力を基準と
なる期待値パターンと高速に比較して当該LSIの良否を
判定するのに好適なLSI試験装置に関する。
従来のこの種の試験装置では、例えば特公昭61−37582
号公報に記載されている様に、試験パターンを高速に発
生させるため、複数個（Ｎ個）のパターン発生器を並列
に設けると共に同時に動作させ、各パターン発生器から
出力されるパターンを選択的に順次取り出す並直列変換
方式を採用している。これによれば、パターン発生器の
読出周期の1/Nの周期で高速にパターンを発生すること
ができる。
号公報に記載されている様に、試験パターンを高速に発
生させるため、複数個（Ｎ個）のパターン発生器を並列
に設けると共に同時に動作させ、各パターン発生器から
出力されるパターンを選択的に順次取り出す並直列変換
方式を採用している。これによれば、パターン発生器の
読出周期の1/Nの周期で高速にパターンを発生すること
ができる。
上記従来技術では、複数のパターン発生器の数Ｎとして
は、ハードウエア規模やコストの観点からしても、徒に
その値大として設定し得ず、また、せいぜい、Ｎ倍の高
速化しか達成され得ないものとなっている。一方、近年
でのLSI自体の高集積化・高速化に伴い、LSIに対する機
能試験はより一層複雑化・高速化される傾向にあり、し
たがって、LSI試験装置に対しても、より一層の高速動
作化が要請されているのが実情である。しかるに従来技
術は、高速化の関数が並列に設けたパターン発生器数Ｎ
の一次関数までしか配慮されておらず、より高速動作化
を図る上で問題がある。また、パターン発生器各々から
の各パターン切出し時間、即ち、Ｎ本のパターン選択信
号が、基準クロックに対して、各々のパターン発生器毎
に周期Ｔに対し、T/N時間位相シフトして出力されるた
め、Ｎ本のパターン選択信号の幅に微妙な位相ずれが生
じた場合、高速に順次読出されたパターン間の間隔（パ
ルス幅）が多少なりとも誤差が生じ易く、高速になる程
にパターンが安定に発生され得ないものとなっている。
更に、複数のパターン発生器各々から複数ビット並列パ
ターンが同時に読出されるに際しては、そのビット幅
（パターンを構成している並列ビット数）が大なる程に
同時切換ノズルが発生され易く、Ｎ個のパターンデータ
（1/0）間での、同時切換ノイズによる相互干渉の影響
がそのビット幅が大なる程に無視し得なくなっているの
が現状である。
は、ハードウエア規模やコストの観点からしても、徒に
その値大として設定し得ず、また、せいぜい、Ｎ倍の高
速化しか達成され得ないものとなっている。一方、近年
でのLSI自体の高集積化・高速化に伴い、LSIに対する機
能試験はより一層複雑化・高速化される傾向にあり、し
たがって、LSI試験装置に対しても、より一層の高速動
作化が要請されているのが実情である。しかるに従来技
術は、高速化の関数が並列に設けたパターン発生器数Ｎ
の一次関数までしか配慮されておらず、より高速動作化
を図る上で問題がある。また、パターン発生器各々から
の各パターン切出し時間、即ち、Ｎ本のパターン選択信
号が、基準クロックに対して、各々のパターン発生器毎
に周期Ｔに対し、T/N時間位相シフトして出力されるた
め、Ｎ本のパターン選択信号の幅に微妙な位相ずれが生
じた場合、高速に順次読出されたパターン間の間隔（パ
ルス幅）が多少なりとも誤差が生じ易く、高速になる程
にパターンが安定に発生され得ないものとなっている。
更に、複数のパターン発生器各々から複数ビット並列パ
ターンが同時に読出されるに際しては、そのビット幅
（パターンを構成している並列ビット数）が大なる程に
同時切換ノズルが発生され易く、Ｎ個のパターンデータ
（1/0）間での、同時切換ノイズによる相互干渉の影響
がそのビット幅が大なる程に無視し得なくなっているの
が現状である。
本発明の目的は、上記問題点及び欠点をなくし、より高
速で安定した試験パターンを発生できるLSI試験装置を
提供することにある。
速で安定した試験パターンを発生できるLSI試験装置を
提供することにある。
上記目的は、パターン発生部各々が、並列に設けられた
上、時間ts遅れを以て、かつ周期Ｔ（≫ts）的に順次動
作せしめられるＮ個のパターン発生器と、該パターン発
生器各々に対応して設けられた上、対応パターン発生器
から周期Ｔ的に順次発生されるｎビット並列パターンデ
ータをシフト周期T/nで並直列変換するＮ個のシフトレ
ジスタと、該シフトレジスタ各々からシフト周期T/nで
順次シフト出力されるシリアルパターンデータをサイク
リック（周期T/n的）に、かつ周期T/nN（＝ts）的に順
次選択出力する切替器とから構成されるものとして、該
パターン発生部各々に共通して、切替器での選択出力を
制御する選択制御器と、周期T/nNのストローブ信号、Ｎ
個のパターン発生器各々への、順次時間ts遅れをもった
周期Ｔのクロック信号、Ｎ個のシフトレジスタ各々へ
の、順次時間T/nN遅れをもった周期T/nのシフトクロッ
ク信号、および選択制御器への、周期T/nNのクロック信
号を発生するタイミング発生器と、パターン発生部各々
からのシリアルパターンから、試験パターンを被試験LS
Iに選択出力する入力選択器と、パターン発生部各々か
らのシリアルパターンから、期待値パターンを選択出力
する期待値選択器と、該期待値選択器からの期待値パタ
ーンを所定時間遅延する遅延回路と、該遅延回路で遅延
された期待値パターンと被試験LSIからの、試験パター
ンに対する応答出力データとを上記ストローブ信号のタ
イミング下で比較する比較器とを含むべく構成すること
で達成される。
上、時間ts遅れを以て、かつ周期Ｔ（≫ts）的に順次動
作せしめられるＮ個のパターン発生器と、該パターン発
生器各々に対応して設けられた上、対応パターン発生器
から周期Ｔ的に順次発生されるｎビット並列パターンデ
ータをシフト周期T/nで並直列変換するＮ個のシフトレ
ジスタと、該シフトレジスタ各々からシフト周期T/nで
順次シフト出力されるシリアルパターンデータをサイク
リック（周期T/n的）に、かつ周期T/nN（＝ts）的に順
次選択出力する切替器とから構成されるものとして、該
パターン発生部各々に共通して、切替器での選択出力を
制御する選択制御器と、周期T/nNのストローブ信号、Ｎ
個のパターン発生器各々への、順次時間ts遅れをもった
周期Ｔのクロック信号、Ｎ個のシフトレジスタ各々へ
の、順次時間T/nN遅れをもった周期T/nのシフトクロッ
ク信号、および選択制御器への、周期T/nNのクロック信
号を発生するタイミング発生器と、パターン発生部各々
からのシリアルパターンから、試験パターンを被試験LS
Iに選択出力する入力選択器と、パターン発生部各々か
らのシリアルパターンから、期待値パターンを選択出力
する期待値選択器と、該期待値選択器からの期待値パタ
ーンを所定時間遅延する遅延回路と、該遅延回路で遅延
された期待値パターンと被試験LSIからの、試験パター
ンに対する応答出力データとを上記ストローブ信号のタ
イミング下で比較する比較器とを含むべく構成すること
で達成される。
各パターン発生器は、各々ｎビット単位でタイミング発
生器からの基本クロック（PGクロックと呼ぶ。）に従い
各々位相シフトしながら独立動作する。これらのｎビッ
ト出力は、Ｎ組のシフトレジスタにより、1/nの位相制
御クロックに従い前記PGクロックと一定の同期関係を保
って順次読出される。そして、これらＮ組の出力は、さ
らに1/nNの切替制御クロックに従い切替器において各々
のパターンが高速に切替えられる。これにより、より高
速のパターン発生が可能となる。
生器からの基本クロック（PGクロックと呼ぶ。）に従い
各々位相シフトしながら独立動作する。これらのｎビッ
ト出力は、Ｎ組のシフトレジスタにより、1/nの位相制
御クロックに従い前記PGクロックと一定の同期関係を保
って順次読出される。そして、これらＮ組の出力は、さ
らに1/nNの切替制御クロックに従い切替器において各々
のパターンが高速に切替えられる。これにより、より高
速のパターン発生が可能となる。
複数の位相クロック制御方式をとっているため、各パタ
ーン発生器及びシフトレジスタからのパターン切出し時
間が基本クロックに対して各々同一時間となり、各パタ
ーン間隔やパターン幅のずれがなくなり、回路的に安定
したパターン発生が行なわれる。さらに、Ｎ組の読出し
パターンは位相制御されているので、同時切替パターン
が発生せず、従ってノイズの影響も受けにくくなる。
ーン発生器及びシフトレジスタからのパターン切出し時
間が基本クロックに対して各々同一時間となり、各パタ
ーン間隔やパターン幅のずれがなくなり、回路的に安定
したパターン発生が行なわれる。さらに、Ｎ組の読出し
パターンは位相制御されているので、同時切替パターン
が発生せず、従ってノイズの影響も受けにくくなる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係るLSI試験装置のブロ
ック構成図である。このLSI試験装置は、複数組設けた
パターン発生部１と、各パターン発生部１から出力され
るパターンの中から被試験LSI（以下DUTという）５への
入力パターン（試験パターン）を選択する入力選択器４
と、各パターン発生部１から出力されるパターンの中か
ら期待値パターンを選択する期待値選択器７と、期待値
選択器７で選択された期待値パターンに所定の遅延量を
与える遅延回路８と、遅延回路８で遅延された期待値パ
ターンとDUT5からの応答出力パターンとを比較する比較
器６と、タイミング発生器（以下TGという）２と、選択
制御器３からなる。
ック構成図である。このLSI試験装置は、複数組設けた
パターン発生部１と、各パターン発生部１から出力され
るパターンの中から被試験LSI（以下DUTという）５への
入力パターン（試験パターン）を選択する入力選択器４
と、各パターン発生部１から出力されるパターンの中か
ら期待値パターンを選択する期待値選択器７と、期待値
選択器７で選択された期待値パターンに所定の遅延量を
与える遅延回路８と、遅延回路８で遅延された期待値パ
ターンとDUT5からの応答出力パターンとを比較する比較
器６と、タイミング発生器（以下TGという）２と、選択
制御器３からなる。
各パターン発生部１は、メモリあるいは演算器で構成さ
れる。本実施例では４個の並列に設けたパターン発生器
（以下PGという）11,12,13,14と、パターン発生器対応
に設けられ対応するパターン発生器からの出力パターン
を並直列変換する４個のシフトレジスタ21,22,23,24
と、各シフトレジスタ21,22,23,24の出力を入力とし各
入力を選択制御器３からの制御信号により順次切り替え
て入力選択器４及び期待値選択器７に出力するゲート回
路である切替器31で構成される。
れる。本実施例では４個の並列に設けたパターン発生器
（以下PGという）11,12,13,14と、パターン発生器対応
に設けられ対応するパターン発生器からの出力パターン
を並直列変換する４個のシフトレジスタ21,22,23,24
と、各シフトレジスタ21,22,23,24の出力を入力とし各
入力を選択制御器３からの制御信号により順次切り替え
て入力選択器４及び期待値選択器７に出力するゲート回
路である切替器31で構成される。
各PG11,12,13,14はTG2から出力される周期ＴのPGクロッ
クにより動作してパターンを出力し、シフトレジスタ2
1,22,23,24は対応するPG11,12,13,14.から出力され取り
込んだパターンデータをTG2から出力される周期T/n（ｎ
はシフトレジスタの並列入力ビット数）のシフトクロッ
クで並直列変換し、選択制御器３はTG2から出力される
周期T/nN（本実施例では、Ｎ＝４）の切替制御クロック
に従った切替制御信号で切替器31を制御し、切替器31は
入力するシフトレジスタ21,22,23,24の出力を切り替え
るようになっている。尚、TG2は周期T/nNのストローブ
信号を比較器６に出力し、比較器６はこのストローブ信
号で期待値パターンとDUT5の出力パターンとを比較す
る。
クにより動作してパターンを出力し、シフトレジスタ2
1,22,23,24は対応するPG11,12,13,14.から出力され取り
込んだパターンデータをTG2から出力される周期T/n（ｎ
はシフトレジスタの並列入力ビット数）のシフトクロッ
クで並直列変換し、選択制御器３はTG2から出力される
周期T/nN（本実施例では、Ｎ＝４）の切替制御クロック
に従った切替制御信号で切替器31を制御し、切替器31は
入力するシフトレジスタ21,22,23,24の出力を切り替え
るようになっている。尚、TG2は周期T/nNのストローブ
信号を比較器６に出力し、比較器６はこのストローブ信
号で期待値パターンとDUT5の出力パターンとを比較す
る。
第２図は、上述した実施例に係るLSI試験装置の動作を
説明するタイミングチャートである。PG11〜14は、夫々
周期T,位相差tsのＮ本のPGクロックにより駆動され、そ
れらの周期Ｔごとに各々位相のずれたｎビットのPG出力
が確定され、パターンデータが発生される。各PGの出力
ビット幅ｎは通常４〜16ビット程度であり、これらのパ
ターン出力は、各々のPG11〜14に対応して設けられたシ
フトレジスタ21〜24は高速フリップフロップ素子で構成
され、前記PG11〜14を構成する演算器あるいは低速大容
量のメモリより高速に動作する。従って、前記PGクロッ
ク信号より高速のシフトクロックで動作可能であり、高
速に並直列変換を行なうことができる。第１図に示す実
施例では、PG11〜14の出力ビット幅ｎがｎ＝４の場合、
PGクロックの周期Ｔの少なくともT/4のシフトクロック
周期信号を、TG2より各々のシフトレジスタ21〜24にす
くなくとも位相差tsごとに供給することで、順次PG11〜
14のｎビットパターンをシリアルパターンに高速変換で
きる。さらに、Ｎ組のシリアルパターンは切替器31に入
力される。この切替器31は、前記シフトレジスタ21〜24
よりさらにゲート数の少ない高速動作の可能なマルチプ
レクサで構成できるので、TG2からの切替制御クロックT
/nNに基づく切替制御信号により、順次Ｎ本のシリアル
パターンの切り替えが行なわれる。選択制御器３は、本
実施例のようにＮ＝４の場合、２ビットのカウンタで構
成され、第２図に示すTG2からの切替制御クロックT/nN
をカウントし、この値を切替制御信号として切替器31に
出力する。この結果、切替器31に入力されるＮ組のシリ
アルパターンは、周期T/nNの切替制御クロックごとにカ
ウント値１〜４に対応して、４個のシフトレジスタ21〜
24に対応したシリアル出力パターンP1-n,P2-n,P3-n,P
4-nを順次選択してパターン発生がなされる。
説明するタイミングチャートである。PG11〜14は、夫々
周期T,位相差tsのＮ本のPGクロックにより駆動され、そ
れらの周期Ｔごとに各々位相のずれたｎビットのPG出力
が確定され、パターンデータが発生される。各PGの出力
ビット幅ｎは通常４〜16ビット程度であり、これらのパ
ターン出力は、各々のPG11〜14に対応して設けられたシ
フトレジスタ21〜24は高速フリップフロップ素子で構成
され、前記PG11〜14を構成する演算器あるいは低速大容
量のメモリより高速に動作する。従って、前記PGクロッ
ク信号より高速のシフトクロックで動作可能であり、高
速に並直列変換を行なうことができる。第１図に示す実
施例では、PG11〜14の出力ビット幅ｎがｎ＝４の場合、
PGクロックの周期Ｔの少なくともT/4のシフトクロック
周期信号を、TG2より各々のシフトレジスタ21〜24にす
くなくとも位相差tsごとに供給することで、順次PG11〜
14のｎビットパターンをシリアルパターンに高速変換で
きる。さらに、Ｎ組のシリアルパターンは切替器31に入
力される。この切替器31は、前記シフトレジスタ21〜24
よりさらにゲート数の少ない高速動作の可能なマルチプ
レクサで構成できるので、TG2からの切替制御クロックT
/nNに基づく切替制御信号により、順次Ｎ本のシリアル
パターンの切り替えが行なわれる。選択制御器３は、本
実施例のようにＮ＝４の場合、２ビットのカウンタで構
成され、第２図に示すTG2からの切替制御クロックT/nN
をカウントし、この値を切替制御信号として切替器31に
出力する。この結果、切替器31に入力されるＮ組のシリ
アルパターンは、周期T/nNの切替制御クロックごとにカ
ウント値１〜４に対応して、４個のシフトレジスタ21〜
24に対応したシリアル出力パターンP1-n,P2-n,P3-n,P
4-nを順次選択してパターン発生がなされる。
第１図のパターン発生部１の速度限界としては、PG11〜
14の出力パターンをシフトレジスタ21〜24へプリセット
してからシフトするまでの時間（あるいは、PGデータの
シフトレジスタへのロード時間）tSHがシフトクロック
の周期T/nより小さく（tSH＜T/n）、かつ切替器31の応
答速度（あるいはゲート伝播遅延時間t9）が切替制御ク
ロックの周期より小さい（t9＜T/nN）ことにより決定さ
れ、Ｎ＝２で、シフトレジスタの最高動作速度（約380M
HZ）の２倍程度が計算上の上限となる。
14の出力パターンをシフトレジスタ21〜24へプリセット
してからシフトするまでの時間（あるいは、PGデータの
シフトレジスタへのロード時間）tSHがシフトクロック
の周期T/nより小さく（tSH＜T/n）、かつ切替器31の応
答速度（あるいはゲート伝播遅延時間t9）が切替制御ク
ロックの周期より小さい（t9＜T/nN）ことにより決定さ
れ、Ｎ＝２で、シフトレジスタの最高動作速度（約380M
HZ）の２倍程度が計算上の上限となる。
パターン発生部１からの出力は、それ故数100MHZの高速
シリアルパターンとして使用できる。あるいは、パター
ン発生部１から１パターン当たり数ビットｍ（通常３〜
４ビット程度）のパターン幅を持った高速パターンを得
るには、PG11〜14及びシフトレジスタ21〜24をｍ式並列
動作させ、切替器31でｍビットごと同時に切替えること
により、容易に所望のパターン幅をもつパターンを得る
ことができる。このパターン発生部１をDUT5の試験に必
要な数だけ複数個備えることにより、通常のメモリある
いはロジック用の多ビット構成の高速パターンとして使
用することができる。
シリアルパターンとして使用できる。あるいは、パター
ン発生部１から１パターン当たり数ビットｍ（通常３〜
４ビット程度）のパターン幅を持った高速パターンを得
るには、PG11〜14及びシフトレジスタ21〜24をｍ式並列
動作させ、切替器31でｍビットごと同時に切替えること
により、容易に所望のパターン幅をもつパターンを得る
ことができる。このパターン発生部１をDUT5の試験に必
要な数だけ複数個備えることにより、通常のメモリある
いはロジック用の多ビット構成の高速パターンとして使
用することができる。
又、PGクロックに位相差を持たせることにより、位相の
異なるメモリ出力が得られるので、Ｎ個のメモリの同時
読出しによるビット間相互干渉の影響が軽減される。さ
らに、次段のシフトレジスタ21〜24に於いて、位相ずれ
の伴ったシフトレジスタの各々の出力を切出す時間位置
が、各々のシフトクロックの基準位置から同一時間とな
るため、安定したパターンの切出しが行なえる。
異なるメモリ出力が得られるので、Ｎ個のメモリの同時
読出しによるビット間相互干渉の影響が軽減される。さ
らに、次段のシフトレジスタ21〜24に於いて、位相ずれ
の伴ったシフトレジスタの各々の出力を切出す時間位置
が、各々のシフトクロックの基準位置から同一時間とな
るため、安定したパターンの切出しが行なえる。
パターン発生部１からの高速パターンをDUT5の入力パタ
ーンとして使用する場合、入力選択器４で、他のPG11〜
14、シフトレジスタ21〜24、切替器31で同様に構成され
た複数のパターン発生部１の中から選択されたパターン
データを所定の電圧振幅波形に整形、加工したのち、DU
T5に供給し、又、DUT5の期待値パターンとして使用する
場合には、期待値選択器７で前記入力選択器４と同様に
他のパターン発生部１からのパターンと切替えられ、DU
T5の出力信号の遅延時間に相当するパターンの遅延量を
遅延回路８で制御され、比較器６に期待値として出力さ
れる。遅延回路８は精密なタイミングバーニア回路で構
成され、パターン発生時間が任意に制御される。比較器
６では、TG2から発生される周期T/nNの良否判定用スト
ローブにより、DUT5の出力と期待値が比較され試験が行
なわれる。
ーンとして使用する場合、入力選択器４で、他のPG11〜
14、シフトレジスタ21〜24、切替器31で同様に構成され
た複数のパターン発生部１の中から選択されたパターン
データを所定の電圧振幅波形に整形、加工したのち、DU
T5に供給し、又、DUT5の期待値パターンとして使用する
場合には、期待値選択器７で前記入力選択器４と同様に
他のパターン発生部１からのパターンと切替えられ、DU
T5の出力信号の遅延時間に相当するパターンの遅延量を
遅延回路８で制御され、比較器６に期待値として出力さ
れる。遅延回路８は精密なタイミングバーニア回路で構
成され、パターン発生時間が任意に制御される。比較器
６では、TG2から発生される周期T/nNの良否判定用スト
ローブにより、DUT5の出力と期待値が比較され試験が行
なわれる。
なお、入力選択器４及び期待値選択器７での選択制御
は、図示は省略したが、テストコントローラで容易に制
御でき、複数のパターン発生部１からの出力を任意に選
択することができる。
は、図示は省略したが、テストコントローラで容易に制
御でき、複数のパターン発生部１からの出力を任意に選
択することができる。
通常、DUT5が単一ポートを有するメモリ装置の場合は、
PG11〜14は規則的なパターン発生を行なうため並列的に
設けられたｎ個の演算器でで構成され、又、DTU5の書込
みデータと読出しデータが同一のため、入力選択器４及
び期待値選択器７は同一のパターン発生部１からのパタ
ーンを選択する。又、DUT5がランダムロジックの場合に
は、PG11〜14としては大容量メモリが使用され、一般に
DUT5の入出力データが異なるので、入力選択器４、期待
値選択器７では、各々別々のパターン発生部１を選択す
る。さらに、DUT5がメモリやロジックなどの複合化され
たLSIの場合には、上記演算器やメモリで構成したPG11
〜14とパターン選択器4,7の選択の組合せを併用して試
験を行い得ることは明白である。
PG11〜14は規則的なパターン発生を行なうため並列的に
設けられたｎ個の演算器でで構成され、又、DTU5の書込
みデータと読出しデータが同一のため、入力選択器４及
び期待値選択器７は同一のパターン発生部１からのパタ
ーンを選択する。又、DUT5がランダムロジックの場合に
は、PG11〜14としては大容量メモリが使用され、一般に
DUT5の入出力データが異なるので、入力選択器４、期待
値選択器７では、各々別々のパターン発生部１を選択す
る。さらに、DUT5がメモリやロジックなどの複合化され
たLSIの場合には、上記演算器やメモリで構成したPG11
〜14とパターン選択器4,7の選択の組合せを併用して試
験を行い得ることは明白である。
本発明によれば、従来のｎ倍の高速試験が可能となり、
試験サイクル数が非常に多い場合においても試験時間を
1/nに短縮することができ、高能率にLSIを試験すること
ができる。
試験サイクル数が非常に多い場合においても試験時間を
1/nに短縮することができ、高能率にLSIを試験すること
ができる。
第１図は本発明の一実施例にかかるLSI試験装置のブロ
ック構成図、第２図は第１図に示すLSI試験装置で或る
パターンを高速に発生させる動作を説明するタイミング
チャートである。 １……パターン発生部、２……タイミング発生器、３…
…選択制御器、４……入力選択器、５……被試験LSI、
６……比較器、７……期待値選択器、８……遅延回路、
11〜14……パターン発生器、21〜24……シフトレジス
タ、31……切替器。
ック構成図、第２図は第１図に示すLSI試験装置で或る
パターンを高速に発生させる動作を説明するタイミング
チャートである。 １……パターン発生部、２……タイミング発生器、３…
…選択制御器、４……入力選択器、５……被試験LSI、
６……比較器、７……期待値選択器、８……遅延回路、
11〜14……パターン発生器、21〜24……シフトレジス
タ、31……切替器。
Claims (4)
- 【請求項１】パターン発生部各々が、並列に設けられた
上、時間ts遅れを以て、かつ周期Ｔ（≫ts）的に順次動
作せしめられるＮ個のパターン発生器と、該パターン発
生器各々に対応して設けられた上、対応パターン発生器
から周期Ｔ的に順次発生されるｎビット並列パターンデ
ータをシフト周期T/nで並直列変換するＮ個のシフトレ
ジスタと、該シフトレジスタ各々からシフト周期T/nで
順次シフト出力されるシリアルパターンデータをサイク
リック（周期T/n的）に、かつ周期T/nN（＝ts）的に順
次選択出力する切替器とから構成されるものとして、該
パターン発生部各々に共通して、切替器での選択出力を
制御する選択制御器と、周期T/nNのストローブ信号、Ｎ
個のパターン発生器各々への、順次時間ts遅れをもった
周期Ｔのクロック信号、Ｎ個のシフトレジスタ各々へ
の、順次時間T/nN遅れをもった周期T/nのシフトクロッ
ク信号、および選択制御器への、周期T/nNのクロック信
号を発生するタイミング発生器と、パターン発生部各々
からのシリアルパターンから、何れかを試験パターンと
して被試験LSIに選択出力する入力選択器と、パターン
発生部各々からのシリアルパターンから、何れかを期待
値パターンとして選択出力する期待値選択器と、該期待
値選択器からの期待値パターンを所定時間遅延する遅延
回路と、該遅延回路で遅延された期待値パターンと被試
験LSIからの、試験パターンに対する応答出力データと
を上記ストローブ信号のタイミング下で比較する比較器
とを含む構成のLSI試験装置。 - 【請求項２】パターン発生器各々は、並列的に設けられ
たｎ個の演算器として構成されている特許請求の範囲第
１項記載のLSI試験装置。 - 【請求項３】演算器各々からは、演算結果としてシリア
ルパターンが発生されている特許請求の範囲第２項記載
のLSI試験装置。 - 【請求項４】パターン発生器各々は、ｎビットパラレル
データが予め所定アドレス順に記憶されている記憶装置
と、該記憶装置を読出しアドレス指定するアドレス発生
器とから構成されている特許請求の範囲第１項記載のLS
I試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226581A JPH0754347B2 (ja) | 1987-09-11 | 1987-09-11 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226581A JPH0754347B2 (ja) | 1987-09-11 | 1987-09-11 | Ｌｓｉ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6469973A JPS6469973A (en) | 1989-03-15 |
| JPH0754347B2 true JPH0754347B2 (ja) | 1995-06-07 |
Family
ID=16847414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226581A Expired - Lifetime JPH0754347B2 (ja) | 1987-09-11 | 1987-09-11 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754347B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2918494B2 (ja) * | 1996-06-12 | 1999-07-12 | 倉敷化工株式会社 | リップ型シール |
| TW422927B (en) * | 1998-02-09 | 2001-02-21 | Advantest Corp | Test apparatus for semiconductor device |
| US6389525B1 (en) * | 1999-01-08 | 2002-05-14 | Teradyne, Inc. | Pattern generator for a packet-based memory tester |
| JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
| JP2007122209A (ja) * | 2005-10-26 | 2007-05-17 | Nec System Technologies Ltd | ３次元グラフィックス描画装置、その方法及びプログラム |
| KR100892296B1 (ko) * | 2007-10-24 | 2009-04-08 | 주식회사 아이티엔티 | 반도체 테스트 패턴신호의 체배 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS59191657A (ja) * | 1983-04-15 | 1984-10-30 | Sony Tektronix Corp | デジタル・パタ−ン発生器 |
-
1987
- 1987-09-11 JP JP62226581A patent/JPH0754347B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS59191657A (ja) * | 1983-04-15 | 1984-10-30 | Sony Tektronix Corp | デジタル・パタ−ン発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6469973A (en) | 1989-03-15 |
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