JP2002131394A - 半導体試験装置のテスト波形生成装置 - Google Patents
半導体試験装置のテスト波形生成装置Info
- Publication number
- JP2002131394A JP2002131394A JP2000329845A JP2000329845A JP2002131394A JP 2002131394 A JP2002131394 A JP 2002131394A JP 2000329845 A JP2000329845 A JP 2000329845A JP 2000329845 A JP2000329845 A JP 2000329845A JP 2002131394 A JP2002131394 A JP 2002131394A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern data
- waveform
- generating
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ハードウェアの増加量が少ない簡易な構成
で、高速のテスト波形を生成する。 【解決手段】 パターン発生回路は、レート発生器で発
生したテストレートのクロックに基づいて、通常のテス
トレートでテスト波形を生成するときはテストレートの
複数の同じ連続パターンデータを発生し、高速のテスト
波形を生成するときはテストレートの複数の異なる連続
パターンデータを発生する。複数の波形発生回路は、パ
ターン発生回路で発生した連続パターンデータと、エッ
ジ発生器で発生した各連続パターンデータの変化タイミ
ングを決定するクロックとから、各連続パターンデータ
のテスト波形を発生する。波形合成回路は、複数の波形
発生回路で発生した複数のテスト波形を合成する。
で、高速のテスト波形を生成する。 【解決手段】 パターン発生回路は、レート発生器で発
生したテストレートのクロックに基づいて、通常のテス
トレートでテスト波形を生成するときはテストレートの
複数の同じ連続パターンデータを発生し、高速のテスト
波形を生成するときはテストレートの複数の異なる連続
パターンデータを発生する。複数の波形発生回路は、パ
ターン発生回路で発生した連続パターンデータと、エッ
ジ発生器で発生した各連続パターンデータの変化タイミ
ングを決定するクロックとから、各連続パターンデータ
のテスト波形を発生する。波形合成回路は、複数の波形
発生回路で発生した複数のテスト波形を合成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置の
テスト波形生成装置に係り、特に半導体試験装置のテス
トレートを上回る高速のテスト波形を生成することので
きる半導体試験装置のテスト波形生成装置に関する。
テスト波形生成装置に係り、特に半導体試験装置のテス
トレートを上回る高速のテスト波形を生成することので
きる半導体試験装置のテスト波形生成装置に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣデバイス）の電気
的特性を検査する半導体試験装置は、被測定デバイスに
所定のパターンデータのテスト波形を与え、そのときの
被測定デバイスの出力データから、被測定デバイスの基
本動作及び機能に問題がないかを検査する装置である。
所定のパターンデータのテスト波形は、半導体試験装置
内のテスト波形生成装置によって、基準となるテストレ
ートで生成される。
的特性を検査する半導体試験装置は、被測定デバイスに
所定のパターンデータのテスト波形を与え、そのときの
被測定デバイスの出力データから、被測定デバイスの基
本動作及び機能に問題がないかを検査する装置である。
所定のパターンデータのテスト波形は、半導体試験装置
内のテスト波形生成装置によって、基準となるテストレ
ートで生成される。
【０００３】半導体試験装置のテストレートは、被測定
デバイスの性能に対して十分となるようにその仕様が決
定されるが、被測定デバイスの性能が向上すると、テス
トレートを上回る高速のテスト波形が必要となる場合が
ある。このような場合、従来は、１ピン分のテスト波形
を複数ピンで供給するピンマルチ方式や、同一のテスト
波形生成装置を複数用意して並列に動作させるインタリ
ーブ方式が行われていた。
デバイスの性能に対して十分となるようにその仕様が決
定されるが、被測定デバイスの性能が向上すると、テス
トレートを上回る高速のテスト波形が必要となる場合が
ある。このような場合、従来は、１ピン分のテスト波形
を複数ピンで供給するピンマルチ方式や、同一のテスト
波形生成装置を複数用意して並列に動作させるインタリ
ーブ方式が行われていた。
【０００４】
【発明が解決しようとする課題】従来のピンマルチ方式
は、１ピン分のテスト波形に対し複数ピンを使用するた
め、使用可能なテストピンの数が少なくなるという問題
があった。また、従来のインタリーブ方式は、同一のテ
スト波形生成装置を複数用意するため、ハードウェアが
増大する問題があった。
は、１ピン分のテスト波形に対し複数ピンを使用するた
め、使用可能なテストピンの数が少なくなるという問題
があった。また、従来のインタリーブ方式は、同一のテ
スト波形生成装置を複数用意するため、ハードウェアが
増大する問題があった。
【０００５】本発明は、ハードウェアの増加量が少ない
簡易な構成で、高速のテスト波形を生成することのでき
る半導体試験装置のテスト波形生成装置を提供すること
を目的とする。
簡易な構成で、高速のテスト波形を生成することのでき
る半導体試験装置のテスト波形生成装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載された本
発明の半導体試験装置のテスト波形生成装置は、テスト
レートのクロックを発生するレート発生手段と、レート
発生手段で発生したクロックに基づいて、通常のテスト
レートでテスト波形を生成するときはテストレートの複
数の同じ連続パターンデータを発生し、高速のテスト波
形を生成するときはテストレートの複数の異なる連続パ
ターンデータを発生するパターン発生手段と、各連続パ
ターンデータの変化タイミングを決定するクロックを発
生する複数のエッジ発生手段と、パターン発生手段で発
生した連続パターンデータと、エッジ発生手段で発生し
たクロックとから、各連続パターンデータのテスト波形
を発生する複数の波形発生手段と、複数の波形発生手段
で発生した複数のテスト波形を合成する波形合成手段と
を備えたものである。
発明の半導体試験装置のテスト波形生成装置は、テスト
レートのクロックを発生するレート発生手段と、レート
発生手段で発生したクロックに基づいて、通常のテスト
レートでテスト波形を生成するときはテストレートの複
数の同じ連続パターンデータを発生し、高速のテスト波
形を生成するときはテストレートの複数の異なる連続パ
ターンデータを発生するパターン発生手段と、各連続パ
ターンデータの変化タイミングを決定するクロックを発
生する複数のエッジ発生手段と、パターン発生手段で発
生した連続パターンデータと、エッジ発生手段で発生し
たクロックとから、各連続パターンデータのテスト波形
を発生する複数の波形発生手段と、複数の波形発生手段
で発生した複数のテスト波形を合成する波形合成手段と
を備えたものである。
【０００７】この発明によれば、レート発生手段、複数
のエッジ発生手段、複数の波形発生手段、及び波形合成
手段は、通常のテストレートでテスト波形を生成すると
きと高速のテスト波形を生成するときとで共用できるの
で、ハードウェアの増加量が少ない簡易な構成で、高速
のテスト波形を生成することができる。
のエッジ発生手段、複数の波形発生手段、及び波形合成
手段は、通常のテストレートでテスト波形を生成すると
きと高速のテスト波形を生成するときとで共用できるの
で、ハードウェアの増加量が少ない簡易な構成で、高速
のテスト波形を生成することができる。
【０００８】請求項２に記載された本発明の半導体試験
装置のテスト波形生成装置は、請求項１において、パタ
ーン発生手段が、パターンデータを格納した複数のメモ
リ手段と、複数のメモリ手段のアドレスを指定するパタ
ーンアドレスを発生するパターンアドレス発生手段と、
複数のメモリ手段から出力された複数の連続パターンデ
ータを入力し、そのうちの１つを選択して出力する複数
の選択手段と、選択手段の出力をレート発生手段で発生
したクロックに同期させる複数の遅延手段とを備えたも
のである。
装置のテスト波形生成装置は、請求項１において、パタ
ーン発生手段が、パターンデータを格納した複数のメモ
リ手段と、複数のメモリ手段のアドレスを指定するパタ
ーンアドレスを発生するパターンアドレス発生手段と、
複数のメモリ手段から出力された複数の連続パターンデ
ータを入力し、そのうちの１つを選択して出力する複数
の選択手段と、選択手段の出力をレート発生手段で発生
したクロックに同期させる複数の遅延手段とを備えたも
のである。
【０００９】この発明によれば、パターン発生手段は、
複数の選択手段と、複数の遅延手段、及びこれらを接続
する信号線を追加するだけの簡易な構成で、テストレー
トの複数の連続パターンデータを発生することができ
る。
複数の選択手段と、複数の遅延手段、及びこれらを接続
する信号線を追加するだけの簡易な構成で、テストレー
トの複数の連続パターンデータを発生することができ
る。
【００１０】請求項３に記載された本発明の半導体試験
装置のテスト波形生成装置は、請求項１において、パタ
ーン発生手段が、パターンデータを格納した複数のメモ
リ手段と、複数のメモリ手段のアドレスを指定するパタ
ーンアドレスを発生するパターンアドレス発生手段と、
レート発生手段で発生したクロックを遅延する１つまた
は２つ以上の第１の遅延手段と、複数のメモリ手段から
出力された複数の連続パターンデータを入力し、レート
発生手段で発生したクロック及び第１の遅延手段で遅延
したクロックに従って、１テストレート内に複数の連続
パターンデータを選択して出力する選択手段と、選択手
段の出力をレート発生手段で発生したクロックまたは第
１の遅延手段で遅延したクロックに同期させる複数の第
２の遅延手段とを備え、メモリ手段、パターンアドレス
発生手段、第１の遅延手段及び選択手段を半導体試験装
置の本体側に、第２の遅延手段を半導体試験装置のテス
トヘッド側に配置したものである。
装置のテスト波形生成装置は、請求項１において、パタ
ーン発生手段が、パターンデータを格納した複数のメモ
リ手段と、複数のメモリ手段のアドレスを指定するパタ
ーンアドレスを発生するパターンアドレス発生手段と、
レート発生手段で発生したクロックを遅延する１つまた
は２つ以上の第１の遅延手段と、複数のメモリ手段から
出力された複数の連続パターンデータを入力し、レート
発生手段で発生したクロック及び第１の遅延手段で遅延
したクロックに従って、１テストレート内に複数の連続
パターンデータを選択して出力する選択手段と、選択手
段の出力をレート発生手段で発生したクロックまたは第
１の遅延手段で遅延したクロックに同期させる複数の第
２の遅延手段とを備え、メモリ手段、パターンアドレス
発生手段、第１の遅延手段及び選択手段を半導体試験装
置の本体側に、第２の遅延手段を半導体試験装置のテス
トヘッド側に配置したものである。
【００１１】この発明によれば、パターン発生手段は、
１つまたは２つ以上の第１の遅延手段と、選択手段と、
複数の第２の遅延手段、及びこれらを接続する信号線を
追加するだけの簡易な構成で、テストレートの複数の連
続パターンデータを発生することができる。そして、半
導体試験装置の本体側に配置された選択手段の出力信号
は、１本の信号線に複数の連続パターンデータを乗せて
テストヘッド側に配置された第２の遅延手段へ伝送する
ことができるので、複数の連続パターンデータを伝送す
る信号線の数を減らすことができる。
１つまたは２つ以上の第１の遅延手段と、選択手段と、
複数の第２の遅延手段、及びこれらを接続する信号線を
追加するだけの簡易な構成で、テストレートの複数の連
続パターンデータを発生することができる。そして、半
導体試験装置の本体側に配置された選択手段の出力信号
は、１本の信号線に複数の連続パターンデータを乗せて
テストヘッド側に配置された第２の遅延手段へ伝送する
ことができるので、複数の連続パターンデータを伝送す
る信号線の数を減らすことができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って説明する。図１は、本発明の一実施の形態
による半導体試験装置のテスト波形生成装置の構成図で
ある。また、図３は、図１のテスト波形生成装置の動作
を示すタイミングチャートである。レート発生器１０
は、テストレートのクロックを発生し、パターン発生回
路２０及びエッジ発生器７１〜７４へ出力する。テスト
レートを上回る高速のテスト波形を生成するとき、パタ
ーン発生回路２０は、レート発生器１０で発生したテス
トレートのクロックに基づいて、テストレートの２つの
異なる連続パターンデータＰＡＴ１，ＰＡＴ２を発生
し、波形発生回路８１，８２へ出力する。
図面に従って説明する。図１は、本発明の一実施の形態
による半導体試験装置のテスト波形生成装置の構成図で
ある。また、図３は、図１のテスト波形生成装置の動作
を示すタイミングチャートである。レート発生器１０
は、テストレートのクロックを発生し、パターン発生回
路２０及びエッジ発生器７１〜７４へ出力する。テスト
レートを上回る高速のテスト波形を生成するとき、パタ
ーン発生回路２０は、レート発生器１０で発生したテス
トレートのクロックに基づいて、テストレートの２つの
異なる連続パターンデータＰＡＴ１，ＰＡＴ２を発生
し、波形発生回路８１，８２へ出力する。
【００１３】本実施の形態のパターン発生回路２０は、
パターンアドレス発生器２１、パターンメモリ３１，３
２、論理積回路４１、セレクタ５１，５２、及びＤフリ
ップフロップ６１，６２で構成されている。パターンア
ドレス発生器２１は、レート発生器１０から入力したテ
ストレートのクロックの立上り区間に同期して、パター
ンメモリ３１，３２のアドレスを指定するパターンアド
レスＰＡＴＡＤを発生し、パターンメモリ３１，３２へ
出力する。パターンアドレスＰＡＴＡＤは例えば２４ビ
ットのアドレス信号であり、その最下位ビットＰＡＴＡ
Ｄ００は、奇数，偶数を振り分ける信号として論理積回
路４１へも出力される。
パターンアドレス発生器２１、パターンメモリ３１，３
２、論理積回路４１、セレクタ５１，５２、及びＤフリ
ップフロップ６１，６２で構成されている。パターンア
ドレス発生器２１は、レート発生器１０から入力したテ
ストレートのクロックの立上り区間に同期して、パター
ンメモリ３１，３２のアドレスを指定するパターンアド
レスＰＡＴＡＤを発生し、パターンメモリ３１，３２へ
出力する。パターンアドレスＰＡＴＡＤは例えば２４ビ
ットのアドレス信号であり、その最下位ビットＰＡＴＡ
Ｄ００は、奇数，偶数を振り分ける信号として論理積回
路４１へも出力される。
【００１４】所定のパターンデータを格納したパターン
メモリ３１は、パターンアドレス発生器２１からのパタ
ーンアドレスＰＡＴＡＤで指定されアドレスのデータを
読み出し、連続パターンデータＭＥＭ１を出力する。一
方、メモリ３１と異なる所定のパターンデータを格納し
たパターンメモリ３２は、パターンアドレス発生器２１
からのパターンアドレスＰＡＴＡＤで指定されアドレス
のデータを読み出し、連続パターンデータＭＥＭ２を出
力する。
メモリ３１は、パターンアドレス発生器２１からのパタ
ーンアドレスＰＡＴＡＤで指定されアドレスのデータを
読み出し、連続パターンデータＭＥＭ１を出力する。一
方、メモリ３１と異なる所定のパターンデータを格納し
たパターンメモリ３２は、パターンアドレス発生器２１
からのパターンアドレスＰＡＴＡＤで指定されアドレス
のデータを読み出し、連続パターンデータＭＥＭ２を出
力する。
【００１５】図３は、パターンアドレスＰＡＴＡＤのア
ドレスＡＤ０に対して、連続パターンデータＭＥＭ１の
パターンデータＤ０Ａが１（ハイレベル）で、連続パタ
ーンデータＭＥＭ２のパターンデータＤ０Ｂが０（ロー
レベル）、パターンアドレスＰＡＴＡＤのアドレスＡＤ
１に対して、連続パターンデータＭＥＭ１のパターンデ
ータＤ１Ａが０（ローレベル）で、連続パターンデータ
ＭＥＭ２のパターンデータＤ１Ｂが１（ハイレベル）、
パターンアドレスＰＡＴＡＤのアドレスＡＤ２に対し
て、連続パターンデータＭＥＭ１のパターンデータＤ２
Ａが１（ハイレベル）で、連続パターンデータＭＥＭ２
のパターンデータＤ２Ｂが１（ハイレベル）であること
を示している。
ドレスＡＤ０に対して、連続パターンデータＭＥＭ１の
パターンデータＤ０Ａが１（ハイレベル）で、連続パタ
ーンデータＭＥＭ２のパターンデータＤ０Ｂが０（ロー
レベル）、パターンアドレスＰＡＴＡＤのアドレスＡＤ
１に対して、連続パターンデータＭＥＭ１のパターンデ
ータＤ１Ａが０（ローレベル）で、連続パターンデータ
ＭＥＭ２のパターンデータＤ１Ｂが１（ハイレベル）、
パターンアドレスＰＡＴＡＤのアドレスＡＤ２に対し
て、連続パターンデータＭＥＭ１のパターンデータＤ２
Ａが１（ハイレベル）で、連続パターンデータＭＥＭ２
のパターンデータＤ２Ｂが１（ハイレベル）であること
を示している。
【００１６】論理積回路４１は、パターンアドレス発生
器２１からの奇数，偶数を振り分けるための最下位ビッ
トＰＡＴＡＤ００と、高速のテスト波形を生成するモー
ドを設定するイネーブル信号ＤＭＵＸＥＮの反転入力と
の論理積を作成し、セレクタ５１のＳ端子へ出力する。
器２１からの奇数，偶数を振り分けるための最下位ビッ
トＰＡＴＡＤ００と、高速のテスト波形を生成するモー
ドを設定するイネーブル信号ＤＭＵＸＥＮの反転入力と
の論理積を作成し、セレクタ５１のＳ端子へ出力する。
【００１７】セレクタ５１は、パターンメモリ３１から
の連続パターンデータＭＥＭ１をＡ端子に、パターンメ
モリ３２からの連続パターンデータＭＥＭ２をＢ端子に
入力し、Ｓ端子に入力した論理積回路４１からの出力に
従って連続パターンデータＭＥＭ１を選択し、出力信号
ＳＥＬ１として出力する。一方、セレクタ５２は、セレ
クタ５１からの出力信号ＳＥＬ１をＡ端子に、パターン
メモリ３２からの連続パターンデータＭＥＭ２をＢ端子
に入力し、Ｓ端子に入力した高速のテスト波形を生成す
るモードを設定するイネーブル信号ＤＭＵＸＥＮに従っ
て連続パターンデータＭＥＭ２を選択し、出力信号ＳＥ
Ｌ２として出力する。
の連続パターンデータＭＥＭ１をＡ端子に、パターンメ
モリ３２からの連続パターンデータＭＥＭ２をＢ端子に
入力し、Ｓ端子に入力した論理積回路４１からの出力に
従って連続パターンデータＭＥＭ１を選択し、出力信号
ＳＥＬ１として出力する。一方、セレクタ５２は、セレ
クタ５１からの出力信号ＳＥＬ１をＡ端子に、パターン
メモリ３２からの連続パターンデータＭＥＭ２をＢ端子
に入力し、Ｓ端子に入力した高速のテスト波形を生成す
るモードを設定するイネーブル信号ＤＭＵＸＥＮに従っ
て連続パターンデータＭＥＭ２を選択し、出力信号ＳＥ
Ｌ２として出力する。
【００１８】Ｄフリップフロップ６１は、セレクタ５１
の出力信号ＳＥＬ１を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ１よりも１テス
トレート遅れた連続パターンデータＰＡＴ１を出力す
る。同様に、Ｄフリップフロップ６２は、セレクタ５２
の出力信号ＳＥＬ２を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ２よりも１テス
トレート遅れた連続パターンデータＰＡＴ２を出力す
る。
の出力信号ＳＥＬ１を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ１よりも１テス
トレート遅れた連続パターンデータＰＡＴ１を出力す
る。同様に、Ｄフリップフロップ６２は、セレクタ５２
の出力信号ＳＥＬ２を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ２よりも１テス
トレート遅れた連続パターンデータＰＡＴ２を出力す
る。
【００１９】エッジ発生器７１〜７４は、各連続パター
ンデータＰＡＴ１，ＰＡＴ２の変化タイミングを決定す
るクロックＴ１ＣＬＫ〜Ｔ４ＣＬＫを発生し、波形発生
回路８１，８２へ出力する。波形発生回路８１は、パタ
ーン発生回路２０で発生した連続パターンデータＰＡＴ
１と、エッジ発生器７１で発生したクロックＴ１ＣＬＫ
及びエッジ発生器７２で発生したクロックＴ２ＣＬＫと
から、連続パターンデータＰＡＴ１のテスト波形を発生
する。同様に、波形発生回路８２は、パターン発生回路
２０で発生した連続パターンデータＰＡＴ２と、エッジ
発生器７３で発生したクロックＴ３ＣＬＫ及びエッジ発
生器７４で発生したクロックＴ４ＣＬＫとから、連続パ
ターンデータＰＡＴ２のテスト波形を発生する。
ンデータＰＡＴ１，ＰＡＴ２の変化タイミングを決定す
るクロックＴ１ＣＬＫ〜Ｔ４ＣＬＫを発生し、波形発生
回路８１，８２へ出力する。波形発生回路８１は、パタ
ーン発生回路２０で発生した連続パターンデータＰＡＴ
１と、エッジ発生器７１で発生したクロックＴ１ＣＬＫ
及びエッジ発生器７２で発生したクロックＴ２ＣＬＫと
から、連続パターンデータＰＡＴ１のテスト波形を発生
する。同様に、波形発生回路８２は、パターン発生回路
２０で発生した連続パターンデータＰＡＴ２と、エッジ
発生器７３で発生したクロックＴ３ＣＬＫ及びエッジ発
生器７４で発生したクロックＴ４ＣＬＫとから、連続パ
ターンデータＰＡＴ２のテスト波形を発生する。
【００２０】図２は、本発明の一実施の形態による波形
発生回路の構成図である。波形発生回路８１は、連続パ
ターンデータＰＡＴ１の立上り区間及び立下り区間にそ
れぞれパルス信号を発生するクロック系の信号を作成す
るため、２つの波形制御回路８３，８４を備えている。
波形制御回路８３は、エッジ発生器７１で発生したクロ
ックＴ１ＣＬＫのタイミングで立上りエッジ及び立下り
エッジを発生し、波形制御回路８４は、エッジ発生器７
２で発生したクロックＴ２ＣＬＫのタイミングで立上り
エッジ及び立下りエッジを発生する。同様に、波形発生
回路８２は、２つの波形制御回路８５，８６を備え、波
形制御回路８５は、エッジ発生器７３で発生したクロッ
クＴ３ＣＬＫのタイミングで立上りエッジ及び立下りエ
ッジを発生し、波形制御回路８６は、エッジ発生器７４
で発生したクロックＴ４ＣＬＫのタイミングで立上りエ
ッジ及び立下りエッジを発生する。なお、図３のタイミ
ングチャートでは、波形制御回路８４及び波形制御回路
８６の波形変化がないものとして、波形制御回路８３及
び波形制御回路８５の動作のみを示している。
発生回路の構成図である。波形発生回路８１は、連続パ
ターンデータＰＡＴ１の立上り区間及び立下り区間にそ
れぞれパルス信号を発生するクロック系の信号を作成す
るため、２つの波形制御回路８３，８４を備えている。
波形制御回路８３は、エッジ発生器７１で発生したクロ
ックＴ１ＣＬＫのタイミングで立上りエッジ及び立下り
エッジを発生し、波形制御回路８４は、エッジ発生器７
２で発生したクロックＴ２ＣＬＫのタイミングで立上り
エッジ及び立下りエッジを発生する。同様に、波形発生
回路８２は、２つの波形制御回路８５，８６を備え、波
形制御回路８５は、エッジ発生器７３で発生したクロッ
クＴ３ＣＬＫのタイミングで立上りエッジ及び立下りエ
ッジを発生し、波形制御回路８６は、エッジ発生器７４
で発生したクロックＴ４ＣＬＫのタイミングで立上りエ
ッジ及び立下りエッジを発生する。なお、図３のタイミ
ングチャートでは、波形制御回路８４及び波形制御回路
８６の波形変化がないものとして、波形制御回路８３及
び波形制御回路８５の動作のみを示している。
【００２１】図２で、波形制御回路８３の波形制御信号
発生回路８３１は、連続するパターンデータＰＡＴ１と
クロックＴ１ＣＬＫを合成するための波形制御信号を格
納する。この波形制御信号によって、連続するパターン
データＰＡＴ１の状態に対するクロックＴ１ＣＬＫの出
力を制御する。この波形制御信号としては、以下の
（１）から（４）までの４種を有する。 （１）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＰＴｒは、連続パターンデータＰＡＴ１が
１（ハイレベル）の時に立上りエッジのイネーブル信号
Ｔ１ＴｒＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立上りエッジＴ１Ｔｒを発生させる。 （２）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＮＴｒは、連続パターンデータＰＡＴ１が
０（ローレベル）の時に立上りエッジのイネーブル信号
Ｔ１ＴｒＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立上りエッジＴ１Ｔｒを発生させる。 （３）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＰＴｆは、連続パターンデータＰＡＴ１が
１（ハイレベル）の時に立下りエッジのイネーブル信号
Ｔ１ＴｆＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立下りエッジＴ１Ｔｆを発生させる。 （４）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＮＴｆは、連続パターンデータＰＡＴ１が
０（ローレベル）の時に立下りエッジのイネーブル信号
Ｔ１ＴｆＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立下りエッジＴ１Ｔｆを発生させる。これらの波形制
御信号に”１”を格納することによって、クロックＴ１
ＣＬＫに同期して立上がり／立下がりエッジ（Ｔ１Ｔｒ
／Ｔ１Ｔｆ）を発生する。また、波形制御信号に”０”
を格納することにより、クロックＴ１ＣＬＫに同期した
エッジを出力マスクする。この波形制御信号の組合せに
よってクロックＴ１ＣＬＫに同期した任意の立上がり／
立下がりエッジを発生する。
発生回路８３１は、連続するパターンデータＰＡＴ１と
クロックＴ１ＣＬＫを合成するための波形制御信号を格
納する。この波形制御信号によって、連続するパターン
データＰＡＴ１の状態に対するクロックＴ１ＣＬＫの出
力を制御する。この波形制御信号としては、以下の
（１）から（４）までの４種を有する。 （１）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＰＴｒは、連続パターンデータＰＡＴ１が
１（ハイレベル）の時に立上りエッジのイネーブル信号
Ｔ１ＴｒＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立上りエッジＴ１Ｔｒを発生させる。 （２）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＮＴｒは、連続パターンデータＰＡＴ１が
０（ローレベル）の時に立上りエッジのイネーブル信号
Ｔ１ＴｒＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立上りエッジＴ１Ｔｒを発生させる。 （３）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＰＴｆは、連続パターンデータＰＡＴ１が
１（ハイレベル）の時に立下りエッジのイネーブル信号
Ｔ１ＴｆＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立下りエッジＴ１Ｔｆを発生させる。 （４）波形制御信号発生回路８３１から出力される波形
制御信号Ｔ１ＮＴｆは、連続パターンデータＰＡＴ１が
０（ローレベル）の時に立下りエッジのイネーブル信号
Ｔ１ＴｆＥＮを発生させ、クロックＴ１ＣＬＫに同期し
た立下りエッジＴ１Ｔｆを発生させる。これらの波形制
御信号に”１”を格納することによって、クロックＴ１
ＣＬＫに同期して立上がり／立下がりエッジ（Ｔ１Ｔｒ
／Ｔ１Ｔｆ）を発生する。また、波形制御信号に”０”
を格納することにより、クロックＴ１ＣＬＫに同期した
エッジを出力マスクする。この波形制御信号の組合せに
よってクロックＴ１ＣＬＫに同期した任意の立上がり／
立下がりエッジを発生する。
【００２２】波形制御回路８３で発生されたクロックＴ
１ＣＬＫに同期した立上りエッジＴ１Ｔｒは、波形制御
回路８４で発生されたクロックＴ２ＣＬＫに同期した立
上りエッジＴ２Ｔｒと論理和回路で加算され、波形合成
回路９０へ出力される。波形制御回路８３で発生された
クロックＴ１ＣＬＫに同期した立下りエッジＴ１Ｔｆ
は、波形制御回路８４で発生されたクロックＴ２ＣＬＫ
に同期した立下りエッジＴ２Ｔｆと論理和回路で加算さ
れ、波形合成回路９０へ出力される。
１ＣＬＫに同期した立上りエッジＴ１Ｔｒは、波形制御
回路８４で発生されたクロックＴ２ＣＬＫに同期した立
上りエッジＴ２Ｔｒと論理和回路で加算され、波形合成
回路９０へ出力される。波形制御回路８３で発生された
クロックＴ１ＣＬＫに同期した立下りエッジＴ１Ｔｆ
は、波形制御回路８４で発生されたクロックＴ２ＣＬＫ
に同期した立下りエッジＴ２Ｔｆと論理和回路で加算さ
れ、波形合成回路９０へ出力される。
【００２３】同様に、波形制御回路８５の波形制御信号
発生回路８５１は、連続するパターンデータＰＡＴ２と
クロックＴ３ＣＬＫを合成するための波形制御信号を格
納する。この波形制御信号によって、連続するパターン
データＰＡＴ２の状態に対するクロックＴ３ＣＬＫの出
力を制御する。この波形制御信号としては、以下の
（１）から（４）までの４種を有する。 （１）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＰＴｒは、連続パターンデータＰＡＴ２が
１（ハイレベル）の時に立上りエッジのイネーブル信号
Ｔ３ＴｒＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立上りエッジＴ３Ｔｒを発生させる。 （２）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＮＴｒは、連続パターンデータＰＡＴ２が
０（ローレベル）の時に立上りエッジのイネーブル信号
Ｔ３ＴｒＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立上りエッジＴ３Ｔｒを発生させる。 （３）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＰＴｆは、連続パターンデータＰＡＴ２が
１（ハイレベル）の時に立下りエッジのイネーブル信号
Ｔ３ＴｆＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立下りエッジＴ３Ｔｆを発生させる。 （４）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＮＴｆは、連続パターンデータＰＡＴ２が
０（ローレベル）の時に立下りエッジのイネーブル信号
Ｔ３ＴｆＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立下りエッジＴ３Ｔｆを発生させる。これらの波形制
御信号に”１”を格納することによって、クロックＴ３
ＣＬＫに同期して立上がり／立下がりエッジ（Ｔ３Ｔｒ
／Ｔ３Ｔｆ）を発生する。また、波形制御信号に”０”
を格納することにより、クロックＴ３ＣＬＫに同期した
エッジを出力マスクする。この波形制御信号の組合せに
よってクロックＴ３ＣＬＫに同期した任意の立上がり／
立下がりエッジを発生する。
発生回路８５１は、連続するパターンデータＰＡＴ２と
クロックＴ３ＣＬＫを合成するための波形制御信号を格
納する。この波形制御信号によって、連続するパターン
データＰＡＴ２の状態に対するクロックＴ３ＣＬＫの出
力を制御する。この波形制御信号としては、以下の
（１）から（４）までの４種を有する。 （１）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＰＴｒは、連続パターンデータＰＡＴ２が
１（ハイレベル）の時に立上りエッジのイネーブル信号
Ｔ３ＴｒＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立上りエッジＴ３Ｔｒを発生させる。 （２）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＮＴｒは、連続パターンデータＰＡＴ２が
０（ローレベル）の時に立上りエッジのイネーブル信号
Ｔ３ＴｒＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立上りエッジＴ３Ｔｒを発生させる。 （３）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＰＴｆは、連続パターンデータＰＡＴ２が
１（ハイレベル）の時に立下りエッジのイネーブル信号
Ｔ３ＴｆＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立下りエッジＴ３Ｔｆを発生させる。 （４）波形制御信号発生回路８５１から出力される波形
制御信号Ｔ３ＮＴｆは、連続パターンデータＰＡＴ２が
０（ローレベル）の時に立下りエッジのイネーブル信号
Ｔ３ＴｆＥＮを発生させ、クロックＴ３ＣＬＫに同期し
た立下りエッジＴ３Ｔｆを発生させる。これらの波形制
御信号に”１”を格納することによって、クロックＴ３
ＣＬＫに同期して立上がり／立下がりエッジ（Ｔ３Ｔｒ
／Ｔ３Ｔｆ）を発生する。また、波形制御信号に”０”
を格納することにより、クロックＴ３ＣＬＫに同期した
エッジを出力マスクする。この波形制御信号の組合せに
よってクロックＴ３ＣＬＫに同期した任意の立上がり／
立下がりエッジを発生する。
【００２４】波形制御回路８５で発生されたクロックＴ
３ＣＬＫに同期した立上りエッジＴ３Ｔｒは、波形制御
回路８６で発生されたクロックＴ４ＣＬＫに同期した立
上りエッジＴ４Ｔｒと論理和回路で加算され、波形合成
回路９０へ出力される。波形制御回路８５で発生された
クロックＴ３ＣＬＫに同期した立下りエッジＴ３Ｔｆ
は、波形制御回路８６で発生されたクロックＴ４ＣＬＫ
に同期した立下りエッジＴ４Ｔｆと論理和回路で加算さ
れ、波形合成回路９０へ出力される。
３ＣＬＫに同期した立上りエッジＴ３Ｔｒは、波形制御
回路８６で発生されたクロックＴ４ＣＬＫに同期した立
上りエッジＴ４Ｔｒと論理和回路で加算され、波形合成
回路９０へ出力される。波形制御回路８５で発生された
クロックＴ３ＣＬＫに同期した立下りエッジＴ３Ｔｆ
は、波形制御回路８６で発生されたクロックＴ４ＣＬＫ
に同期した立下りエッジＴ４Ｔｆと論理和回路で加算さ
れ、波形合成回路９０へ出力される。
【００２５】波形合成回路９０は、波形発生回路８１，
８２で発生した２つの立上りエッジ及び２つの立下りエ
ッジをそれぞれ論理和回路で加算して、それぞれ立上り
エッジＴｒ及び立下りエッジＴｆを発生し、これらを合
成して１テストレート内に複数の連続パターンデータＰ
ＡＴ１，ＰＡＴ２のテスト波形を生成する。
８２で発生した２つの立上りエッジ及び２つの立下りエ
ッジをそれぞれ論理和回路で加算して、それぞれ立上り
エッジＴｒ及び立下りエッジＴｆを発生し、これらを合
成して１テストレート内に複数の連続パターンデータＰ
ＡＴ１，ＰＡＴ２のテスト波形を生成する。
【００２６】図１において、通常のテストレートでテス
ト波形を生成するときは、高速のテスト波形を生成する
モードを設定するイネーブル信号ＤＭＵＸＥＮがローレ
ベルとなり、セレクタ５２はセレクタ５１の出力信号Ｓ
ＥＬ１を選択し、Ｄフリップフロップ６２の出力はＤフ
リップフロップ６１の出力と同じになる。従って、パタ
ーン発生回路２０は、テストレートの２つの同じ連続パ
ターンデータを発生し、波形発生回路８１，８２へ出力
する。このとき、波形発生回路８１，８２全体では、同
じ連続パターンデータに対して、エッジ発生器７１〜７
４で発生したクロックＴ１ＣＬＫ〜Ｔ４ＣＬＫによる変
化タイミングの選択肢を、高速のテスト波形を生成する
ときの２倍有することとなる。
ト波形を生成するときは、高速のテスト波形を生成する
モードを設定するイネーブル信号ＤＭＵＸＥＮがローレ
ベルとなり、セレクタ５２はセレクタ５１の出力信号Ｓ
ＥＬ１を選択し、Ｄフリップフロップ６２の出力はＤフ
リップフロップ６１の出力と同じになる。従って、パタ
ーン発生回路２０は、テストレートの２つの同じ連続パ
ターンデータを発生し、波形発生回路８１，８２へ出力
する。このとき、波形発生回路８１，８２全体では、同
じ連続パターンデータに対して、エッジ発生器７１〜７
４で発生したクロックＴ１ＣＬＫ〜Ｔ４ＣＬＫによる変
化タイミングの選択肢を、高速のテスト波形を生成する
ときの２倍有することとなる。
【００２７】この実施の形態によれば、パターン発生回
路２０は、論理積回路４１、セレクタ５１，５２、Ｄフ
リップフロップ６１，６２、及びこれらを接続する信号
線を追加するだけの簡易な構成で、テストレートの２つ
の連続パターンデータＰＡＴ１，ＰＡＴ２を発生するこ
とができる。
路２０は、論理積回路４１、セレクタ５１，５２、Ｄフ
リップフロップ６１，６２、及びこれらを接続する信号
線を追加するだけの簡易な構成で、テストレートの２つ
の連続パターンデータＰＡＴ１，ＰＡＴ２を発生するこ
とができる。
【００２８】次に、本発明の他の実施の形態を説明す
る。図４は、本発明の他の実施の形態による半導体試験
装置のテスト波形生成装置の構成図である。また、図５
は、図４のテスト波形生成装置の動作を示すタイミング
チャートである。図４において、図１と同じ構成のもの
には同一の符号が付してあるので、その説明は省略す
る。
る。図４は、本発明の他の実施の形態による半導体試験
装置のテスト波形生成装置の構成図である。また、図５
は、図４のテスト波形生成装置の動作を示すタイミング
チャートである。図４において、図１と同じ構成のもの
には同一の符号が付してあるので、その説明は省略す
る。
【００２９】本実施の形態のパターン発生回路２２は、
パターンアドレス発生器２３、パターンメモリ３１，３
２、遅延素子４２、ＲＳフリップフロップ４３、セレク
タ５３、及びＤフリップフロップ６３，６４で構成され
ている。パターンアドレス発生器２３は、レート発生器
１０から入力したテストレートのクロックの立上り区間
に同期して、パターンメモリ３１，３２のアドレスを指
定するパターンアドレスＰＡＴＡＤを発生し、パターン
メモリ３１，３２へ出力する。
パターンアドレス発生器２３、パターンメモリ３１，３
２、遅延素子４２、ＲＳフリップフロップ４３、セレク
タ５３、及びＤフリップフロップ６３，６４で構成され
ている。パターンアドレス発生器２３は、レート発生器
１０から入力したテストレートのクロックの立上り区間
に同期して、パターンメモリ３１，３２のアドレスを指
定するパターンアドレスＰＡＴＡＤを発生し、パターン
メモリ３１，３２へ出力する。
【００３０】所定のパターンデータを格納したパターン
メモリ３１は、パターンアドレス発生器２３からのパタ
ーンアドレスＰＡＴＡＤで指定されアドレスのデータを
読み出し、連続パターンデータＭＥＭ１を出力する。一
方、メモリ３１と異なる所定のパターンデータを格納し
たパターンメモリ３２は、パターンアドレス発生器２３
からのパターンアドレスＰＡＴＡＤで指定されアドレス
のデータを読み出し、連続パターンデータＭＥＭ２を出
力する。
メモリ３１は、パターンアドレス発生器２３からのパタ
ーンアドレスＰＡＴＡＤで指定されアドレスのデータを
読み出し、連続パターンデータＭＥＭ１を出力する。一
方、メモリ３１と異なる所定のパターンデータを格納し
たパターンメモリ３２は、パターンアドレス発生器２３
からのパターンアドレスＰＡＴＡＤで指定されアドレス
のデータを読み出し、連続パターンデータＭＥＭ２を出
力する。
【００３１】図５は、パターンアドレスＰＡＴＡＤのア
ドレスＡＤ０に対して、連続パターンデータＭＥＭ１の
パターンデータＤ０Ａが１（ハイレベル）で、連続パタ
ーンデータＭＥＭ２のパターンデータＤ０Ｂが０（ロー
レベル）、パターンアドレスＰＡＴＡＤのアドレスＡＤ
１に対して、連続パターンデータＭＥＭ１のパターンデ
ータＤ１Ａが０（ローレベル）で、連続パターンデータ
ＭＥＭ２のパターンデータＤ１Ｂが１（ハイレベル）、
パターンアドレスＰＡＴＡＤのアドレスＡＤ２に対し
て、連続パターンデータＭＥＭ１のパターンデータＤ２
Ａが１（ハイレベル）で、連続パターンデータＭＥＭ２
のパターンデータＤ２Ｂが１（ハイレベル）であること
を示している。
ドレスＡＤ０に対して、連続パターンデータＭＥＭ１の
パターンデータＤ０Ａが１（ハイレベル）で、連続パタ
ーンデータＭＥＭ２のパターンデータＤ０Ｂが０（ロー
レベル）、パターンアドレスＰＡＴＡＤのアドレスＡＤ
１に対して、連続パターンデータＭＥＭ１のパターンデ
ータＤ１Ａが０（ローレベル）で、連続パターンデータ
ＭＥＭ２のパターンデータＤ１Ｂが１（ハイレベル）、
パターンアドレスＰＡＴＡＤのアドレスＡＤ２に対し
て、連続パターンデータＭＥＭ１のパターンデータＤ２
Ａが１（ハイレベル）で、連続パターンデータＭＥＭ２
のパターンデータＤ２Ｂが１（ハイレベル）であること
を示している。
【００３２】遅延素子４２は、レート発生器１０で発生
したテストレートのクロックを遅延して、遅延テストレ
ートのクロックを作成する。ＲＳフリップフロップ４３
は、レート発生器１０で発生したテストレートのクロッ
クをＳ入力、遅延素子４２で作成した遅延テストレート
のクロックをＲ入力とし、セレクタ５３のＳ端子へ出力
信号ＰＴＳＥＬを出力する。
したテストレートのクロックを遅延して、遅延テストレ
ートのクロックを作成する。ＲＳフリップフロップ４３
は、レート発生器１０で発生したテストレートのクロッ
クをＳ入力、遅延素子４２で作成した遅延テストレート
のクロックをＲ入力とし、セレクタ５３のＳ端子へ出力
信号ＰＴＳＥＬを出力する。
【００３３】セレクタ５３は、パターンメモリ３１から
の連続パターンデータＭＥＭ１をＡ端子に、パターンメ
モリ３２からの連続パターンデータＭＥＭ２をＢ端子に
入力し、Ｓ端子に入力したＲＳフリップフロップ４３の
出力信号ＰＴＳＥＬに従って連続パターンデータＭＥＭ
１及び連続パターンデータＭＥＭ２を選択し、出力信号
ＳＥＬ３として出力する。出力信号ＳＥＬ３は、図５に
示すように、１テストレート内に２つの連続パターンデ
ータＭＥＭ１，ＭＥＭ２を乗せた信号となる。
の連続パターンデータＭＥＭ１をＡ端子に、パターンメ
モリ３２からの連続パターンデータＭＥＭ２をＢ端子に
入力し、Ｓ端子に入力したＲＳフリップフロップ４３の
出力信号ＰＴＳＥＬに従って連続パターンデータＭＥＭ
１及び連続パターンデータＭＥＭ２を選択し、出力信号
ＳＥＬ３として出力する。出力信号ＳＥＬ３は、図５に
示すように、１テストレート内に２つの連続パターンデ
ータＭＥＭ１，ＭＥＭ２を乗せた信号となる。
【００３４】Ｄフリップフロップ６３は、セレクタ５３
の出力信号ＳＥＬ３を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ１よりも１テス
トレート遅れた連続パターンデータＰＡＴ３を出力す
る。一方、Ｄフリップフロップ６４は、セレクタ５３の
出力信号ＳＥＬ３を遅延して遅延テストレートのクロッ
クに同期させ、連続パターンデータＭＥＭ２よりも１テ
ストレート及び遅延素子４２の遅延時間分だけ遅れた連
続パターンデータＰＡＴ４を出力する。
の出力信号ＳＥＬ３を遅延してテストレートのクロック
に同期させ、連続パターンデータＭＥＭ１よりも１テス
トレート遅れた連続パターンデータＰＡＴ３を出力す
る。一方、Ｄフリップフロップ６４は、セレクタ５３の
出力信号ＳＥＬ３を遅延して遅延テストレートのクロッ
クに同期させ、連続パターンデータＭＥＭ２よりも１テ
ストレート及び遅延素子４２の遅延時間分だけ遅れた連
続パターンデータＰＡＴ４を出力する。
【００３５】図４の波形発生回路８１，８２の構成は、
連続パターンデータＰＡＴ１の代わりに連続パターンデ
ータＰＡＴ３を、連続パターンデータＰＡＴ２の代わり
に連続パターンデータＰＡＴ４を入力する以外、図２と
同様である。なお、図５のタイミングチャートでは、図
３と同様、波形制御回路８４及び波形制御回路８６の波
形変化がないものとして、波形制御回路８３及び波形制
御回路８５の動作のみを示している。
連続パターンデータＰＡＴ１の代わりに連続パターンデ
ータＰＡＴ３を、連続パターンデータＰＡＴ２の代わり
に連続パターンデータＰＡＴ４を入力する以外、図２と
同様である。なお、図５のタイミングチャートでは、図
３と同様、波形制御回路８４及び波形制御回路８６の波
形変化がないものとして、波形制御回路８３及び波形制
御回路８５の動作のみを示している。
【００３６】図４において、通常のテストレートでテス
ト波形を生成するときは、Ｄフリップフロップ６４のク
ロック端子にテストレートのクロックが入力され、Ｄフ
リップフロップ６４の出力はＤフリップフロップ６３の
出力と同じになる。従って、パターン発生回路２２は、
テストレートの２つの同じ連続パターンデータを発生
し、波形発生回路８１，８２へ出力する。このとき、波
形発生回路８１，８２全体では、同じ連続パターンデー
タに対して、エッジ発生器７１〜７４で発生したクロッ
クＴ１ＣＬＫ〜Ｔ４ＣＬＫによる変化タイミングの選択
肢を、高速のテスト波形を生成するときの２倍有するこ
ととなる。
ト波形を生成するときは、Ｄフリップフロップ６４のク
ロック端子にテストレートのクロックが入力され、Ｄフ
リップフロップ６４の出力はＤフリップフロップ６３の
出力と同じになる。従って、パターン発生回路２２は、
テストレートの２つの同じ連続パターンデータを発生
し、波形発生回路８１，８２へ出力する。このとき、波
形発生回路８１，８２全体では、同じ連続パターンデー
タに対して、エッジ発生器７１〜７４で発生したクロッ
クＴ１ＣＬＫ〜Ｔ４ＣＬＫによる変化タイミングの選択
肢を、高速のテスト波形を生成するときの２倍有するこ
ととなる。
【００３７】本実施の形態において、パターンアドレス
発生器２３、パターンメモリ３１，３２、遅延素子４
２、ＲＳフリップフロップ４３、及びセレクタ５３は、
半導体試験装置の本体側に配置され、Ｄフリップフロッ
プ６３，６４は半導体試験装置のテストヘッド側に配置
される。本体側のセレクタ５３とテストヘッド側のＤフ
リップフロップ６３，６４との間は、同軸ケーブル等か
ら成る信号線によって接続される。セレクタ５３の出力
信号ＳＥＬ３を伝送する信号線は、半導体試験装置のテ
ストヘッドのピン数だけ必要であり、テストレート及び
遅延テストレートを伝送する信号線は各ピン共通で各１
本必要である。
発生器２３、パターンメモリ３１，３２、遅延素子４
２、ＲＳフリップフロップ４３、及びセレクタ５３は、
半導体試験装置の本体側に配置され、Ｄフリップフロッ
プ６３，６４は半導体試験装置のテストヘッド側に配置
される。本体側のセレクタ５３とテストヘッド側のＤフ
リップフロップ６３，６４との間は、同軸ケーブル等か
ら成る信号線によって接続される。セレクタ５３の出力
信号ＳＥＬ３を伝送する信号線は、半導体試験装置のテ
ストヘッドのピン数だけ必要であり、テストレート及び
遅延テストレートを伝送する信号線は各ピン共通で各１
本必要である。
【００３８】この実施の形態によれば、パターン発生回
路２２は、遅延素子４２、ＲＳフリップフロップ４３、
セレクタ５３、Ｄフリップフロップ６３，６４、及びこ
れらを接続する信号線を追加するだけの簡易な構成で、
テストレートの２つの連続パターンデータＰＡＴ３，Ｐ
ＡＴ４を発生することができる。そして、セレクタ５３
の出力信号ＳＥＬ３は、１本の信号線に２つの連続パタ
ーンデータＭＥＭ１，ＭＥＭ２を乗せて伝送することが
できるので、２つの連続パターンデータＭＥＭ１，ＭＥ
Ｍ２を伝送する信号線の数を半分に減らすことができ
る。
路２２は、遅延素子４２、ＲＳフリップフロップ４３、
セレクタ５３、Ｄフリップフロップ６３，６４、及びこ
れらを接続する信号線を追加するだけの簡易な構成で、
テストレートの２つの連続パターンデータＰＡＴ３，Ｐ
ＡＴ４を発生することができる。そして、セレクタ５３
の出力信号ＳＥＬ３は、１本の信号線に２つの連続パタ
ーンデータＭＥＭ１，ＭＥＭ２を乗せて伝送することが
できるので、２つの連続パターンデータＭＥＭ１，ＭＥ
Ｍ２を伝送する信号線の数を半分に減らすことができ
る。
【００３９】以上説明した実施の形態では、１テストレ
ート内に２つの連続パターンデータのテスト波形を生成
する場合を示したが、本発明は、１テストレート内に３
つ以上の連続パターンデータのテスト波形を生成する場
合にも適用できる。
ート内に２つの連続パターンデータのテスト波形を生成
する場合を示したが、本発明は、１テストレート内に３
つ以上の連続パターンデータのテスト波形を生成する場
合にも適用できる。
【００４０】
【発明の効果】本発明の半導体試験装置のテスト波形生
成装置によれば、レート発生手段、複数のエッジ発生手
段、複数の波形発生手段、及び波形合成手段を、通常の
テストレートでテスト波形を生成するときと高速のテス
ト波形を生成するときとで共用でき、ハードウェアの増
加量が少ない簡易な構成で、高速のテスト波形を生成す
ることができる。
成装置によれば、レート発生手段、複数のエッジ発生手
段、複数の波形発生手段、及び波形合成手段を、通常の
テストレートでテスト波形を生成するときと高速のテス
ト波形を生成するときとで共用でき、ハードウェアの増
加量が少ない簡易な構成で、高速のテスト波形を生成す
ることができる。
【図１】 本発明の一実施の形態による半導体試験装置
のテスト波形生成装置の構成図である。
のテスト波形生成装置の構成図である。
【図２】 本発明の一実施の形態による波形発生回路の
構成図である。
構成図である。
【図３】 図１のテスト波形生成装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図４】 本発明の他の実施の形態による半導体試験装
置のテスト波形生成装置の構成図である。
置のテスト波形生成装置の構成図である。
【図５】 図４のテスト波形生成装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
１０…レート発生器 ２０，２２…パターン発生回路 ２１，２３…パターンアドレス発生器 ３１，３２…パターンメモリ ５１，５２，５３…セレクタ ６１，６２，６３，６４…Ｄフリップフロップ ７１，７２，７３，７４…エッジ発生器 ８１，８２…波形発生回路 ９０…波形合成回路
Claims (3)
- 【請求項１】 テストレートのクロックを発生するレー
ト発生手段と、 前記レート発生手段で発生したクロックに基づいて、通
常のテストレートでテスト波形を生成するときはテスト
レートの複数の同じ連続パターンデータを発生し、高速
のテスト波形を生成するときはテストレートの複数の異
なる連続パターンデータを発生するパターン発生手段
と、 各連続パターンデータの変化タイミングを決定するクロ
ックを発生する複数のエッジ発生手段と、 前記パターン発生手段で発生した連続パターンデータ
と、前記エッジ発生手段で発生したクロックとから、各
連続パターンデータのテスト波形を発生する複数の波形
発生手段と、 前記複数の波形発生手段で発生した複数のテスト波形を
合成する波形合成手段とを備えたことを特徴とする半導
体試験装置のテスト波形生成装置。 - 【請求項２】 前記パターン発生手段は、 パターンデータを格納した複数のメモリ手段と、 前記複数のメモリ手段のアドレスを指定するパターンア
ドレスを発生するパターンアドレス発生手段と、 前記複数のメモリ手段から出力された複数の連続パター
ンデータを入力し、そのうちの１つを選択して出力する
複数の選択手段と、 前記選択手段の出力を前記レート発生手段で発生したク
ロックに同期させる複数の遅延手段とを備えたことを特
徴とする請求項１に記載の半導体試験装置のテスト波形
生成装置。 - 【請求項３】 前記パターン発生手段は、 パターンデータを格納した複数のメモリ手段と、 前記複数のメモリ手段のアドレスを指定するパターンア
ドレスを発生するパターンアドレス発生手段と、 前記レート発生手段で発生したクロックを遅延する１つ
または２つ以上の第１の遅延手段と、 前記複数のメモリ手段から出力された複数の連続パター
ンデータを入力し、前記レート発生手段で発生したクロ
ック及び前記第１の遅延手段で遅延したクロックに従っ
て、１テストレート内に複数の連続パターンデータを選
択して出力する選択手段と、 前記選択手段の出力を前記レート発生手段で発生したク
ロックまたは前記第１の遅延手段で遅延したクロックに
同期させる複数の第２の遅延手段とを備え、 前記メモリ手段、前記パターンアドレス発生手段、前記
第１の遅延手段及び前記選択手段を半導体試験装置の本
体側に、前記第２の遅延手段を半導体試験装置のテスト
ヘッド側に配置したことを特徴とする請求項１に記載の
半導体試験装置のテスト波形生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329845A JP2002131394A (ja) | 2000-10-30 | 2000-10-30 | 半導体試験装置のテスト波形生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329845A JP2002131394A (ja) | 2000-10-30 | 2000-10-30 | 半導体試験装置のテスト波形生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002131394A true JP2002131394A (ja) | 2002-05-09 |
Family
ID=18806458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329845A Pending JP2002131394A (ja) | 2000-10-30 | 2000-10-30 | 半導体試験装置のテスト波形生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002131394A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP2007121072A (ja) * | 2005-10-27 | 2007-05-17 | Advantest Corp | 試験装置及び試験方法 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
-
2000
- 2000-10-30 JP JP2000329845A patent/JP2002131394A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP4640077B2 (ja) * | 2005-09-28 | 2011-03-02 | 横河電機株式会社 | 検査信号生成装置及び半導体検査装置 |
| JP2007121072A (ja) * | 2005-10-27 | 2007-05-17 | Advantest Corp | 試験装置及び試験方法 |
| JP4704184B2 (ja) * | 2005-10-27 | 2011-06-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
| CN115047307B (zh) * | 2022-08-17 | 2022-11-25 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8423315B2 (en) | Digital waveform generation and measurement in automated test equipment | |
| US5682390A (en) | Pattern generator in semiconductor test system | |
| JPS60229521A (ja) | デジタル信号遅延回路 | |
| KR100736680B1 (ko) | 반도체 소자 테스트 장치의 캘리브레이션 방법 | |
| KR101257963B1 (ko) | 통신 채널에 의해 부여된 통과대역 요건을 만족시키는테스트 벡터 패턴을 이용한 집적회로 테스트 방법 및 장치 | |
| US20040135606A1 (en) | Circuit and method for inducing jitter to a signal | |
| JPH08146099A (ja) | 半導体ｉｃ試験装置のタイミングエッジ生成回路 | |
| JP3562581B2 (ja) | スキュー調整回路及び半導体集積回路 | |
| US5987083A (en) | Signal transmission apparatus with a plurality of LSIS | |
| US5703515A (en) | Timing generator for testing IC | |
| JP2002131394A (ja) | 半導体試験装置のテスト波形生成装置 | |
| KR100492231B1 (ko) | 자동시험장치(ate)테스터의아날로그채널에서의펄스발생 | |
| JP4119015B2 (ja) | 半導体試験装置 | |
| JPWO2003040739A1 (ja) | 半導体デバイス試験装置 | |
| JPH11125660A (ja) | 半導体試験装置用タイミング発生器 | |
| JP4215443B2 (ja) | ダイナミックバーンイン装置用アダプタ・カードおよびダイナミックバーンイン装置 | |
| JP3502450B2 (ja) | パターン発生器 | |
| JP4866509B2 (ja) | タイミング発生器及び試験装置 | |
| JP4425260B2 (ja) | ダイナミックバーンイン装置 | |
| JP4408986B2 (ja) | 半導体試験装置 | |
| KR0182068B1 (ko) | 반도체 시험 장치 | |
| JP4640077B2 (ja) | 検査信号生成装置及び半導体検査装置 | |
| JP3946033B2 (ja) | ダイナミックバーンイン装置用アダプタ・カード | |
| JPH03265214A (ja) | データ遅延装置 | |
| JP2769588B2 (ja) | Ｉｃ試験装置内のデータ出力タイミング同期方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050329 |