JPH03265214A - データ遅延装置 - Google Patents
データ遅延装置Info
- Publication number
- JPH03265214A JPH03265214A JP2063356A JP6335690A JPH03265214A JP H03265214 A JPH03265214 A JP H03265214A JP 2063356 A JP2063356 A JP 2063356A JP 6335690 A JP6335690 A JP 6335690A JP H03265214 A JPH03265214 A JP H03265214A
- Authority
- JP
- Japan
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- delay
- clock
- data
- multiplexer
- flop
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばＩＣ試験装置等に利用することができ
るデータ遅延装置に関する。
るデータ遅延装置に関する。
「発明の背景」
第３図にＩＣ試験装置の概略の構成を示す。図中１はパ
ターン発生器、２ばテストヘッド、３は被試験ＩＣ１４
は論理比較器、５は論理比較器４に与える期待値パター
ン信号を遅延させるデータ遅延装置を示す。
ターン発生器、２ばテストヘッド、３は被試験ＩＣ１４
は論理比較器、５は論理比較器４に与える期待値パター
ン信号を遅延させるデータ遅延装置を示す。
パターン発生器１は被試験ＩＣ３に与える試験パターン
信号と、論理比較器３に与える期待値パターン信号とを
発生する。
信号と、論理比較器３に与える期待値パターン信号とを
発生する。
テストへラド２は被試験ＩＣ３の端子を試験装置に電気
的に接続する部分の回路装置を指す、このテストヘッド
によってパターン発生器１から出力される試験パターン
信号が被試験ＩＣ３に入力され、また被試験ＩＣ３の応
答出力信号がテストヘッド２から電気的に取り出されて
論理比較器４に入力される。
的に接続する部分の回路装置を指す、このテストヘッド
によってパターン発生器１から出力される試験パターン
信号が被試験ＩＣ３に入力され、また被試験ＩＣ３の応
答出力信号がテストヘッド２から電気的に取り出されて
論理比較器４に入力される。
期待値パターン信号はデータ遅延装置５において、被試
験ＩＣ３の応答出力信号が、論理比較器４に与えられる
タイミングに合致する時間だけ遅延されて論理比較器４
に与えられる。
験ＩＣ３の応答出力信号が、論理比較器４に与えられる
タイミングに合致する時間だけ遅延されて論理比較器４
に与えられる。
「従来の技術」
第４図に従来のデータ遅延装置５の構成を示す。
図中５Ａはバッファレジスタを示す、このバッファレジ
スタ５Ａは例えばＦｆＦＯ（ファーストインファースト
アウト）と呼ばれているバッファレジスタを用いること
ができる。このバッファレジスタ５Ａの入力端子Ｄ、で
はデータ入力端子５Ｂに接続され、出力端子Ｄ０はデー
タ出力端子５Ｃに接続される。バッファレジスタ５Ａは
入力端子Ｄ８と出力端子Ｄ０の外に読込クロック入力端
子Ｗと、読出クロック入力端子Ｒとを具備し、読込クロ
ック入力端子Ｗに読込クロックを与えると、この読込ク
ロックに同期してその時点でデータ入力端子５Ｂに与え
られているデータを読み込む。
スタ５Ａは例えばＦｆＦＯ（ファーストインファースト
アウト）と呼ばれているバッファレジスタを用いること
ができる。このバッファレジスタ５Ａの入力端子Ｄ、で
はデータ入力端子５Ｂに接続され、出力端子Ｄ０はデー
タ出力端子５Ｃに接続される。バッファレジスタ５Ａは
入力端子Ｄ８と出力端子Ｄ０の外に読込クロック入力端
子Ｗと、読出クロック入力端子Ｒとを具備し、読込クロ
ック入力端子Ｗに読込クロックを与えると、この読込ク
ロックに同期してその時点でデータ入力端子５Ｂに与え
られているデータを読み込む。
読出クロック入力端子Ｒに読出クロックを与えると、バ
ッフ７レジスタ５Ａの内部が空であれば、今読み込んだ
データが直ちに読み出されて、データ出力端子５Ｃに出
力される。
ッフ７レジスタ５Ａの内部が空であれば、今読み込んだ
データが直ちに読み出されて、データ出力端子５Ｃに出
力される。
読出クロックは書込クロックを遅延素子５Ｄによって所
定の時間遅延させて生成され、読込クロック入力端子５
Ｂに与えられる。従って、従来は遅延素子５Ｄの遅延時
間をテストヘッド２と被試験ＩＣ３の糸路の遅延時間に
合致させ、被試験ＩＣ３から論理比較器４に入力される
応答出力信号と期待値パターン信号のタンミングを合致
させている。
定の時間遅延させて生成され、読込クロック入力端子５
Ｂに与えられる。従って、従来は遅延素子５Ｄの遅延時
間をテストヘッド２と被試験ＩＣ３の糸路の遅延時間に
合致させ、被試験ＩＣ３から論理比較器４に入力される
応答出力信号と期待値パターン信号のタンミングを合致
させている。
テストヘッド２および被試験ＩＣ３の糸路で発生する遅
延は主にテストヘッド２の部分で発生する遅延時間が大
きく占め、被試験ＩＣ３の遅延時間が占める率は低い、
従って、テストへラド２を含めて装置全体が構成された
状態ではテストヘッド２と被試験ＩＣ３を通る糸路の遅
延時間は被試験ＩＣ３の種類に関係なくは！゛−一定値
持すると見ることができる。
延は主にテストヘッド２の部分で発生する遅延時間が大
きく占め、被試験ＩＣ３の遅延時間が占める率は低い、
従って、テストへラド２を含めて装置全体が構成された
状態ではテストヘッド２と被試験ＩＣ３を通る糸路の遅
延時間は被試験ＩＣ３の種類に関係なくは！゛−一定値
持すると見ることができる。
よって、従来は遅延素子５Ｄを一本の同軸ケーブルによ
って構成している。
って構成している。
「発明が解決しようとする諜ＢＪ
遅延素子５Ｄに同軸ケーブルを用いた場合、所定の遅延
時間に設定することが面倒である。
時間に設定することが面倒である。
また遅延時間はパターン発生器１からテストヘッド２と
被試験ＩＣ３を通って論理比較器４に至る糸路であるた
め比較的長い時間になる。このため遅延素子として用い
られる同軸ケーブルが長くなり、その収納場所が装置全
体に対して比較的大きな割合となる。
被試験ＩＣ３を通って論理比較器４に至る糸路であるた
め比較的長い時間になる。このため遅延素子として用い
られる同軸ケーブルが長くなり、その収納場所が装置全
体に対して比較的大きな割合となる。
因みに遅延素子５Ｄを構成する同軸ケーブルは１メ一ト
ル当たり遅延時間が約５ＮＳで１００〜３０ＯＮＳの遅
延時間が必要となる。従って、同軸ケーブルは数十メー
トルに及ぶ長さを必要とするため、その収納容積は大き
なものとなる。
ル当たり遅延時間が約５ＮＳで１００〜３０ＯＮＳの遅
延時間が必要となる。従って、同軸ケーブルは数十メー
トルに及ぶ長さを必要とするため、その収納容積は大き
なものとなる。
また、被試験ＩＣの品種によってテストへラド２を交換
しなければならない場合がある。テストへラド２を交換
すると遅延時間も変わってしまうため、データ遅延装置
５の遅延時間を変えなくてはならない。しかしながら、
同軸ケーブルを遅延素子として用いた場合、遅延時間の
変更が面倒である。
しなければならない場合がある。テストへラド２を交換
すると遅延時間も変わってしまうため、データ遅延装置
５の遅延時間を変えなくてはならない。しかしながら、
同軸ケーブルを遅延素子として用いた場合、遅延時間の
変更が面倒である。
この発明の目的は遅延素子として同軸ケーブルを用いな
くてよく、従って装置の形状を小形化することができる
データ遅延装置を提供しようとするものである。
くてよく、従って装置の形状を小形化することができる
データ遅延装置を提供しようとするものである。
「課題を解決するための手段」
この発明では、データを書込クロックに同期して読み込
み、この読み込んだデータを読出クロックに同期して出
力するバッファレジスタと、フリップフロップが多段縦
続接続されて構成され、先頭のフリップフロップに書込
クロックが与えられ、この書込クロックをこの書込クロ
ックより周波数が高いマスタクロックによって次段のフ
リップフロップに伝達し、各フリップフロップの出力端
子から各フリップフロップの先頭からの段数とマスタク
ロックの数に対応した時間遅延された書込クロックを得
るシフトレジスタと、このシフトレジスタの各フリップ
フロップの出力端子に得られる遅延した書込クロックの
何れか一つを選択してバッファレジスタに読出クロック
として与えるマルチプレクサと、 によってデータ遅延装置を構成したものである。
み、この読み込んだデータを読出クロックに同期して出
力するバッファレジスタと、フリップフロップが多段縦
続接続されて構成され、先頭のフリップフロップに書込
クロックが与えられ、この書込クロックをこの書込クロ
ックより周波数が高いマスタクロックによって次段のフ
リップフロップに伝達し、各フリップフロップの出力端
子から各フリップフロップの先頭からの段数とマスタク
ロックの数に対応した時間遅延された書込クロックを得
るシフトレジスタと、このシフトレジスタの各フリップ
フロップの出力端子に得られる遅延した書込クロックの
何れか一つを選択してバッファレジスタに読出クロック
として与えるマルチプレクサと、 によってデータ遅延装置を構成したものである。
この発明の構成によれば、シフトレジスタを構成する各
フリップフロップの各出力端子にマスタクロックの周期
分ずつ順次遅延された遅延パルスを得ることができる。
フリップフロップの各出力端子にマスタクロックの周期
分ずつ順次遅延された遅延パルスを得ることができる。
よって、この遅延パルスをマルチプレクサによって選択
し、バッファレジスタの読出クロック入力端子に与える
ことによりバッファレジスタからマルチプレクサで選択
した遅延パルスの遅延時間だけ遅延したデータが出力さ
れる。
し、バッファレジスタの読出クロック入力端子に与える
ことによりバッファレジスタからマルチプレクサで選択
した遅延パルスの遅延時間だけ遅延したデータが出力さ
れる。
従って、この発明によればマルチプレクサにおいてシフ
トレジスタから出力される相互に遅延時間が異なる遅延
パルスのどの遅延パルスを選択するかによって、バッフ
ァレジスタから出力されるデータの遅延時間を切り替え
ることができる。よって遅延時間の設定を容易に行うこ
とができる。
トレジスタから出力される相互に遅延時間が異なる遅延
パルスのどの遅延パルスを選択するかによって、バッフ
ァレジスタから出力されるデータの遅延時間を切り替え
ることができる。よって遅延時間の設定を容易に行うこ
とができる。
更に、遅延素子はシフトレジスタとマルチプレクサとに
よって構成できるから、従来の同軸ケーブルと比較して
極めて小形に作ることができる。
よって構成できるから、従来の同軸ケーブルと比較して
極めて小形に作ることができる。
「実施例」
第１図にこの発明の一実施例を示す、第１図において、
５Ａは第４図で説明したのと同しＦＩＦ○から威るバッ
ファレジスタを示す、この発明においてはこのバッファ
レジスタの読出クロック入力端子Ｒに与える読出クロッ
クを、シフトレジスタ６と、マルチプレクサ７とによっ
て構成した遅延素子５Ｄによって生成するように構成す
るものである。
５Ａは第４図で説明したのと同しＦＩＦ○から威るバッ
ファレジスタを示す、この発明においてはこのバッファ
レジスタの読出クロック入力端子Ｒに与える読出クロッ
クを、シフトレジスタ６と、マルチプレクサ７とによっ
て構成した遅延素子５Ｄによって生成するように構成す
るものである。
シフトレジスタ６は例えばＤ型フリップフロップを多段
縦続接続して構成することができ、初段のＤ型フリップ
フロップのデータ入力端子りに書込クロックＲＡＴＥを
与えると共に、各フリップフロップのクロック入力端子
ＣＫにマスククロツタＭＣＬＫを与える。
縦続接続して構成することができ、初段のＤ型フリップ
フロップのデータ入力端子りに書込クロックＲＡＴＥを
与えると共に、各フリップフロップのクロック入力端子
ＣＫにマスククロツタＭＣＬＫを与える。
初段のフリップフロップに与える遅延されていない書込
クロックＲＡＴＥ、を与え、各フリップフロップのクロ
ック入力端子とＣＫにマスタクロックＭＣＬＫを与える
ことによって、各クリップフロップの出力端子に第２図
Ｃに示す遅延された遅延パルスＲＡＴＥ、、ＲＡＴＥ、
、ＲＡＴＥ。
クロックＲＡＴＥ、を与え、各フリップフロップのクロ
ック入力端子とＣＫにマスタクロックＭＣＬＫを与える
ことによって、各クリップフロップの出力端子に第２図
Ｃに示す遅延された遅延パルスＲＡＴＥ、、ＲＡＴＥ、
、ＲＡＴＥ。
・・・・・・ＲＡＴＥ、、が出力される。この遅延パル
スＲＡＴＥ、〜ＲＡＴＥ、をマルチプレクサ７の各入力
端子り、〜Ｄ７に与える。
スＲＡＴＥ、〜ＲＡＴＥ、をマルチプレクサ７の各入力
端子り、〜Ｄ７に与える。
マルチプレクサ７は遅延設定レジスタ８に設定されるデ
ータＳＴによって入力端子Ｄ０〜Ｄｆｉに与えられる遅
延パルスＲＡ Ｔ Ｅ ６〜ＲＡＴＥ、、のどれを選択
するかが決定される。
ータＳＴによって入力端子Ｄ０〜Ｄｆｉに与えられる遅
延パルスＲＡ Ｔ Ｅ ６〜ＲＡＴＥ、、のどれを選択
するかが決定される。
ここで、第２図を用いてこの発明の詳細な説明する。第
２図Ａはマスタタロツク、Ｂは入力端子５Ｂに人力され
るデータ、Ｃは書込クロックＲＡＴＥを示す。この書込
クロックＲＡＴＥはデータｂ＜Ａ、Ｂ、Ｃ，Ｄ・・・・
・・に書替えられるごとに発生してバッファレジスタ５
Ａに書き込みが行われる。
２図Ａはマスタタロツク、Ｂは入力端子５Ｂに人力され
るデータ、Ｃは書込クロックＲＡＴＥを示す。この書込
クロックＲＡＴＥはデータｂ＜Ａ、Ｂ、Ｃ，Ｄ・・・・
・・に書替えられるごとに発生してバッファレジスタ５
Ａに書き込みが行われる。
従って、データがＡ、Ｂ・・・・・・と書替えられるご
とにシフトレジスタ６の先頭のクリップフロップに書込
クロックＲＡＴＥＩＩが与えられ、初段のフリップフロ
ップに読み込まれる。ＲＡＴＥ、は初段のフリップフロ
ップの出力端子に得られる遅延パルス、ＲＡＴＥ２は２
段目のフリップフロップの出力端子に得られる遅延パル
スをそれぞれ示す。
とにシフトレジスタ６の先頭のクリップフロップに書込
クロックＲＡＴＥＩＩが与えられ、初段のフリップフロ
ップに読み込まれる。ＲＡＴＥ、は初段のフリップフロ
ップの出力端子に得られる遅延パルス、ＲＡＴＥ２は２
段目のフリップフロップの出力端子に得られる遅延パル
スをそれぞれ示す。
つまり、これらの遅延パルスＲＡＴＥ、 ＲＡＴＥ
２・・・・・・はそれぞれ初期時点Ｔ０から入力される
マスタクロックＭＣＬＫＯ数に対応した時間遅延されて
出力される。
２・・・・・・はそれぞれ初期時点Ｔ０から入力される
マスタクロックＭＣＬＫＯ数に対応した時間遅延されて
出力される。
シフトレジスタ６の例えば１７７段目フリップフロップ
から出力される遅延パルスＲＡ Ｔ Ｅ ＋ ？を選択
した場合には、マスククロツタＭＣＬＫが１７個入力さ
れると、１７７段目クリップフロップが遅延パルスＲＡ
ＴＥ、、を出力する。
から出力される遅延パルスＲＡ Ｔ Ｅ ＋ ？を選択
した場合には、マスククロツタＭＣＬＫが１７個入力さ
れると、１７７段目クリップフロップが遅延パルスＲＡ
ＴＥ、、を出力する。
従って、マルチプレクサ７において、１７７段目クリッ
プフロップの出力を選択した場合には初期時点Ｔ０から
マスククロツタＭＣＬＫが１７個人力されるとマルチプ
レクサ７に遅延パルスＲＡＴＥ、、が入力され、マルチ
プレクサ７から遅延パルスＲＡＴＥＩ？が出力され、微
調整用遅延素子８を通してバッファレジスタ５Ａの読出
クロック入力端子Ｒに遅延パルスＲＡＴＥ、？が与えら
れる。
プフロップの出力を選択した場合には初期時点Ｔ０から
マスククロツタＭＣＬＫが１７個人力されるとマルチプ
レクサ７に遅延パルスＲＡＴＥ、、が入力され、マルチ
プレクサ７から遅延パルスＲＡＴＥＩ？が出力され、微
調整用遅延素子８を通してバッファレジスタ５Ａの読出
クロック入力端子Ｒに遅延パルスＲＡＴＥ、？が与えら
れる。
このようにしてバンファレジスタ５Ａは書込のタイミン
グからマルチプレクサ７が選択したシフトレジスタの段
数とマスタクロックＭＣＬＫの周期ｔに対応した時間の
時間差をもって出力端子５Ｃにデータを読み出す。
グからマルチプレクサ７が選択したシフトレジスタの段
数とマスタクロックＭＣＬＫの周期ｔに対応した時間の
時間差をもって出力端子５Ｃにデータを読み出す。
データがＡ、Ｂ、Ｃ・・・・・・に切り替わるごとに書
込クロックＲＡＴＥｏが発生し、この書込クロックＲＡ
ＴＥ、がシフトレジスタ６に与えられるから各データＡ
、Ｂ、Ｃ・・・・・・はそれぞれマルチプレクサ７で選
択したシフトレジスタ６の段数に対応した時間遅延され
てバンファレジスタ５Ａの読出クロック入力端子Ｒに与
えられる。
込クロックＲＡＴＥｏが発生し、この書込クロックＲＡ
ＴＥ、がシフトレジスタ６に与えられるから各データＡ
、Ｂ、Ｃ・・・・・・はそれぞれマルチプレクサ７で選
択したシフトレジスタ６の段数に対応した時間遅延され
てバンファレジスタ５Ａの読出クロック入力端子Ｒに与
えられる。
結局、遅延素子５Ｄにおける遅延時間ＤＬはＤＬ＝ｎＸ
Ｌ （ｎはマルチプレクサ７が選択したシフトレジスタ
６の段数、ｔはマスタクロックＭＣＬ／にの周期）で求
められる。
Ｌ （ｎはマルチプレクサ７が選択したシフトレジスタ
６の段数、ｔはマスタクロックＭＣＬ／にの周期）で求
められる。
「発明の効果」
以上説明したように、この発明によればシフトレジスタ
６とマルチプレクサ７とによって遅延素子５Ｄを構成し
たから、遅延時間の設定変更が自由に行え便利である。
６とマルチプレクサ７とによって遅延素子５Ｄを構成し
たから、遅延時間の設定変更が自由に行え便利である。
また同軸ケーブルを遅延素子として利用する場合と比較
して装置を小形化することができる利点が得られる。
して装置を小形化することができる利点が得られる。
第１図はこの発明の一実施例を示す接続図、第２図はこ
の発明の詳細な説明するための波形図、第３図はＩＣ試
験装置の概要を説明するためのブロック図、第４図は従
来の技術を説明するための接続図である。 ５：データ遅延装置、５Ａ：バンファレジスタ、５Ｂ＝
データ入力端子、５Ｃ：データ出力端子、５Ｄ二遅延素
子、６：シフトレジスタ、７：マルチプレクサ。
の発明の詳細な説明するための波形図、第３図はＩＣ試
験装置の概要を説明するためのブロック図、第４図は従
来の技術を説明するための接続図である。 ５：データ遅延装置、５Ａ：バンファレジスタ、５Ｂ＝
データ入力端子、５Ｃ：データ出力端子、５Ｄ二遅延素
子、６：シフトレジスタ、７：マルチプレクサ。
Claims (1)
- （１）Ａ、データを書込クロックに同期して読み込み、
この読み込んだデータを読出クロックに同期して出力す
るバッファレジスタと、 Ｂ、フリップフロップが多段縦続接続され、先頭のフリ
ップフロップに上記書込クロックが与えられ、この書込
クロックをこの書込クロックより周波数が高いマスタク
ロックによって次段のフリップフロップに順次伝達し、
各フリップフロップの出力端子から各フリップフロップ
の先頭からの段数とマスタクロックの数に対応した時間
遅延された書込クロックを得るシフトレジスタと、 Ｃ、このシフトレジスタの各フリップフロップの出力端
子に得られる遅延した書込クロックの何れか一つを選択
して上記バッファレジスタに読出クロックとして与える
マルチプレクサと、 によって構成したデータ遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063356A JPH03265214A (ja) | 1990-03-14 | 1990-03-14 | データ遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063356A JPH03265214A (ja) | 1990-03-14 | 1990-03-14 | データ遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265214A true JPH03265214A (ja) | 1991-11-26 |
Family
ID=13226891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063356A Pending JPH03265214A (ja) | 1990-03-14 | 1990-03-14 | データ遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5984862A (en) * | 1994-08-08 | 1999-11-16 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| JP2003028928A (ja) * | 2001-07-12 | 2003-01-29 | Mitsubishi Electric Corp | 半導体装置およびそのテスト方式 |
-
1990
- 1990-03-14 JP JP2063356A patent/JPH03265214A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5984862A (en) * | 1994-08-08 | 1999-11-16 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| US6126593A (en) * | 1994-08-08 | 2000-10-03 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| US6231504B1 (en) | 1994-08-08 | 2001-05-15 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| US6261228B1 (en) | 1994-08-08 | 2001-07-17 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| US6299577B1 (en) | 1994-08-08 | 2001-10-09 | Asahi Kogaku Kogyo Kabushiki Kaisha | Device for controlling an amount of light of a lighting unit for an endoscope |
| US6524236B2 (en) | 1994-08-08 | 2003-02-25 | Pentax Corporation | Device for controlling an amount of light of a lighting unit for an endoscope |
| JP2003028928A (ja) * | 2001-07-12 | 2003-01-29 | Mitsubishi Electric Corp | 半導体装置およびそのテスト方式 |
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