JP2002022772A - デジタル・ストレージ・オシロスコープ - Google Patents
デジタル・ストレージ・オシロスコープInfo
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- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- Memory System (AREA)
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Abstract
(57)【要約】
【課題】 デジタル・ストレージ・オシロスコープの取
り込みメモリの最大記録長を伸ばせるようにする。 【解決手段】 ２個のメモリ・モジュールを有し、各メ
モリ・モジュールは、入力データ・ワードを受けてアド
レスを発生するデータ入力セクション３０、３４と；ア
ドレスによりデータ・ワードを蓄積する取り込みメモリ
３８と；入力トリガをデータ入力セクションに供給し
て、取り込みを終了させるトリガ入力セクション４０と
を具えている。第１メモリ・モジュールのデータ入力セ
クションは、デジタル・データを第２メモリ・モジュー
ルのデータ入力セクションに供給し、トリガを第２メモ
リ・モジュールのトリガ入力セクションに供給する。
り込みメモリの最大記録長を伸ばせるようにする。 【解決手段】 ２個のメモリ・モジュールを有し、各メ
モリ・モジュールは、入力データ・ワードを受けてアド
レスを発生するデータ入力セクション３０、３４と；ア
ドレスによりデータ・ワードを蓄積する取り込みメモリ
３８と；入力トリガをデータ入力セクションに供給し
て、取り込みを終了させるトリガ入力セクション４０と
を具えている。第１メモリ・モジュールのデータ入力セ
クションは、デジタル・データを第２メモリ・モジュー
ルのデータ入力セクションに供給し、トリガを第２メモ
リ・モジュールのトリガ入力セクションに供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・ストレ
ージ・オシロスコープに関する。
ージ・オシロスコープに関する。
【０００２】
【従来の技術】従来のデジタル・ストレージ・オシロス
コープの取り込みセクションは、比較的高価であり、そ
の使用環境に高度に適合したいくつかの構成要素を含ん
でいる。これら構成要素の特殊な機能により、特に開発
コストを考慮すると、取り込みセクションの機能を拡張
することが困難となる。例えば、１ＧＳ／ｓ（ギガサン
プル／秒）で高速で動作するアナログ・デジタル変換器
が発生したデジタル・データ・ワードのストリームは、
その高速サンプリング速度（レート）のために、単一の
ストリームとして取り込みメモリの連続したアドレスに
ロードすることができないので、デマルチプレクサを介
してメモリに供給しなければならない。デマルチプレク
サは、データ・ワードのブロックを取り込みレジスタに
ロードし、いわゆるインターリーブ動作により、このデ
ータ・ワードのブロックを単一書き込み動作にて取り込
みメモリにロードする。この方法にて処理を進めること
により、サンプリング速度よりも充分に遅い周波数で書
き込み動作を行う。なお、デマルチプレクサ自体は、メ
モリにデータ・ワードを書き込むのに用いるアドレス・
ワードも発生する。
コープの取り込みセクションは、比較的高価であり、そ
の使用環境に高度に適合したいくつかの構成要素を含ん
でいる。これら構成要素の特殊な機能により、特に開発
コストを考慮すると、取り込みセクションの機能を拡張
することが困難となる。例えば、１ＧＳ／ｓ（ギガサン
プル／秒）で高速で動作するアナログ・デジタル変換器
が発生したデジタル・データ・ワードのストリームは、
その高速サンプリング速度（レート）のために、単一の
ストリームとして取り込みメモリの連続したアドレスに
ロードすることができないので、デマルチプレクサを介
してメモリに供給しなければならない。デマルチプレク
サは、データ・ワードのブロックを取り込みレジスタに
ロードし、いわゆるインターリーブ動作により、このデ
ータ・ワードのブロックを単一書き込み動作にて取り込
みメモリにロードする。この方法にて処理を進めること
により、サンプリング速度よりも充分に遅い周波数で書
き込み動作を行う。なお、デマルチプレクサ自体は、メ
モリにデータ・ワードを書き込むのに用いるアドレス・
ワードも発生する。
【０００３】デマルチプレクサがトリガを受けて、取り
込みの終了を起こすまで、データ・ワードのブロックを
循環方法で取り込みメモリに書き込む。デマルチプレク
サがトリガを受けた後、指示された量のポスト・トリガ
・データ（トリガの後のデータ）が取り込まれるまで、
デマルチプレクサが取り込みメモリへのデータ・ワード
の書き込みを持続する。指示された量のポスト・トリガ
・データが取り込まれた時点で、デマルチプレクサは、
取り込みメモリへのデータの書き込みを停止する。次の
波形表示を行う動作ステップとして、外部プロセッサが
取り込みメモリから波形データを読み出す。
込みの終了を起こすまで、データ・ワードのブロックを
循環方法で取り込みメモリに書き込む。デマルチプレク
サがトリガを受けた後、指示された量のポスト・トリガ
・データ（トリガの後のデータ）が取り込まれるまで、
デマルチプレクサが取り込みメモリへのデータ・ワード
の書き込みを持続する。指示された量のポスト・トリガ
・データが取り込まれた時点で、デマルチプレクサは、
取り込みメモリへのデータの書き込みを停止する。次の
波形表示を行う動作ステップとして、外部プロセッサが
取り込みメモリから波形データを読み出す。
【０００４】データが読み出された後、取り込みメモリ
が再びアーミング（能動状態）されると、次のトリガを
受けるまで、データをメモリに書き込む。
が再びアーミング（能動状態）されると、次のトリガを
受けるまで、データをメモリに書き込む。
【０００５】
【発明が解決しようとする課題】取り込むことができる
波形記録の長さは、デマルチプレクサが制御できるアド
レス・ラインの数で決まる。この結果、最大記録長が、
いくつかのアプリケーションでは望ましい記録長よりも
短くなってしまう。従来のアーキテクチャでは、デマル
チプレクサを再設計しなければ、最大記録長を伸ばすこ
とができなかった。また、デマルチプレクサを再設計す
ることは、困難でコストのかかる提案である。なお、こ
こでは、上述の如く、取り込みメモリのアドレス・ワー
ド・シーケンスを発生する機能も含んでいる。もし、デ
マルチプレクサとアドレス発生器とが別々になっていて
も、アドレスに関しても同じ問題が生じる。
波形記録の長さは、デマルチプレクサが制御できるアド
レス・ラインの数で決まる。この結果、最大記録長が、
いくつかのアプリケーションでは望ましい記録長よりも
短くなってしまう。従来のアーキテクチャでは、デマル
チプレクサを再設計しなければ、最大記録長を伸ばすこ
とができなかった。また、デマルチプレクサを再設計す
ることは、困難でコストのかかる提案である。なお、こ
こでは、上述の如く、取り込みメモリのアドレス・ワー
ド・シーケンスを発生する機能も含んでいる。もし、デ
マルチプレクサとアドレス発生器とが別々になっていて
も、アドレスに関しても同じ問題が生じる。
【０００６】したがって、本発明は、取り込みメモリへ
の波形記録の最大記録長を簡単に伸ばすことができるデ
ジタル・ストレージ・オシロスコープの提供にある。
の波形記録の最大記録長を簡単に伸ばすことができるデ
ジタル・ストレージ・オシロスコープの提供にある。
【０００７】
【課題を解決するための手段】本発明の第１の概念によ
れば、本発明は、第１及び第２メモリ・モジュール（２
２Ｐ、２２Ｑ）を具えたデジタル・ストレージ・オシロ
スコープであって；これら第１及び第２メモリ・モジュ
ールの各々が；デジタル・データ・ワードの入力ストリ
ームを受け、アドレス・ワードのシーケンスを発生する
データ入力セクション（３０、３４）と；アドレス・ワ
ードを用いてアドレス指定され、データ・ワードを蓄積
する取り込みメモリ（３８）と；個別の入力トリガを受
け、この個別の入力トリガをデータ入力セクションに供
給して、取り込みを終了させるトリガ入力セクション
（４０）とを具え；第１メモリ・モジュールのデータ入
力セクションは、デジタル・データ・ワードのストリー
ムを第２メモリ・モジュールのデータ入力セクションに
渡すと共に、個別のトリガを第２メモリ・モジュールの
トリガ入力セクションに供給することを特徴としてい
る。
れば、本発明は、第１及び第２メモリ・モジュール（２
２Ｐ、２２Ｑ）を具えたデジタル・ストレージ・オシロ
スコープであって；これら第１及び第２メモリ・モジュ
ールの各々が；デジタル・データ・ワードの入力ストリ
ームを受け、アドレス・ワードのシーケンスを発生する
データ入力セクション（３０、３４）と；アドレス・ワ
ードを用いてアドレス指定され、データ・ワードを蓄積
する取り込みメモリ（３８）と；個別の入力トリガを受
け、この個別の入力トリガをデータ入力セクションに供
給して、取り込みを終了させるトリガ入力セクション
（４０）とを具え；第１メモリ・モジュールのデータ入
力セクションは、デジタル・データ・ワードのストリー
ムを第２メモリ・モジュールのデータ入力セクションに
渡すと共に、個別のトリガを第２メモリ・モジュールの
トリガ入力セクションに供給することを特徴としてい
る。
【０００８】本発明の第２の概念によれば、本発明は、
デジタル・ストレージ・オシロスコープ用のメモリ・モ
ジュールであって；デジタル・データ・ワードの入力ス
トリームを受け、アドレス・ワードのシーケンスを発生
するデータ入力セクション（３０、３４）と；このデー
タ入力セクションが発生したアドレス・ワードを用いて
アドレス指定され、データ・ワードを蓄積する取り込み
メモリ（３８）と；個別の入力トリガを受け、この個別
の入力トリガをデータ入力セクションに供給して、取り
込みを終了させるトリガ入力セクション（４０）と；取
り込みメモリが一杯になったときに、個別の出力トリガ
を発生するトリガ出力セクション（５２）とを具えてい
る。
デジタル・ストレージ・オシロスコープ用のメモリ・モ
ジュールであって；デジタル・データ・ワードの入力ス
トリームを受け、アドレス・ワードのシーケンスを発生
するデータ入力セクション（３０、３４）と；このデー
タ入力セクションが発生したアドレス・ワードを用いて
アドレス指定され、データ・ワードを蓄積する取り込み
メモリ（３８）と；個別の入力トリガを受け、この個別
の入力トリガをデータ入力セクションに供給して、取り
込みを終了させるトリガ入力セクション（４０）と；取
り込みメモリが一杯になったときに、個別の出力トリガ
を発生するトリガ出力セクション（５２）とを具えてい
る。
【０００９】
【発明の実施の形態】以下、添付図を参照して、本発明
の好適実施例を説明する。図１は、本発明によるオシロ
スコープのブロック図である。各チャネルは、前置増幅
器１０を含み、この前置増幅器１０は、被試験装置のテ
スト・ポイントに接続された入力端子を有する。前置増
幅器１０の出力信号は、従来と同様に、トラック・アン
ド・ホールド回路１４に供給され、このトラック・アン
ド・ホールド回路１４の出力信号は、アナログ・デジタ
ル（Ａ／Ｄ）変換器１８に供給される。各Ａ／Ｄ変換器
１８は、サンプリング・クロックＣＬＫの制御により、
並列デジタル・データ・ワードのストリームを発生す
る。４個のＡ／Ｄ変換器１８が発生するデジタル・デー
タ・ワードの４つのストリームは、第１メモリ・モジュ
ール２２Ｐの各データ入力端に夫々供給される。このメ
モリ・モジュール２２Ｐは、４個の第１データ出力端を
有し、これら第１データ出力端は、第２メモリ・モジュ
ール２２Ｑのデータ入力端に夫々接続される。これら２
個のメモリ・モジュールは、同じ構造である。
の好適実施例を説明する。図１は、本発明によるオシロ
スコープのブロック図である。各チャネルは、前置増幅
器１０を含み、この前置増幅器１０は、被試験装置のテ
スト・ポイントに接続された入力端子を有する。前置増
幅器１０の出力信号は、従来と同様に、トラック・アン
ド・ホールド回路１４に供給され、このトラック・アン
ド・ホールド回路１４の出力信号は、アナログ・デジタ
ル（Ａ／Ｄ）変換器１８に供給される。各Ａ／Ｄ変換器
１８は、サンプリング・クロックＣＬＫの制御により、
並列デジタル・データ・ワードのストリームを発生す
る。４個のＡ／Ｄ変換器１８が発生するデジタル・デー
タ・ワードの４つのストリームは、第１メモリ・モジュ
ール２２Ｐの各データ入力端に夫々供給される。このメ
モリ・モジュール２２Ｐは、４個の第１データ出力端を
有し、これら第１データ出力端は、第２メモリ・モジュ
ール２２Ｑのデータ入力端に夫々接続される。これら２
個のメモリ・モジュールは、同じ構造である。
【００１０】システム・プロセッサ２４は、メモリ・モ
ジュール２２Ｐ、２２Ｑと、ユーザ制御器（図示せず）
と、表示器（図示せず）との間のインタフェースを行
う。
ジュール２２Ｐ、２２Ｑと、ユーザ制御器（図示せず）
と、表示器（図示せず）との間のインタフェースを行
う。
【００１１】このオシロスコープは、トリガ発生器２６
も含んでいる。図示の如く、トリガ発生器２６は、４個
の前置増幅器１０の出力端に夫々接続された４個の入力
端を有する４チャネルである。後述の如く、トリガ発生
器２６は、４チャネル以上であってもよく、このトリガ
発生器２６のチャネルに供給される入力信号は、前置増
幅器１０のアナログ出力信号である必要はない。
も含んでいる。図示の如く、トリガ発生器２６は、４個
の前置増幅器１０の出力端に夫々接続された４個の入力
端を有する４チャネルである。後述の如く、トリガ発生
器２６は、４チャネル以上であってもよく、このトリガ
発生器２６のチャネルに供給される入力信号は、前置増
幅器１０のアナログ出力信号である必要はない。
【００１２】トリガ発生器２６の各チャネルは、その入
力信号をトリガ事象（各チャネルとも同じであってもよ
いし、異なっていてもよい）を比較し、このトリガ事象
が入力信号内に生じると、個別のトリガ信号（信号エッ
ジ）を発生する。このトリガ信号は、メモリ・モジュー
ル２２Ｐに供給される。
力信号をトリガ事象（各チャネルとも同じであってもよ
いし、異なっていてもよい）を比較し、このトリガ事象
が入力信号内に生じると、個別のトリガ信号（信号エッ
ジ）を発生する。このトリガ信号は、メモリ・モジュー
ル２２Ｐに供給される。
【００１３】図２は、図１に示すオシロスコープの一部
を形成するメモリ・モジュールのより詳細なブロック図
である。なお、単に参照番号２２というときは、参照番
号２２Ｐ及び２２Ｑを総称している。各メモリ・モジュ
ール２２は、ストリーム・スプリッタ３０を含んでお
り、このストリーム・スプリッタ３０の４つのデータ入
力は、このメモリ・モジュールのデータ入力である。こ
のストリーム・スプリッタ３０の４つの第１データ出力
端は、メモリ・モジュールのデータ出力端であり、ま
た、ストリーム・スプリッタ３０の第２データ出力端
は、デマルチプレクサ３４の入力端に夫々接続される。
ストリーム・スプリッタ３０の所定データ入力端に供給
されるデータ・ストリームは、対応する第１及び第２デ
ータ出力端に供給される。これらストリーム・スプリッ
タ３０及びデマルチプレクサ３４がデータ入力セクショ
ンとして作用する。
を形成するメモリ・モジュールのより詳細なブロック図
である。なお、単に参照番号２２というときは、参照番
号２２Ｐ及び２２Ｑを総称している。各メモリ・モジュ
ール２２は、ストリーム・スプリッタ３０を含んでお
り、このストリーム・スプリッタ３０の４つのデータ入
力は、このメモリ・モジュールのデータ入力である。こ
のストリーム・スプリッタ３０の４つの第１データ出力
端は、メモリ・モジュールのデータ出力端であり、ま
た、ストリーム・スプリッタ３０の第２データ出力端
は、デマルチプレクサ３４の入力端に夫々接続される。
ストリーム・スプリッタ３０の所定データ入力端に供給
されるデータ・ストリームは、対応する第１及び第２デ
ータ出力端に供給される。これらストリーム・スプリッ
タ３０及びデマルチプレクサ３４がデータ入力セクショ
ンとして作用する。
【００１４】ローカル・マイクロコントローラ３６も含
むメモリ・モジュール２２には、イネーブル（付勢）状
態であるアーミング状態と、ディスエーブル（非付勢又
は無能化）状態である禁止状態とがある。メモリ・モジ
ュール２２が付勢状態であると、デマルチプレクサ３４
は、ストリーム・スプリッタ３０からの第２データ出力
端からの出力信号の１つ以上を選択し、ローカル・マイ
クロコントローラ３６からのコマンドに応答する。デマ
ルチプレクサ３４は、選択した出力信号により供給され
たストリームのデータ・ワードのブロックをデマルチプ
レクサ内のレジスタにロードし、これらデータ・ワード
のブロックを単一の書き込み動作で取り込みメモリ３８
に書き込む。なお、この際、デマルチプレクサ３４は、
取り込みメモリをアドレス指定するのに用いるアドレス
・ワードも発生する。
むメモリ・モジュール２２には、イネーブル（付勢）状
態であるアーミング状態と、ディスエーブル（非付勢又
は無能化）状態である禁止状態とがある。メモリ・モジ
ュール２２が付勢状態であると、デマルチプレクサ３４
は、ストリーム・スプリッタ３０からの第２データ出力
端からの出力信号の１つ以上を選択し、ローカル・マイ
クロコントローラ３６からのコマンドに応答する。デマ
ルチプレクサ３４は、選択した出力信号により供給され
たストリームのデータ・ワードのブロックをデマルチプ
レクサ内のレジスタにロードし、これらデータ・ワード
のブロックを単一の書き込み動作で取り込みメモリ３８
に書き込む。なお、この際、デマルチプレクサ３４は、
取り込みメモリをアドレス指定するのに用いるアドレス
・ワードも発生する。
【００１５】メモリ・モジュール２２は、トリガ受信器
（トリガ入力セクション）４０も含んでいる。このトリ
ガ受信器４０は、４個の１次チャネルの各々にフリップ
・フロップ（ＦＦ）４２と、遅延手段である遅延カウン
タ（ＣＮＴ）４４とを含んでいる。後述の如く、フリッ
プ・フロップ４２は、トリガ・エッジに応答してトリガ
・パルスを発生し、遅延カウンタ４４は、所定量（時
間）だけトリガ・パルスを遅延させる。トリガ受信器４
０は、フリップ・フロップ４６及び遅延カウンタ４８を
含んだ予備チャネルも有する。遅延カウンタ４４、４８
の出力端は、オア・ゲート５０に接続され、遅延された
トリガ・パルスをデマルチプレクサ３４に供給する。
（トリガ入力セクション）４０も含んでいる。このトリ
ガ受信器４０は、４個の１次チャネルの各々にフリップ
・フロップ（ＦＦ）４２と、遅延手段である遅延カウン
タ（ＣＮＴ）４４とを含んでいる。後述の如く、フリッ
プ・フロップ４２は、トリガ・エッジに応答してトリガ
・パルスを発生し、遅延カウンタ４４は、所定量（時
間）だけトリガ・パルスを遅延させる。トリガ受信器４
０は、フリップ・フロップ４６及び遅延カウンタ４８を
含んだ予備チャネルも有する。遅延カウンタ４４、４８
の出力端は、オア・ゲート５０に接続され、遅延された
トリガ・パルスをデマルチプレクサ３４に供給する。
【００１６】オア・ゲート５０の出力端は、フリップ・
フロップ４２にも接続される（この接続は、図示せ
ず）。オア・ゲート５０が遅延されたトリガ信号をデマ
ルチプレクサ３４に供給すると、フリップ・フロップ４
２がマイクロコントローラ３６によりアーミングされる
まで、これらフリップ・フロップ４２が他のトリガ・エ
ッジに応答するのを禁止する。
フロップ４２にも接続される（この接続は、図示せ
ず）。オア・ゲート５０が遅延されたトリガ信号をデマ
ルチプレクサ３４に供給すると、フリップ・フロップ４
２がマイクロコントローラ３６によりアーミングされる
まで、これらフリップ・フロップ４２が他のトリガ・エ
ッジに応答するのを禁止する。
【００１７】デマルチプレクサ３４は、制御ロジック３
２を含んでいる。この制御ロジック３２は、ローカル・
マイクロコントローラ３６からのコマンドを受け、取り
込みメモリ３８の状態を制御する。デマルチプレクサ３
４は、トリガ出力端５４を有するトリガ発生器（トリガ
出力セクション）５２も含んでいる。
２を含んでいる。この制御ロジック３２は、ローカル・
マイクロコントローラ３６からのコマンドを受け、取り
込みメモリ３８の状態を制御する。デマルチプレクサ３
４は、トリガ出力端５４を有するトリガ発生器（トリガ
出力セクション）５２も含んでいる。
【００１８】フリップ・フロップ４２及び４６の出力端
をマイクロコントローラ３６のデータ・バスに接続す
る。よって、これらフリップ・フロップは、マイクロコ
ントローラ３６にトリガ事象の発生時点及びトリガ事象
のソース（信号源）に関する情報を提供する。
をマイクロコントローラ３６のデータ・バスに接続す
る。よって、これらフリップ・フロップは、マイクロコ
ントローラ３６にトリガ事象の発生時点及びトリガ事象
のソース（信号源）に関する情報を提供する。
【００１９】以下の説明において、メモリ・モジュール
の要素を表す番号に接尾文字Ｐ及びＱを付加して、メモ
リ・モジュール２２Ｐ及び２２Ｑの対応する構成要素を
表す。
の要素を表す番号に接尾文字Ｐ及びＱを付加して、メモ
リ・モジュール２２Ｐ及び２２Ｑの対応する構成要素を
表す。
【００２０】再び、図１を参照する。ストリーム・スプ
リッタ３０Ｐの第１データ出力信号をストリーム・スプ
リッタ３０Ｑの各データ入力端に接続し、トリガ出力端
５４Ｐをトリガ受信器４０Ｑの補助チャネルに接続す
る。トリガ受信器４０Ｑの第１チャネル（フリップ・フ
ロップ４２及び遅延カウンタ４４で構成される）は、使
用しない。
リッタ３０Ｐの第１データ出力信号をストリーム・スプ
リッタ３０Ｑの各データ入力端に接続し、トリガ出力端
５４Ｐをトリガ受信器４０Ｑの補助チャネルに接続す
る。トリガ受信器４０Ｑの第１チャネル（フリップ・フ
ロップ４２及び遅延カウンタ４４で構成される）は、使
用しない。
【００２１】オシロスコープのチャネルＡのみを用い
て、データ・ワードの単一ストリームをメモリ・モジュ
ール２２Ｐに供給すると仮定する。オシロスコープのチ
ャネルＡのみがアクティブなので、チャネルＢ〜Ｄの前
置増幅器１０が信号を出力せず、これらからトリガ信号
も発生しない。さらに、ユーザが特定したプリトリガ
（トリガの前）のデータ量と、ユーザが特定したポスト
・トリガ（トリガの後）のデータ量との和が、メモリ・
モジュールの取り込みメモリの容量よりも小さいと仮定
する。
て、データ・ワードの単一ストリームをメモリ・モジュ
ール２２Ｐに供給すると仮定する。オシロスコープのチ
ャネルＡのみがアクティブなので、チャネルＢ〜Ｄの前
置増幅器１０が信号を出力せず、これらからトリガ信号
も発生しない。さらに、ユーザが特定したプリトリガ
（トリガの前）のデータ量と、ユーザが特定したポスト
・トリガ（トリガの後）のデータ量との和が、メモリ・
モジュールの取り込みメモリの容量よりも小さいと仮定
する。
【００２２】システム・プロセッサ２４は、コマンドを
メモリ・モジュール２２に供給し、ローカル・マイクロ
コントローラ３６は、各メモリ・モジュールの制御ロジ
ック３２及び取り込みメモリ３８を初期化して、取り込
みを実行する。制御ロジック３２Ｐは、メモリ・モジュ
ール２２Ｐをイネーブルし、制御ロジック３２Ｑは、メ
モリ・モジュール２２Ｑをイネーブルする。ストリーム
・スプリッタ３０は、データ・ワードのストリームをデ
マルチプレクサ３４に供給し、このデマルチプレクサ３
４は、データ・ワードのブロックを取り込みメモリ３８
の連続したアドレスにロードする。特定量のプリトリガ
・データを受けた後、マイクロコントローラ３６Ｐは、
トリガ受信器４０Ｐをアーミングする。このトリガ受信
器４０Ｐは、トリガ事象の発生を待ち受ける。データ・
ワードのブロックが循環形式でメモリ３８に書き込まれ
るので、取り込みメモリ３８が一杯になる前にトリガ信
号を受けないと、メモリ３８のアドレス範囲の初めにア
ドレスが戻り、重ね書きを行う。
メモリ・モジュール２２に供給し、ローカル・マイクロ
コントローラ３６は、各メモリ・モジュールの制御ロジ
ック３２及び取り込みメモリ３８を初期化して、取り込
みを実行する。制御ロジック３２Ｐは、メモリ・モジュ
ール２２Ｐをイネーブルし、制御ロジック３２Ｑは、メ
モリ・モジュール２２Ｑをイネーブルする。ストリーム
・スプリッタ３０は、データ・ワードのストリームをデ
マルチプレクサ３４に供給し、このデマルチプレクサ３
４は、データ・ワードのブロックを取り込みメモリ３８
の連続したアドレスにロードする。特定量のプリトリガ
・データを受けた後、マイクロコントローラ３６Ｐは、
トリガ受信器４０Ｐをアーミングする。このトリガ受信
器４０Ｐは、トリガ事象の発生を待ち受ける。データ・
ワードのブロックが循環形式でメモリ３８に書き込まれ
るので、取り込みメモリ３８が一杯になる前にトリガ信
号を受けないと、メモリ３８のアドレス範囲の初めにア
ドレスが戻り、重ね書きを行う。
【００２３】トリガ事象が生じると、トリガ発生器２６
がトリガ・エッジをフリップ・フロップ４２Ｐの１つに
供給する。このフリップ・フロップがトリガ・パルスを
発生する。適切な遅延カウンタ４４Ｐがトリガ・パルス
を遅延して、この遅延されたトリガ・パルスをデマルチ
プレクサ３４Ｐに供給する。フリップ・フロップ４２Ｐ
が禁止状態となる。デマルチプレクサのレジスタ状態が
セーブされ、マイクロコントローラ３６Ｐに供給され
る。このマイクロコントローラ３６Ｐは、トリガ事象を
含んだデータ・ブロックの取り込みメモリ３８Ｐにおけ
るアドレスを計算できる。デマルチプレクサ３４Ｐが発
生したアドレスが取り込みメモリ３８Ｐのアドレス範囲
の終わりに達するまで、メモリ・モジュール２２Ｐは、
データ・ワードを取り込み、蓄積する。その後、アドレ
ス範囲の初めに戻る代わりに、制御ロジック３２Ｐは、
メモリ・モジュール２２Ｐをディスエーブルして、トリ
ガ発生器４０Ｑは、トリガ・エッジを発生する。このト
リガ・エッジは、メモリ・モジュール２２Ｑのトリガ受
信器４０Ｑの補助チャネル（フリップ・フロップ４６Ｑ
及び遅延カウンタ４８Ｑ）に供給される。制御ロジック
３２Ｑは、メモリ・モジュール２２Ｑをディスエーブル
しない。一方、ポスト・トリガの所定量のデータが蓄積
されるまで、デマルチプレクサ３４Ｑは、データ・ワー
ドを取り込み続け、これらデータ・ワードを取り込みメ
モリ３８Ｑにロードする。ポスト・トリガの所定量のデ
ータが蓄積された時点で、取り込みが終了し、制御ロジ
ック３２Ｑがメモリ・モジュール２２Ｑをディスエーブ
ルする。
がトリガ・エッジをフリップ・フロップ４２Ｐの１つに
供給する。このフリップ・フロップがトリガ・パルスを
発生する。適切な遅延カウンタ４４Ｐがトリガ・パルス
を遅延して、この遅延されたトリガ・パルスをデマルチ
プレクサ３４Ｐに供給する。フリップ・フロップ４２Ｐ
が禁止状態となる。デマルチプレクサのレジスタ状態が
セーブされ、マイクロコントローラ３６Ｐに供給され
る。このマイクロコントローラ３６Ｐは、トリガ事象を
含んだデータ・ブロックの取り込みメモリ３８Ｐにおけ
るアドレスを計算できる。デマルチプレクサ３４Ｐが発
生したアドレスが取り込みメモリ３８Ｐのアドレス範囲
の終わりに達するまで、メモリ・モジュール２２Ｐは、
データ・ワードを取り込み、蓄積する。その後、アドレ
ス範囲の初めに戻る代わりに、制御ロジック３２Ｐは、
メモリ・モジュール２２Ｐをディスエーブルして、トリ
ガ発生器４０Ｑは、トリガ・エッジを発生する。このト
リガ・エッジは、メモリ・モジュール２２Ｑのトリガ受
信器４０Ｑの補助チャネル（フリップ・フロップ４６Ｑ
及び遅延カウンタ４８Ｑ）に供給される。制御ロジック
３２Ｑは、メモリ・モジュール２２Ｑをディスエーブル
しない。一方、ポスト・トリガの所定量のデータが蓄積
されるまで、デマルチプレクサ３４Ｑは、データ・ワー
ドを取り込み続け、これらデータ・ワードを取り込みメ
モリ３８Ｑにロードする。ポスト・トリガの所定量のデ
ータが蓄積された時点で、取り込みが終了し、制御ロジ
ック３２Ｑがメモリ・モジュール２２Ｑをディスエーブ
ルする。
【００２４】取り込みが終了すると、２個の取り込みメ
モリ３８Ｐ及び３８Ｑは、トリガ事象を含んだ取り込み
期間中の波形の対応するセグメントを表すデータを蓄積
している。ローカル・マイクロコントローラ３６は、取
り込みメモリからデータ・ワードのブロックを読み出
し、これらデータ・ワードをシステム・プロセッサ２４
に供給する。このシステム・プロセッサ２４は、データ
・ワードを組み合わせて、表示用に、単一の波形記録を
作成する。取り込みメモリからデータ・ワードのブロッ
クを読み出した後、システム・プロセッサ２４は、次の
取り込みのために、メモリ・モジュール２２Ｐ及び２２
Ｑをイネーブルする。
モリ３８Ｐ及び３８Ｑは、トリガ事象を含んだ取り込み
期間中の波形の対応するセグメントを表すデータを蓄積
している。ローカル・マイクロコントローラ３６は、取
り込みメモリからデータ・ワードのブロックを読み出
し、これらデータ・ワードをシステム・プロセッサ２４
に供給する。このシステム・プロセッサ２４は、データ
・ワードを組み合わせて、表示用に、単一の波形記録を
作成する。取り込みメモリからデータ・ワードのブロッ
クを読み出した後、システム・プロセッサ２４は、次の
取り込みのために、メモリ・モジュール２２Ｐ及び２２
Ｑをイネーブルする。
【００２５】トリガ発生器２６の４チャネルの入力端ま
でのケーブル長は、これら４チャネルにおける信号伝搬
時間差がサンプリング・クロックの１周期を超えないも
のである。特定のソースから得たトリガ・パルスを選択
的に遅延するするために、各フリップ・フロップ４２へ
の信号伝搬時間に配慮して、遅延カウンタ４４をプログ
ラムする。よって、メモリ・モジュールが受けたトリガ
・パルスは、このトリガ・パルスに関連したデータ・ワ
ードと適切に並べられる。さらに、メモリ・モジュール
２２Ｐの第１データ出力端からメモリ・モジュール２２
Ｑのデータ入力端までの伝搬時間は、データのサンプリ
ング周期を超えるかもしれない。波形の異なるセグメン
トが、隙間や重なりがなく、時間的に適切に配置される
のを確実にするために、遅延カウンタ４８を調整して、
デマルチプレクサ３４Ｑが受信したトリガ・パルスを、
メモリ・モジュール２２Ｑに蓄積されるセグメントのデ
ータ・ワードに対して、時間的に適切に配置する。
でのケーブル長は、これら４チャネルにおける信号伝搬
時間差がサンプリング・クロックの１周期を超えないも
のである。特定のソースから得たトリガ・パルスを選択
的に遅延するするために、各フリップ・フロップ４２へ
の信号伝搬時間に配慮して、遅延カウンタ４４をプログ
ラムする。よって、メモリ・モジュールが受けたトリガ
・パルスは、このトリガ・パルスに関連したデータ・ワ
ードと適切に並べられる。さらに、メモリ・モジュール
２２Ｐの第１データ出力端からメモリ・モジュール２２
Ｑのデータ入力端までの伝搬時間は、データのサンプリ
ング周期を超えるかもしれない。波形の異なるセグメン
トが、隙間や重なりがなく、時間的に適切に配置される
のを確実にするために、遅延カウンタ４８を調整して、
デマルチプレクサ３４Ｑが受信したトリガ・パルスを、
メモリ・モジュール２２Ｑに蓄積されるセグメントのデ
ータ・ワードに対して、時間的に適切に配置する。
【００２６】メモリ・モジュールのアーキテクチャによ
り、上述の動作モードには多く改善ができる。例えば、
ポスト・トリガのデータ量が１個のメモリ・モジュール
の容量を超えるが、プリトリガのデータ量及びポスト・
トリガのデータ量の組合せが２個のメモリ・モジュール
の組合せ容量を超えなければ、メモリ３８Ｑが一杯にな
ったときにトリガ発生器５２Ｑがトリガ・エッジを発生
する。このトリガ・エッジは、メモリ・モジュール２２
Ｐの補助トリガ・チャネルに帰還され、ポスト・トリガ
の所定データ量が蓄積されるまで、取り込みメモリ３８
Ｐにロードして、デマルチプレクサ３４Ｐが取り込みを
完了させる。プリトリガ及びポスト・トリガのデータ量
の組合せが２個のメモリ・モジュールの組合せ容量を超
えないので、ポスト・トリガのデータがプリトリガのデ
ータを重ね書きする危険性がない。
り、上述の動作モードには多く改善ができる。例えば、
ポスト・トリガのデータ量が１個のメモリ・モジュール
の容量を超えるが、プリトリガのデータ量及びポスト・
トリガのデータ量の組合せが２個のメモリ・モジュール
の組合せ容量を超えなければ、メモリ３８Ｑが一杯にな
ったときにトリガ発生器５２Ｑがトリガ・エッジを発生
する。このトリガ・エッジは、メモリ・モジュール２２
Ｐの補助トリガ・チャネルに帰還され、ポスト・トリガ
の所定データ量が蓄積されるまで、取り込みメモリ３８
Ｐにロードして、デマルチプレクサ３４Ｐが取り込みを
完了させる。プリトリガ及びポスト・トリガのデータ量
の組合せが２個のメモリ・モジュールの組合せ容量を超
えないので、ポスト・トリガのデータがプリトリガのデ
ータを重ね書きする危険性がない。
【００２７】上述の如く、２個のメモリ・モジュール２
２Ｐ及び２２Ｑは、デイジー・チェーン形式で互いに接
続されている。図１に示すオシロスコープは、わずか２
つのモジュールを含んでいるが、メモリ・モジュールの
アーキテクチャにより、デマルチプレクサ３４又は取り
込みメモリ３８の機能的能力に制限されることなく、無
限の数のモジュールを互いに接続することができる。オ
シロスコープが２個のメモリ・モジュールを用いるか、
２２個のメモリ・モジュールを用いるかに関係なく、デ
マルチプレクサの能力及び取り込みメモリの能力は同じ
である。
２Ｐ及び２２Ｑは、デイジー・チェーン形式で互いに接
続されている。図１に示すオシロスコープは、わずか２
つのモジュールを含んでいるが、メモリ・モジュールの
アーキテクチャにより、デマルチプレクサ３４又は取り
込みメモリ３８の機能的能力に制限されることなく、無
限の数のモジュールを互いに接続することができる。オ
シロスコープが２個のメモリ・モジュールを用いるか、
２２個のメモリ・モジュールを用いるかに関係なく、デ
マルチプレクサの能力及び取り込みメモリの能力は同じ
である。
【００２８】各メモリ・モジュールは、プリント回路基
板上に組み立てられ、このプリント回路基板を標準ラッ
ク・マウント・ユニットの背面に挿入できる。図１に示
すように、２個のみのメモリ・モジュールを含んでいる
オシロスコープの場合、これら２個のプリント回路基板
を同じラック・マウント・ユニットの背面に挿入でき、
このラック・マウント・ユニット内でこれらメモリ・モ
ジュールの間を適切に接続する。メモリ・モジュールの
数が単一のラック・マウント・ユニットの能力を超えた
場合、追加のメモリ・モジュールを別のラック・マウン
ト・ユニットに挿入でき、所定ラック・マウント・ユニ
ット内の最終メモリ・モジュールのトリガ出力を、他の
ラック・マウント・ユニットの第１メモリ・モジュール
の補助トリガ・チャネルに供給できる。
板上に組み立てられ、このプリント回路基板を標準ラッ
ク・マウント・ユニットの背面に挿入できる。図１に示
すように、２個のみのメモリ・モジュールを含んでいる
オシロスコープの場合、これら２個のプリント回路基板
を同じラック・マウント・ユニットの背面に挿入でき、
このラック・マウント・ユニット内でこれらメモリ・モ
ジュールの間を適切に接続する。メモリ・モジュールの
数が単一のラック・マウント・ユニットの能力を超えた
場合、追加のメモリ・モジュールを別のラック・マウン
ト・ユニットに挿入でき、所定ラック・マウント・ユニ
ット内の最終メモリ・モジュールのトリガ出力を、他の
ラック・マウント・ユニットの第１メモリ・モジュール
の補助トリガ・チャネルに供給できる。
【００２９】説明を簡略化するために、１つの入力デー
タ・ストリームを受ける実施例を参照して、メモリ・モ
ジュールのアーキテクチャを上述した。１つよりも多い
入力データ・ストリームを受信し、これらデータ・スト
リームをインターリーブするならば、取り込みメモリに
ロードするブロック内の連続データ・ワードを、異なる
夫々のデータ・ストリームから得る。取り込みが完了
後、システム・プロセッサは、取り込みメモリからの読
み出したデータを分解して、適切な数の波形記録を形成
する。
タ・ストリームを受ける実施例を参照して、メモリ・モ
ジュールのアーキテクチャを上述した。１つよりも多い
入力データ・ストリームを受信し、これらデータ・スト
リームをインターリーブするならば、取り込みメモリに
ロードするブロック内の連続データ・ワードを、異なる
夫々のデータ・ストリームから得る。取り込みが完了
後、システム・プロセッサは、取り込みメモリからの読
み出したデータを分解して、適切な数の波形記録を形成
する。
【００３０】上述の如く、トリガ発生器の各チャネルが
オシロスコープの対応チャネル内の前置増幅器のアナロ
グ出力信号をモニタするように、トリガ発生器を構成す
る必要がない。例えば、アクティブになっているオシロ
スコープがチャネルＡのみの場合、トリガ発生器２６の
４チャネルが、夫々異なるトリガ事象を定義し、これら
トリガ発生器の総てのチャネルをチャネルＡの前置増幅
器の出力端に接続してもよい。代わりに、１個以上のト
リガ発生器が、被試験信号のチャネルにおけるＡ／Ｄ変
換器１８の下流にて、デジタル次元で信号をモニタして
もよい。１個以上のメモリ・モジュール２２の下流位置
で、デジタル信号をモニタしてもよい。モニタされる信
号は、前置増幅器の出力信号のレプリカ（アナログ形式
又はデジタル形式の複製）である必要はなく、関心のあ
る特性を強調するために、アナログ次元又はデジタル次
元で処理された信号であってもよい。例えば、オシロス
コープのチャネルＡの他にチャネルＢもアクティブにな
った場合、トリガ発生器の１個以上のチャネルは、チャ
ネルＢのＡ／Ｄ変換器の上流又は下流のいずれかの信号
もモニタできる。１個以上のトリガ・チャネルは、オシ
ロスコープで観察されない変数の展開に影響する信号を
モニタしてもよい。
オシロスコープの対応チャネル内の前置増幅器のアナロ
グ出力信号をモニタするように、トリガ発生器を構成す
る必要がない。例えば、アクティブになっているオシロ
スコープがチャネルＡのみの場合、トリガ発生器２６の
４チャネルが、夫々異なるトリガ事象を定義し、これら
トリガ発生器の総てのチャネルをチャネルＡの前置増幅
器の出力端に接続してもよい。代わりに、１個以上のト
リガ発生器が、被試験信号のチャネルにおけるＡ／Ｄ変
換器１８の下流にて、デジタル次元で信号をモニタして
もよい。１個以上のメモリ・モジュール２２の下流位置
で、デジタル信号をモニタしてもよい。モニタされる信
号は、前置増幅器の出力信号のレプリカ（アナログ形式
又はデジタル形式の複製）である必要はなく、関心のあ
る特性を強調するために、アナログ次元又はデジタル次
元で処理された信号であってもよい。例えば、オシロス
コープのチャネルＡの他にチャネルＢもアクティブにな
った場合、トリガ発生器の１個以上のチャネルは、チャ
ネルＢのＡ／Ｄ変換器の上流又は下流のいずれかの信号
もモニタできる。１個以上のトリガ・チャネルは、オシ
ロスコープで観察されない変数の展開に影響する信号を
モニタしてもよい。
【００３１】本発明は、上述の特定実施例に限定される
ものではなく、本発明の要旨を逸脱することなく種々の
変形変更が可能なことが理解できよう。なお、特許請求
の範囲における各構成要素の数は、請求項で記載の数そ
のものだけに限定されるものではない。
ものではなく、本発明の要旨を逸脱することなく種々の
変形変更が可能なことが理解できよう。なお、特許請求
の範囲における各構成要素の数は、請求項で記載の数そ
のものだけに限定されるものではない。
【００３２】
【発明の効果】上述の如く、本発明のデジタル・ストレ
ージ・オシロスコープによれば、単にメモリ・モジュー
ルを接続することにより、取り込みメモリへの波形記録
の最大記録長を簡単に伸ばすことができる。
ージ・オシロスコープによれば、単にメモリ・モジュー
ルを接続することにより、取り込みメモリへの波形記録
の最大記録長を簡単に伸ばすことができる。
【図１】本発明によるオシロスコープのブロック図であ
る。
る。
【図２】図１に示すオシロスコープの一部を形成するメ
モリ・モジュールのより詳細なブロック図である。
モリ・モジュールのより詳細なブロック図である。
１０ 前置増幅器 １４ トラック・アンド・ホールド回路 １８ Ａ／Ｄ変換器 ２２ メモリ・モジュール ２４ システム・プロセッサ ２６ トリガ発生器 ３０ ストリーム・スプリッタ（データ入力セクショ
ン） ３２ 制御ロジック ３４ デマルチプレクサ（データ入力セクション） ３６ ローカル・マイクロコントローラ ３８ 取り込みメモリ ４０ トリガ受信器（トリガ入力セクション） ４２、４６ フリップ・フロップ ４４、４８ 遅延カウンタ（遅延手段） ５２ トリガ発生器（トリガ入力セクション）
ン） ３２ 制御ロジック ３４ デマルチプレクサ（データ入力セクション） ３６ ローカル・マイクロコントローラ ３８ 取り込みメモリ ４０ トリガ受信器（トリガ入力セクション） ４２、４６ フリップ・フロップ ４４、４８ 遅延カウンタ（遅延手段） ５２ トリガ発生器（トリガ入力セクション）
Claims (6)
- 【請求項１】 第１及び第２メモリ・モジュールを具え
たデジタル・ストレージ・オシロスコープであって、上
記第１及び第２メモリ・モジュールの各々が、 デジタル・データ・ワードの入力ストリームを受け、ア
ドレス・ワードのシーケンスを発生するデータ入力セク
ションと、 上記アドレス・ワードを用いてアドレス指定され、上記
データ・ワードを蓄積する取り込みメモリと、 個別の入力トリガを受け、この個別の入力トリガを上記
データ入力セクションに供給して、取り込みを終了させ
るトリガ入力セクションとを具え、 上記第１メモリ・モジュールの上記データ入力セクショ
ンは、上記デジタル・データ・ワードのストリームを上
記第２メモリ・モジュールの上記データ入力セクション
に渡すと共に、個別のトリガを上記第２メモリ・モジュ
ールの上記トリガ入力セクションに供給することを特徴
とするデジタル・ストレージ・オシロスコープ。 - 【請求項２】 上記メモリ・モジュールの各々の上記デ
ータ入力セクションは、データ入力端、第１データ出力
端、第２データ出力端を有するストリーム・スプリッタ
と、該ストリーム・スプリッタの上記第２データ出力端
に接続されて、デジタル・データ・ワードを上記取り込
みメモリに供給するデマルチプレクサとを含み、上記第
１メモリ・モジュールの上記ストリーム・スプリッタの
上記第１データ出力端が上記第２メモリ・モジュールの
上記データ入力端に接続されることを特徴とする請求項
１のデジタル・ストレージ・オシロスコープ。 - 【請求項３】 上記トリガ入力セクションが複数のチャ
ネルを有し、 上記トリガ入力セクションがアーミング状態及び禁止状
態を有し、 上記アーミング状態おいて、上記トリガ入力セクション
が１つのチャネルによる個別の入力トリガの受信に応答
して上記個別の入力トリガを上記データ入力セクション
に供給し、 上記禁止状態において、上記トリガ入力セクションがい
かなるチャネルの上記個別の入力トリガの受信に応答し
て上記個別の入力トリガを上記データ入力セクションに
供給せず、 上記トリガ入力セクションが１つのチャネルによる個別
の入力トリガの受信に応答して、そのアーミング状態か
らその禁止状態に変化することを特徴とする請求項１の
デジタル・ストレージ・オシロスコープ。 - 【請求項４】 上記データ入力セクションへの個別の入
力トリガの供給を選択的に遅延させる制御可能な遅延手
段を更に有することを特徴とする請求項１のデジタル・
ストレージ・オシロスコープ。 - 【請求項５】 各メモリ・モジュールは、上記データ入
力セクションの動作を制御するローカル・マイクロコン
トローラを有することを特徴とする請求項１のデジタル
・ストレージ・オシロスコープ。 - 【請求項６】 デジタル・ストレージ・オシロスコープ
用のメモリ・モジュールであって、 デジタル・データ・ワードの入力ストリームを受け、ア
ドレス・ワードのシーケンスを発生するデータ入力セク
ションと、 該データ入力セクションが発生した上記アドレス・ワー
ドを用いてアドレス指定され、上記データ・ワードを蓄
積する取り込みメモリと、 個別の入力トリガを受け、この個別の入力トリガを上記
データ入力セクションに供給して、取り込みを終了させ
るトリガ入力セクションと、 上記取り込みメモリが一杯になったときに、個別の出力
トリガを発生するトリガ出力セクションとを具えたデジ
タル・ストレージ・オシロスコープ用のメモリ・モジュ
ール。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20580000P | 2000-05-17 | 2000-05-17 | |
| US09/634,924 | 2000-08-08 | ||
| US60/205,800 | 2000-08-08 | ||
| US09/634,924 US6459256B1 (en) | 2000-05-17 | 2000-08-08 | Digital storage oscilloscope |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002022772A true JP2002022772A (ja) | 2002-01-23 |
| JP4021160B2 JP4021160B2 (ja) | 2007-12-12 |
Family
ID=22763688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001136315A Expired - Fee Related JP4021160B2 (ja) | 2000-05-17 | 2001-05-07 | デジタル・ストレージ・オシロスコープ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6459256B1 (ja) |
| EP (1) | EP1156339B1 (ja) |
| JP (1) | JP4021160B2 (ja) |
| DE (1) | DE60108551T2 (ja) |
Cited By (2)
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|---|---|---|---|---|
| JP2003344454A (ja) * | 2002-05-24 | 2003-12-03 | Tektronix Japan Ltd | デジタル・ストレージ・オシロスコープ及びその取込み装置 |
| JP2009531877A (ja) * | 2006-03-24 | 2009-09-03 | テクトロニクス・インコーポレイテッド | 改良デジタル・トリガ回路 |
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|---|---|---|---|---|
| US6658363B2 (en) | 2001-01-18 | 2003-12-02 | Hewlett-Packard Development Company, L.P. | Digital data pattern detection methods and arrangements |
| US6691050B2 (en) * | 2001-03-14 | 2004-02-10 | Agilent Technologies, Inc. | Data acquisition instrument architecture with flexible data acquisition, processing and display |
| US6807496B2 (en) | 2002-05-02 | 2004-10-19 | Tektronix, Inc. | Acquisition system for a long record length digital storage oscilloscope |
| US20040236527A1 (en) * | 2003-05-21 | 2004-11-25 | Felps Jimmie Doyle | Method and apparatus for synchronous viewing of asynchronous waveforms |
| JP4385838B2 (ja) * | 2004-04-16 | 2009-12-16 | 横河電機株式会社 | 波形測定装置 |
| US7206722B2 (en) * | 2005-04-01 | 2007-04-17 | Tektronix, Inc. | Oscilloscope having an enhancement filter |
| US8325188B1 (en) * | 2005-07-21 | 2012-12-04 | Cadence Design Systems, Inc. | Method and system for implementing a waveform viewer |
| CN101261300B (zh) * | 2008-04-18 | 2010-06-23 | 电子科技大学 | 一种测量数字存储示波器存储深度的方法 |
| US8737573B2 (en) | 2011-05-09 | 2014-05-27 | Intelligent Decisions, Inc. | Systems, methods, and devices for testing communication lines |
| CN103034585B (zh) * | 2011-09-28 | 2017-09-05 | 泰克科技（中国）有限公司 | 数字存储示波器的采集内存分配 |
| US10680588B2 (en) * | 2016-01-13 | 2020-06-09 | Tektronix, Inc. | Event activity trigger |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161221A (en) * | 1988-12-12 | 1992-11-03 | Eastman Kodak Company | Multi-memory bank system for receiving continuous serial data stream and monitoring same to control bank switching without interrupting continuous data flow rate |
| JP3311889B2 (ja) * | 1995-02-10 | 2002-08-05 | 株式会社日立国際電気 | サンプリング信号発生回路 |
| US5877621A (en) * | 1996-04-30 | 1999-03-02 | Hewlett-Packard Company | Digital oscilloscope with pan and zoom produced from time stamped data records indexed by trigger offset |
| US5978742A (en) * | 1997-04-04 | 1999-11-02 | Tektronix, Inc. | Method and apparatus for digital sampling of electrical waveforms |
| WO1999060494A1 (fr) * | 1998-05-18 | 1999-11-25 | Acqiris | Systeme d'acquisition de donnees comprenant un circuit de conversion d'un signal d'entree analogique haute frequence en une pluralite de signaux numeriques |
-
2000
- 2000-08-08 US US09/634,924 patent/US6459256B1/en not_active Expired - Lifetime
-
2001
- 2001-05-07 JP JP2001136315A patent/JP4021160B2/ja not_active Expired - Fee Related
- 2001-05-11 EP EP01304229A patent/EP1156339B1/en not_active Expired - Lifetime
- 2001-05-11 DE DE60108551T patent/DE60108551T2/de not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2003344454A (ja) * | 2002-05-24 | 2003-12-03 | Tektronix Japan Ltd | デジタル・ストレージ・オシロスコープ及びその取込み装置 |
| JP4532848B2 (ja) * | 2002-05-24 | 2010-08-25 | テクトロニクス・インコーポレイテッド | デジタル・ストレージ・オシロスコープ用取込み装置 |
| JP2009531877A (ja) * | 2006-03-24 | 2009-09-03 | テクトロニクス・インコーポレイテッド | 改良デジタル・トリガ回路 |
| JP4723030B2 (ja) * | 2006-03-24 | 2011-07-13 | テクトロニクス・インコーポレイテッド | 改良デジタル・トリガ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1156339B1 (en) | 2005-01-26 |
| EP1156339A3 (en) | 2003-07-23 |
| US6459256B1 (en) | 2002-10-01 |
| JP4021160B2 (ja) | 2007-12-12 |
| DE60108551T2 (de) | 2006-02-23 |
| DE60108551D1 (de) | 2005-03-03 |
| EP1156339A2 (en) | 2001-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070528 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070531 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070625 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070628 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070726 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070822 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070918 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4021160 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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