JP4723030B2

JP4723030B2 - 改良デジタル・トリガ回路

Info

Publication number: JP4723030B2
Application number: JP2009501762A
Authority: JP
Inventors: サリバン・スティーブン; ベイス・クリスティ; ビール・テランス
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2006-03-24
Filing date: 2007-03-26
Publication date: 2011-07-13
Anticipated expiration: 2027-03-26
Also published as: US20070222430A1; WO2007112360A2; WO2007112360A3; US7352167B2; EP1837664A3; EP1837664A2; CN101086510A; JP2009531877A

Description

発明の背景

本発明は、電気信号の分析用のデータ取込みに関し、特に、分析及び表示のために入力信号からデータ・サンプルを捕捉する改良されたデジタル・トリガ回路に関する。

分析のために電気信号を受ける従来の試験測定機器は、ある形式のトリガ回路を用いており、アナログ機器の場合には表示掃引を開始させ、デジタル機器の場合には分析及び表示のために電気信号からのデジタル化したデータ・サンプルの特定量の取込みを開始させている。１つの特定例は、デジタル・オシロスコープであり、電気信号を継続的に受信しデジタル化しているが、トリガ事象を囲むように存在するデジタル化データ・サンプルを取り込むのみである。従来は、デジタル化の前に電気信号から、即ち、アナログ電気信号からトリガ事象を得ていた。トリガ条件は、簡単でも、非常に複雑でもよい。デジタル機器においては、電気信号をデジタル化し、再循環形式で取込みメモリに蓄積している。トリガ事象が生じると、電気信号の所定数のサンプルがトリガ事象後に取込みメモリに蓄積されて、取込みが停止する。そして、トリガ事象の前後の取込みメモリの内容が分析され、表示される。

「デジタル・トリガ」という名称の米国特許第４８８８５８８号は、サンプル・クロック位相の特定の割合で時間的に分割された各サンプル・クロック・サイクルに多数のデータ・サンプルを提供するためにインターリーブ形式で使用される多数のアナログ・デジタル変換器を有するデジタル化機器のデジタル・トリガを記載している。デジタル・トリガは、各アナログ・デジタル変換器からの出力信号をトリガしきい値レベルと比較するデジタル比較器を含んでおり、これら比較器の出力をデコード・ロジック回路に入力する。このデコード・ロジック回路は、トリガ点が生じたクロック位相を指示するデジタル・トリガを発生する。しかし、かかるトリガ回路は、複数のあるトリガ事象の間を区別することができない。すなわち、単一のしきい値レベルを用いることは、立ち上がりエッジ・トリガと「ラント」トリガとを区別できない。なお、「ラント」トリガでは、信号がしきい値未満となり、このしきい値と再交差する。また、トリガ位置の精度は、トリガ事象が生じたクロック位相に制限される。

「ロジック信号抽出」という名称の米国特許第５４４６６５０号は、デジタル・ストレージ・オシロスコープにロジック信号表示を行う技術を示している。入力デジタル・ロジック信号をサンプルして、多ビット・デジタル・サンプルを発生する。補間技術を用いて多ビット・デジタル・サンプルを処理して、入力ロジック信号が仮想ロジック・レベルしきい値又は１対のしきい値と交差した時、及びロジック信号が１つのロジック状態又は他のロジック状態になった時を確かめる。次に、その結果のトランジション時間及びロジック状態を基本として用いて、種々のデジタル表示を行うが、これには、ロジック・アナライザと同様にロジック・タイミング図、ロジック状態の表の表示、カーソルのリードアウトが含まれるが、強化された分解能によるものである。しかし、この技術は、正確な位置を決めるトリガ信号を発生するためには利用できない。

正確なトリガの位置決めができると共に、異なる形式のトリガ事象の間を区別できる改良されたデジタル・トリガ回路が望まれている。

発明の概要

したがって、本発明の実施例は、改良されたデジタル・トリガ機能を提供する。

本発明の目的、利点及び他の新規な特徴は、特許請求の範囲及び添付図に共に以下の詳細な説明から明らかである。

発明の詳細な説明

図１を参照する。入力信号は、アナログ・デジタル変換器(ＡＤＣ)１２に入力され、サンプル・クロックＣ_Sで決まるレートでデジタル化される。その結果のデジタル・サンプルは、デマルチプレクサ１４により、複数の並列レジスタ１６への経路が定まり、サンプルｎが第１レジスタ１６₀に入力し、サンプルｎ＋１が第２レジスタ１６₁に入力し、サンプルｎ＋ＮがＮ番目のレジスタ１６_Nに順次入力する。並列のＡＤＣ１２の場合、各個別のＡＤＣがレジスタ１６の個別の１個に接続される。レジスタ１６は、トリガ・システム・クロックＣ_TSにより並列に読み出され、次のＮ＋１個のサンプルであるサンプルｎ＋Ｎ＋１〜ｎ＋２Ｎがレジスタにロードされ、トリガ・システム・クロックの次のサイクルで読み出される。トリガ・システム・クロックは、Ｃ_TS＝Ｃ_S／（Ｎ＋１）によりサンプル・クロックに関係する。レジスタの出力は、高デジタル比較器１８及び低デジタル比較器２０に入力し、高レジスタ２２及び低レジスタ２４に夫々蓄積された高しきい値レベル及び低しきい値レベルと比較される。これらの結果のトリガ信号出力Ａ_H(n)〜Ａ_H(n+N)及びＡ_L(n)〜Ａ_L(n+N)は、並列にデジタル・トリガ・ロジック回路２６に入力し、処理されて、識別したトリガ事象に応答してトリガが発生する。

図１は、ＡＤＣ１２の出力をデマルチプレクサ１４により複数の並列データ・ストリームに変換することを示すが、複数のＡＤＣをサンプル・クロックＣ_Sの異なる位相でクロックすることにより、上述の米国特許第４８８８５８８号のように多数のデータ・ストリームを処理してもよい。よって、各データ・ストリームは、個別のＡＤＣから出力される。この場合、サンプル・クロック及びトリガ・クロックは同じクロックでもよい。重要な点は、各トリガ・クロック・サイクルの間に入力信号の多数のサンプルが存在することである。

デジタル・トリガ・ロジック回路２６は、所望形式のトリガ事象に応じて比較器の出力を処理する複数の回路を含んでいる。エッジ・トリガ事象を判断する回路を図２に示す。入力信号が最初に低トリガしきい値の上を通過し、次に高トリガしきい値を超え続けるときに立ち上がりエッジ・トリガ事象を認識する。高トリガしきい値及び低トリガしきい値を用いることにより、ヒステリシスをエッジ・トリガ事象の検出に追加できる。信号が高トリガしきい値の上から開始し、この高トリガしきい値の下に下がり、高トリガしきい値の上に戻る時に、ヒステリシスは、立ち上がりエッジ・トリガ事象が認識されないようにする。かかる事象は「ラント」と呼ばれ、ラント・トリガ・ロジック回路により検出される。ヒステリシスがないと、単一のトリガ・レベルを用いた場合に、１つのサンプルがトリガ・レベルの下で、次のサンプルがトリガ・レベルの上の時に、立ち上がりエッジ・トリガ事象が検出される。ヒステリシスがあると、２個の隣接した比較器を単に見るだけでは、立ち上がりエッジ・トリガ事象を見つけることができない。一方の比較器が低を検出し、次の比較器が高を検出した時、立ち上がりエッジ・トリガ事象の適切な条件が存在したかもしれないし、存在しなかったかもしれない。時間と伴に逆方向に追跡して、立ち上がりエッジ・トリガ事象が生じる場合、トリガ信号が低レベルから上昇するかに気付く必要があり、また、立ち上がりエッジ・トリガ事象が生じない場合、トリガ信号が高レベルから下降した後に再度高レベルに進むかに気付く必要がある。

図２のエッジ・トリガ回路は、時間と伴に逆追跡するより、トリガ信号のロジック状態の追跡を維持する。トリガ信号が高トリガしきい値の上の時にロジック状態（ＬＳ）が高であり、トリガ信号が低トリガしきい値の下の時にロジック状態が低である。トリガ信号が２つのトリガしきい値の間の時、ロジック状態は変化なしに留まる。ロジック状態信号及び高レベル比較器の出力Ａ_Hを用いて、立ち上がりエッジ・トリガ状態を認識できる。高レベル比較器が真で、ロジック状態が低の時、立ち上がりエッジ・トリガ事象が示される。図２の実例は、単に簡略化するために、４つの並列経路に限定されている。

ＬＳで示す真は、ロジック状態信号である。ＥＴで示す信号は、立ち上がりエッジ・トリガ事象の条件が会った時に、高である。並列トリガ信号ＬＳ（ｎ＋３）の最終サンプルからのロジック状態信号が、レジスタ２８にロードされ、次のトリガ・システム・クロックで並列データの第１サンプルの入力として用いられる。各経路において、ナンド・ゲート３０、アンド・ゲート３２及びオア・ゲート３４が存在する。前のサンプルのＬＳが低で、高比較器出力Ａ_Hが高の時に、アンド・ゲート３０からのＥＴ出力が高になる。高レベル比較器からの出力が高であるか、又は、前のＬＳ及び低レベル比較器からの出力Ａ_Lが高の時に、オア・ゲート３４からのＬＳが高である。この回路は論理的に正しいが、総てのトリガ・システム・クロックにてＬＳ信号が８個のゲートを伝搬しなければならないので、非常な高速ではない。さらに、並列経路の数が増えることは、回路の速度を改善しない。並列経路の増加した数により、ＬＳ信号の伝搬する時間が長くなるが、信号が伝搬すべきより多くのゲートが存在する。また、パイプライン段を追加することは、回路を高速にしない。ＬＳ信号は、１つのトリガ・システム・クロック内で、総ての並列比較器回路を伝搬しなければならない。

いくつかの段の出力を並列に試験し最終段のロジック状態を迅速に計算する技術は周知であり、これを用いて、２進加算器の「キャリー」を伝搬する。この高速伝搬ロジック回路により、ロジック状態信号を短時間に計算できる。以下の等式の各項における文字の数を減らすために、ＬＳ（ｎ）をＬＳ０で表し、ＬＳ（ｎ＋１）をＬＳ１で表したりする。ＬＳ０の等式は、次のようになる。
LS0=AH0|(AL0 & LS(n-1))
先取りロジックを用いると、ＬＳ１を計算する時に、上述の等式の右辺をＬＳ０の代わりに用いてもよい。その結果が次の等式になる。
LS1=AH1|(AL1 & AH0)|(AL1 & AL0 & LS(n-1))
LS2=AH2|(AL2 & AH1)|(AL2 & AL1 & AH0)|(AL2 & AL1 & AL0(LS(n-1))
同じ方法で、ＬＳ３用の等式も求める。図３は、丁度２つのゲート遅延を用いた４段にＬＳ信号を伝搬させるために、簡単な「先取り」ロジック回路を用いたエッジ・トリガ・ロジック回路を示す。

ＬＳ２用の等式を２つの部分に分解してもよく、「発生」部分（最初の３つの項）により、ＬＳ項からの入力がなく出力が項になり、「伝搬」部分（最後の項）は、次の等式に示すようにＬＳ項を含んでいる。
G(2,0)=AH2|(AL2 & AH1)|(A2 & AL1 & AH0)
P(2,0)=AL2 & AL1 & AL0
LS2=G(2,0)|(P(2,0) & LS(n-1))
図３の例示回路には、ＡＤＣ１２からの４つの並列経路が存在する。１２個の並列経路を有するロジック回路では、Ｐ及びＧの等式は、次のようになる。
G(5,3)=AH5|(AL5 & AH4)|(AL5 & AL4 & AH3)
P(5,3)=AL5 & AL4 & AL3
LS5=G(5,3)|(P(5,3) & LS2)
G(8,6)=AH8|(AL8 & AH7)|(AL8 & AL7 & AH6)
P(8,6)=AL8 & AL7 & AL6
LS8=G(8,6)|(P(8,6) & LS5)
G(11,9)=AH11|(AL11 & AH10)|(AL11 & AL10 & AH9)
P(11,9)=AL11 & AL10 & AL9
LS11=G(11,9)|(P(11,9) & LS8)
これら等式を組合せて、ＬＳ１１の迅速な計算ができる。
LS11=G(11,9)|(P(11,9) & G(8,6))|(P(11,9) & P(8,6) & G(5,3))|(P11,9) & P(8,6) & P(5,3) & G(2,0))|(P(11,9) & P(8,6) & P(5,3) &P(2,0) & LS(n-1))
ロジック状態信号の伝搬を最適化した後に、信号が総ての並列経路を充分な高速で依然として伝搬しないならば、並列経路の数を増やしてもよい。

１個のパイプライン段内のロジック状態信号を計算すると、比較器の出力及びロジック状態は、記録され、次のパイプライン段への入力となる。この段にて、トリガが検出される。４個の並列経路があると、４組のロジック回路があり、１組が各経路用となる。次の等式は、いくつかの異なるトリガ・モードの経路（ｎ）用のトリガを検出するのに用いるロジックを示す。
立ち上がりエッジ：AH(n) & 〜LS(n-1)
立ち下がりエッジ：〜AH(n) & LS(n-1)
任意のエッジ：(AH(n) & 〜LS(n-1))|(〜AL(n) & LS(n-1))
高ラント：AH(n) & 〜AH(n-1) & LS(n-1)
低ラント：〜AH(n) & 〜AH(n-1) & LS(n-1)
任意のラント：(AH(n) & 〜AH(n-1) & LS(n-1))|(〜AL(n) & AL(n-1) & 〜LS(n-1))
AH(n)、AH(n-1)、AL(n)、AL(n-1)及びLS(n-1)の任意のブール関数を見つけるロジックを用いて、これらトリガ・モードの総てと、いくつかの追加的なトリガ・モードを実行してもよい。

デジタル・トリガ・ロジック回路２６において、並列に動作する多くのトリガ検出回路が存在するが、典型的には、任意のトリガ・システム・クロックにて、たった１個の回路でトリガ事象を検出する。しかし、トリガ事象が充分な高周波数で生じると、多数の回路にてトリガ事象を検出できる。よって、トリガ事象の検出の後に、優先度エンコーダを挿入してもよいので、任意のトリガ・システム・クロック・サイクル期間中にわずか１つのトリガ事象を認識する。

トリガ事象が認識されると、取り込まれるデータ・サンプルに関連したトリガ位置及びトリガ時間が望まれる。トリガ時間を見つけるには、一般的には３つの部分がある。第１部分は、トリガ事象が検出されるトリガ・システム・クロックである。多くのデジタル機器において、トリガ事象が検出された時に、ポスト・トリガ・カウンタが開始する。このカウンタは、トリガ・システム・クロックで動作してもよい。トリガ事象を検出した後に、所定数のトリガ・システム・クロックで、カウンタは取込みデータの処理を停止する。これにより、精度が１トリガ・システム・クロックでトリガ事象を認識する取込みデータの配置が可能となる。

トリガ時間を見つける第２部分は、どの並列回路がトリガ事象を検出したかに注意することである。この情報により、取込みデータ内のトリガ時間を１サンプル内で決定できる。トリガ時間を見つける最後の部分は、デジタル化トリガ信号の部分を蓄積することである。トリガ事象の直前及び直後のサンプルは、メモリ内に蓄積される。蓄積するサンプルの数は、所望精度及びオーバーサンプリングの量で決まる。サンプル・レートがデジタル取込み回路の帯域幅よりも非常に高ければ、トリガ信号がトリガしきい値を通過した時点の１つ前及び１つ後のサンプルを用いて、トリガ時間を線形補間により見つけてもよい。通常、サンプル・レートは、機器帯域幅よりも５倍から１０倍もある。サンプル・レートが帯域幅の５倍ほどに低くなると、トリガ点の前後の多くのサンプルが試験されて、正確なトリガ時間を見つけることができる。

トリガ・データが異なるメモリに取り込まれると、取込みメモリ内を探して、正確なトリガ点を見つけることができる。しかし、トリガ・データが取込みメモリに蓄積されていないときにも、時間が存在する。例えば、トリガ・データが外部トリガ・ポートから来るかもしれないし、取込みメモリに蓄積されるデータがピーク検出により変換されるかもしれないし、取込みメモリを検索するには不便かもしれない。これらの場合、高分解能トリガ時間を見つけるのが望まれるとき、使用する小容量メモリにトリガ・データを蓄積してもよい。

デジタル化トリガ・データを用いて、トリガ・データがトリガしきい値を交差する時を見つける多数の方法がある。１つの方法は、対応する信号波形を補間するのに用いたのと同じアルゴリズムを用いて、サンプルされたトリガ信号を補間する。この場合、１００の係数によりトリガ信号を補間すると、トリガしきい値を超える補間済みサンプルを見つけることにより、サンプル・インターバルの１パーセント内まででトリガ時間を見つけることができる。トリガ時間を見つける他の方法は、標準補間技術を用いて、４の如く小さな係数によりサンプルの数を増やすことである。そして、トリガしきい値を超える２個のサンプルを見つけ、線形補間を用いて、トリガ信号がトリガしきい値と交差した時間を見つける。さらに他の方法は、データ・サンプルを等式に当てはめ、その等式を解いて、トリガ・データがトリガしきい値を通過する時間を見つける。使用する方法論は、その解答及び必要とする精度、測定を行うべき速度、回路又はソフトウェア・アルゴリズムの複雑さにより決まる。

上述の方法の各々において、メモリに蓄積されたデータに対して補間を実行する。よって、補間を実行する期間中、トリガ回路が停止し、その結果、不感時間、即ち、データ取込みが停止する時間が生じ、かかる時間中に生じるトリガ事象が検出されない。総てのトリガ事象を検出するために、ハードウェアを用いて実時間で補間を実行してもよい。実時間トリガ補間を２段階で実行してもよく、この２段階は、フィルタ（ろ波）でサブ・サンプル点を生成し、その後、線形補間を行う。図４に示すように、サンプルＡ及びサンプルＢの間のある時点で、入力信号がトリガ・レベルを交差した。サブ・サンプル精度で補間を交差に対して行う。第１補間段は、適切なフィルタを用いて、サンプルＡ及びサンプルＢの間にサンプル点を生成する。例えば、４個のサンプルであるＳ０、Ｓ１、Ｓ２、Ｓ３が存在し、しきい値と中間で（Ｓ１（Ａ）及びＳ２（Ｂ）の間で）交差すると、補間されたサンプル点Ｓ１．５（Ｃ）は、次の計算で求まる。
S1.5=-1/16*S0+9/16*S1+9/16*S2-1/16*S3
即ち、
S1.5=(-1*S0+9*S1+9*S2-1*S3)/16
簡単に言えば、これは、総てを１６で分割することを判った上での（−１、９、９、−１）フィルタとなり、低周波数での利得が１である。生成されたサンプル点は、中間点Ｃにより示される。この点がトリガしきい値に対して試験され、交差がサンプル・ウィンドウの初めの半分内又は次の半分内で生じたかを調べる。補間がブロックの最初の半分か次の半分であるかにより、補間結果の最上位ビットが決まる。補間の第２段階は、生成したサンプルＣ及びトリガ・レベルの間での線形補間であり、上位桁ではない補間結果を生成する。この結果、先ず、２分の１サンプルの分解能で時間を求め、次に、４分の１サンプルの分解能となり、所望に応じて使いの段階となる。システムのサンプル・レートが非常に高いときのように、多数のサンプルがトリガ・システム・クロック毎に並列処理されると、サブ・サンプル補間の多数の場合がある。図５は、上述の如きしきい値交差検出器又は実時間サブ・サンプル補間器の１段を示す。

交差検出器は、多くの同じパイプライン化された段を有し、これらの１つのブロック図を図５に示す。しきい値を跨ぐ２個のサンプルＳ（Ｎ＋１）、Ｓ（ｎ）は、補間器４０に入力し、これらサンプルの間の時間間隔の中心における電圧の概算を求める。Ｓ（ｎ）は、しきい値の下か又は等しく、Ｓ（ｎ＋１）は、しきい値の上である。多数のパイプにて、交差検出器の入力と交差するしきい値を有するパイプから、これら２つのサンプルがマルチプレクス（選択）される。Ｓ（ｎ）及びＳ（ｎ＋１）をマルチプレクスする他に、Ｓ（ｎ）用のパイプ番号を交差検出器の「時間」入力に伝送し、交差時間の最上位ビットとなる。補間値を比較器３２のしきい値と比較して、交差が時間間隔の最初の半分又は次の半分にて生じたかを評価する。これは、交差時間、即ち、トリガ時間の最下位ビットとなり、「時間」として次段に渡される。また、比較器４２からの出力が選択信号として１対のマルチプレクサ４４、４６に供給される。これらマルチプレクサには、サンプル入力及び補間された値の一方が夫々入力して、補間値がＳ（ｎ＋１）又はＳ（ｎ）のいずれかに交換される。また、次の段は、しきい値を跨ぐ２つのサンプルを受けるが、この段に入力するサンプルとして２倍の実効サンプル・レートとなる。

最も簡単な補間器４０は、２つのサンプル入力を平均化し、その結果の（Ｓ（ｎ＋１）＋Ｓ（ｎ））／２を発生する。補間器４０の品質を高めて、交差検出器の精度を改善できる。ここでは、第１段の後、実効サンプル・レートが２倍となり、適切に正確になるように線形補間が開始するので、最高の改善が第１段で生じる。第１段を改善するために、次の補間式を用いることができる。
結果=(9*(S(n)+S(n+1))-(S(n-1)+S(n+2)))/16
この式は、第１段の入力に４つの入力サンプルを必要とする。９及び１６の値を選択するが、これら値が良好な補間結果を導き、加算及びシフトによる実現を容易にする。システム・クロック・レートが早くて４点の補間を１クロック・サイクル内に実行できなければ、追加のパイプライン段を第１しきい値交差段に追加してもよい。

ある条件に合致したときのみ、時には、トリガをかけることが適格となるか許可される。一例は、ロジック・プローブのいくつかの信号が特定状態になったとき、エッジ・トリガが許可される。他の例は、異なる信号チャネルのある数のクロックが生じた後に、エッジ・トリガが許可される。適格条件の結果、トリガが許可された時にロジック信号が真である。トリガ信号がサンプルされたのと同じ時点で、適格ロジック条件がサンプルされる。例えば、トリガ信号をサンプルして並列に動作する４個のＡＤＣ１２が存在すると、４個のフリップ・フロップを用いて適格条件をサンプルするが、ＡＤＣの１個と同じ時点に各フリップ・フロップがクロックされる。この方法において、１ビットの適格信号がトリガ・ロジック回路に並列に、且つデジタル化トリガ信号と同期して到達する。的確な立ち上がりエッジ・トリガに対して、適格信号Ｑ（ｎ）をトリガ検出条件に追加する。
適格立ち上がりエッジ：AH(n) & -LS(n-1) & Q(n)
簡単なエッジ・トリガのように、デジタル化トリガ信号を用いて、トリガ時間を見つける。

エッジ・トリガを用いながらヒステリシスの量を増やすことは、トリガ信号にてノイズ除去を実行する。上側トリガ・レベル及び下側トリガ・レベルの間の差を増やすことにより、ヒステリシス量を増やす。

高周波除去モード用のデジタル回路を図６Ａ及び図６Ｂに示す。アナログ・トリガ・システムにおいて、高周波除去トリガは、アナログ・ロウパス・フィルタを用いて、高周波成分を除去する。このフィルタをしばしば設定して、１００ＫＨｚ未満の周波数を通過させる。デジタル化トリガ信号をデジタル・ロウパス・フィルタに渡して、デジタル高周波除去トリガ回路を作る。上述したエッジ・トリガ回路と類似のエッジ・トリガ回路にフィルタの出力を渡すが、これは、単一のデータ・ストリームを受けるので、簡単である。適切なロウパス・フィルタを設計するには、多くの方法がある。適度に経済的なフィルタを以下に説明する。２Ｇサンプル／秒のサンプル・レートの２００ＭＨｚオシロスコープ用にフィルタを設計する。この例において、１６ｎ秒のトリガ・システム・クロック毎に、３２個のデジタル化トリガ信号サンプルを並列にデジタル・トリガに渡す。

フィルタを設計する第１ステーションは、デシメーションを考慮する。この例において、フィルタの第１段は、４によるデシメーションである。これにより、５００ＭＨｚ及び１ＧＨｚ付近の信号がＤＣ近傍の周波数レンジにエリアスを起こす。フロント・エンド増幅器の帯域幅が２００ＭＨｚで、５００ＭＨｚ又は１ＧＨｚ近傍に目立った信号がないので、このエリアスを許容できる。

フィルタの次段は、８項移動平均フィルタであり、８のデシメーションが続く。８個の隣接したサンプルを互いに加算して、このフィルタを形成する。元のサンプルをＳ０、Ｓ１、・・・、Ｓ３１で示すと、和Ｓ０＋Ｓ４＋Ｓ８＋Ｓ１２＋Ｓ１６＋Ｓ２０＋Ｓ２４＋Ｓ２８を見つけて、このフィルタを作成する。この和は、１６ｎ秒の１トリガ・クロック・サイクルにて計算する。１６ｎ秒ごとに、トリガ・システム・クロック・レートにて、この和をレジスタにクロックして、によるデシメーションを実現する。

このフィルタの効果は、高周波成分のいくつかを減少させることである。このフィルタは、６２．５ＭＨｚ、１２５ＭＨｚ、１８７ＭＨｚ及び２５０ＭＨｚ付近のほぼ総ての周波数成分を低減させるノッチである。デシメーションにより、これら同じ周波数が直流にエリアスする。これまでのところ、直流から１００ＫＨｚの周波数レンジにエリアスした周波数は、フロント・エンド・フィルタのために目立った信号でないか、デジタル・フィルタのノッチにより除去される。

デシメーションは、１６ｎ秒ごとにクロックされる単一の経路に３２個の並列経路を減らす。残りのフィルタ段は、高品質であるが、データ・レートが大きくなく、単一のデータ経路が単に存在するだけなので、非常に簡単に組み立てられる。これら段は、直列に配置された２個の同じフィルタでもよい。各フィルタは、レジスタを含んでいる。各トリガ・システム・クロックにて、レジスタの値は、入力の１／１２８だけ増分され、レジスタ内の元の値の１／１２８だけ減分される。多くの方法において、これは、性能において、接地への一連の抵抗器及びコンデンサから作られたアナログ・フィルタに類似している。これら２個のフィルタを直列にすると、帯域幅は約１００ＫＨｚである。必要に応じて、追加のパイプライン段を追加してもよい。このフィルタの各段は、分解能を増加させる。サンプル間隔未満のトリガ位置を見つけるときに、特別な分解能を用いてもよい。適切な出力ビットを用いたとき、このフィルタの利得は、直流で１である。

パルス幅トリガ・モードにおいて、パルス幅が限界未満の時、限界より長い時、限界内の時、又は限界内でない時、トリガを発生する。パルス幅トリガを行うときのキーは、多くのサンプルが並列に到着した時に、総てのパルスの幅を迅速に測定する回路を作ることである。例えば、正パルスでトリガする時、ロジック状態信号が高の期間中を測定する。図２及び図３のエッジ・トリガ・ロジック回路にて、ロジック状態信号を並列に発生する。例えば、トリガ信号の４個のサンプルが並列に到着すると、各トリガ・クロック・サイクルで発生する４個のロジック状態信号が存在する。パルス幅トリガ・ロジック回路は、いくつかの以前のロジック状態信号及び現在のロジック状態信号を維持するので、最終の８個のロジック状態信号が利用可能である。データが４個のサンプルを同時に到達させると、パルスが開始するのに可能な４個の場所が存在し、パルスが停止するのに可能な４個の場所が存在する。パルスの終了が見つかると、パルスの幅を測定する。よって、総ての可能なパルスの幅を測定するために、４個の同じ回路を用いる。各回路は、４個の連続的なロジック状態信号を調べ、これら信号の最後に終了するパルスの幅を測定する。図７に示すように、４個の同じ回路を配置して、各々が４つのロジック状態信号の異なるグループを試験する。

トリガ・システム・クロック毎に、エッジ・トリガ・ロジック回路からのロジック状態信号をパルス幅トリガ回路にクロックする。この回路がクロックされた後に、これら信号の最も古いものはＬＳ０であり、最も新たらしいものはＬＳ７である。信号ＬＳ０〜ＬＳ４を下側のパルス・カウンタに渡し、ＬＳ１で終了するパルスの幅を測定する。下側から上側の他のパルス・カウンタは、ＬＳ２、ＬＳ３及びＬＳ４で終わるパルスの幅を夫々測定する。この構成における総てのパルスは、これらの点の１つで終わらなければならない。必要に応じて、パイプライン段をこの回路に追加して、回路が充分高速に動作できるようにする。下側のパルス・カウンタの動作を次の表に示す。

各パルス・カウンタは、パルス幅レジスタを含んでおり、パルスの開始に合致したパターンが見つかった時に、このレジスタが特定値に設定される。これらは、表の最初の４項目に示されている。見つかったパターンがパターンの連続（表の第５項目）の時、パルス幅レジスタが４だけ増分される。表の最後の２行は、トリガを認識することを導ける条件である。パルスの最後が見つかった時、パルス幅レジスタは所定限界と比較されて、トリガを発生すべきか否かを調べる。パルスが持続する時、現在のパルス幅が最大パルス長と比較されて、可能ならば、パルス幅が所定最大長よりも大きくなると直ちにトリガを発生する。

一般的なパルス幅トリガには２つの所定パルス幅限界があるので、パルスの終わりが見つかり、次の条件の１つに合致すると、トリガが発生できる。
・パルス幅が限界１よりも小さい。
・パルス幅が限界２よりも大きい。
・パルス幅が限界１よりも小さいか、又は限界２よりも大きい。
・パルス幅が限界１よりも大きく且つ限界２よりも小さい。
これらの場合の各々において、パルスの終わりでトリガが発生する。図７に示す優先エンコーダは、１個より多いパルス・カウンタが同じトリガ・システム・クロック・サイクル内でトリガを検出する場合を解明する。また、優先エンコーダは、どのパルス・カウンタ・トリガが認識されているかを示す２進の値を発生する。正確なトリガ位置は、上述のように配置できる。トリガ位置を決定するためにデジタル化トリガ信号を蓄積する時に、パルス幅トリガにおいて余分なパイプライン段を考慮する必要がある。パルスの終わりが見つからない時、パルス幅トリガを発生することもできるが、パルス幅は限界２よりも大きい。この場合、最も近いデータ・サンプルにてトリガ位置が見つかる。ロジック状態信号がパルス幅トリガ入力に到達する前に、これらロジック状態信号を反転して、負パルス幅トリガを達成する。

トリガ信号が所定時間よりも長く高トリガ・レベル及び低トリガ・レベルの間に留まる時に、低速トランジションが検出される。トランジション状態をパルス幅トリガ・ロジック回路に渡し、この状態が所定時間よりも長く存在する時にトリガすることにより、低速トランジションが検出される。低速トランジション状態は、以下の内の任意のものでもよい。

これらの状態を計算し、これら状態をパルス幅トリガの入力にマルチプレクスするロジックは、一般的である。この回路の主な用途は、低速トランジションでのトリガであるが、この回路は、高速トランジション、及び時間制限内のトランジションでのトリガもできる。

よって、本発明が提供する改良されたデジタル・トリガは、しきい値に達する前にトリガ・サンプル信号を用いて正確なトリガ位置を決め、ヒステリシスを用いて正確なトリガ事象を確認し、高／低周波数除去トリガを行う。

図１は、本発明による改良されたデジタル・トリガ回路のブロック図である。図２は、本発明による改良されたデジタル・トリガ回路用のエッジ・トリガ・ロジック回路のブロック図である。図３は、本発明による改良されたデジタル・トリガ回路用の別のエッジ・トリガ・ロジック回路のブロック図である。図４は、本発明による改良されたデジタル・トリガ回路用の実時間補間技術を示すグラフである。図５は、本発明によりサブ・サンプル精度でトリガ位置を決定する改良デジタル・トリガ回路用の交差検出器段のブロック図である。図６Ａは、本発明による改良されたデジタル・トリガ回路用のデジタル・ロウパス・フィルタのブロック図である。図６Ｂは、本発明による改良されたデジタル・トリガ回路用のデジタル・ロウパス・フィルタのブロック図である。図７は、本発明による改良されたデジタル・トリガ回路用のパルス幅トリガ・ロジック回路のブロック図である。

Claims

各サンプル・クロック・サイクル期間中に入力電気信号からデジタル化された複数のデータ・サンプルを受ける形式の改良されたデジタル・トリガ回路であって、
上記複数のデータ・サンプルの各々を低しきい値及び高しきい値と比較して、高しきい値を超えた複数の信号及び低しきい値未満の複数の信号を発生する手段と、
上記高しきい値を超えた複数の信号及び低しきい値未満の複数の信号をロジック処理して、選択したトリガ事象を識別する手段とを具えることを特徴とする改良デジタル・トリガ回路。
上記複数のデータ・サンプルからの上記選択されたトリガ事象をサブサンプルの精度で位置決めする手段を更に具えた請求項１の改良デジタル・トリガ回路。
上記複数のデータ・サンプルをフィルタ処理して、高周波数除去モード及び低周波除去モードを提供する請求項１の改良デジタル・トリガ回路。
上記ロジック処理する手段は、上記高しきい値を超えた信号及び上記低しきい値未満の信号を入力として、上記選択されたトリガ事象としての選択されたエッジ・トリガ信号及びロジック信号を発生するエッジ事象トリガ・ロジック回路を具えた請求項１の改良デジタル・トリガ回路。
上記ロジック処理する手段は、上記ロジック状態信号を入力として、上記選択されたトリガ事象として選択されたパルス幅トリガ事象を発生するパルス幅トリガ・ロジック回路を更に具えた請求項４の改良デジタル・トリガ回路。
上記ロジック処理する手段は、上記高しきい値を超えた信号及び上記低しきい値未満の信号を入力として、上記高しきい値及び上記低しきい値の間に上記複数のデジタル・サンプルが留まっている時間が特定の判定基準に一致するかを判断する時間トランジション・トリガ・ロジック回路を具えた請求項１の改良デジタル・トリガ回路。