JPS59186415A - スキユ−検出器 - Google Patents
スキユ−検出器Info
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- JPS59186415A JPS59186415A JP58062052A JP6205283A JPS59186415A JP S59186415 A JPS59186415 A JP S59186415A JP 58062052 A JP58062052 A JP 58062052A JP 6205283 A JP6205283 A JP 6205283A JP S59186415 A JPS59186415 A JP S59186415A
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- JP
- Japan
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- signal
- skew
- flip
- predetermined value
- logic
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は少なくとも３個の論理信号のスキュー（位相シ
フト）が所定値内にあるかどうかを検出するスキュー検
出器に関する。
フト）が所定値内にあるかどうかを検出するスキュー検
出器に関する。
従来技術
論理信号の高速処理では、論理信号装置内の信号伝搬遅
延時間及び信号路長が無視できないため、スキューが所
定値内にあるかどうかが重要な問題となる。論理回路に
おいて、並列入力論理信号の夫々の遅延時間が異なれば
、並列出力論理信号の位相も異なる（即ち、スキューが
発生する）。したがって、論理回路の正確な動作を保証
するには、スキュー値（時間）を所定値内に維持する必
要がある。例えば、ロジック（論理）・パターン発生器
の出力回路、或いはロジック・アナライザ（論理分析器
）の入力回路に所定値を超えるスキューがあれば、前者
の場合には正確な並列論理パターンを発生できないし、
後者の場合には正確な並列入力論理信号の測定が不可能
となる。
延時間及び信号路長が無視できないため、スキューが所
定値内にあるかどうかが重要な問題となる。論理回路に
おいて、並列入力論理信号の夫々の遅延時間が異なれば
、並列出力論理信号の位相も異なる（即ち、スキューが
発生する）。したがって、論理回路の正確な動作を保証
するには、スキュー値（時間）を所定値内に維持する必
要がある。例えば、ロジック（論理）・パターン発生器
の出力回路、或いはロジック・アナライザ（論理分析器
）の入力回路に所定値を超えるスキューがあれば、前者
の場合には正確な並列論理パターンを発生できないし、
後者の場合には正確な並列入力論理信号の測定が不可能
となる。
このため、スキュー値が所定値内かどうかを検出し、ス
キュー値を所定値内にすることが必要かある。
キュー値を所定値内にすることが必要かある。
ところで、従来のスキュー検出器では、複数の論理信号
の夫々を、逐次、基準論理信号と比較している。即ち、
先ず、第１の論理信号を基剤論理信号と比較し、スキュ
ー値が所定値内にあれば、更に第２論理信号と基準論理
信号とを比較し、順次複数の論理信号を基準論理信号と
比較する。このように、従来のスキュー検出器では、総
ての論理信号を基準論理信号と比較した後に、検査結果
を出力しているので、例えば、Ｎピッｉ・の論理信号か
ら成るデータの場合には、（Ｎ−１）回の比較が必要と
なる（但し、論理信号の１個を基準信号とする場合）。
の夫々を、逐次、基準論理信号と比較している。即ち、
先ず、第１の論理信号を基剤論理信号と比較し、スキュ
ー値が所定値内にあれば、更に第２論理信号と基準論理
信号とを比較し、順次複数の論理信号を基準論理信号と
比較する。このように、従来のスキュー検出器では、総
ての論理信号を基準論理信号と比較した後に、検査結果
を出力しているので、例えば、Ｎピッｉ・の論理信号か
ら成るデータの場合には、（Ｎ−１）回の比較が必要と
なる（但し、論理信号の１個を基準信号とする場合）。
このため、比較動作の制御が複雑となり、且つスキュー
検出に時間がかかるという問題があった。
検出に時間がかかるという問題があった。
発明の目的
したがって、本発明の目的は、論理信号のスキューが所
定値内にあるかどうかを簡単に検出できるスキュー検出
器を提供することである。
定値内にあるかどうかを簡単に検出できるスキュー検出
器を提供することである。
本発明の他の目的は、スキューを短時間で検出できるス
キュー検出器を提供することである。
キュー検出器を提供することである。
発明の概要
本発明によれば、複数の入力論理信号を論理和手段（Ｏ
Ｒゲート手段）に加え、このＯＲゲート手段の出力及び
基準論理信号（例えば、入力論理信号の内の１個）を排
他的論理和手段（排他的ＯＲゲート手段）に印加し、更
に、この排他的ＯＲゲートの出力のパルス幅をパルス幅
検知手段（回路）により検知し、入力論理信号及び基準
論理信号のスキューが所定値内にあるかどうかを検出し
ている。排他的ＯＲゲート手段の出力のパルス幅が所定
値より小さければ、スキューも所定値内にあることにな
る。つまり、本発明では、上述の従来例の如く、入力論
理信号の総てを基準論理信号と比較する必要はない。Ｏ
Ｒゲート手段は、ＯＲゲート、ワイヤードＯＲゲート、
ＮＯＲゲート、或いは反転入力端子及び非反転出力端子
を有するＡＮＤケートの何れでもよく、排他的ＯＲゲー
ト手段は、排他的ＯＲゲート或いは排他的ＮＯＲゲート
でもよい。
Ｒゲート手段）に加え、このＯＲゲート手段の出力及び
基準論理信号（例えば、入力論理信号の内の１個）を排
他的論理和手段（排他的ＯＲゲート手段）に印加し、更
に、この排他的ＯＲゲートの出力のパルス幅をパルス幅
検知手段（回路）により検知し、入力論理信号及び基準
論理信号のスキューが所定値内にあるかどうかを検出し
ている。排他的ＯＲゲート手段の出力のパルス幅が所定
値より小さければ、スキューも所定値内にあることにな
る。つまり、本発明では、上述の従来例の如く、入力論
理信号の総てを基準論理信号と比較する必要はない。Ｏ
Ｒゲート手段は、ＯＲゲート、ワイヤードＯＲゲート、
ＮＯＲゲート、或いは反転入力端子及び非反転出力端子
を有するＡＮＤケートの何れでもよく、排他的ＯＲゲー
ト手段は、排他的ＯＲゲート或いは排他的ＮＯＲゲート
でもよい。
実施例の説明
以下、呼付の図面を参照して本発明の好適実施例を説明
する。第１図は、本発明の一実施例の回路図である。ス
キュー価を検知する入力論理信号を入力端子１０乃至１
６に印加する。入力端子１０乃至１４はＯＲゲート（論
理和手段）１８の複数の入力端に夫々接続している。排
他的ＯＲゲート（排他的論理和手段）２０は、ＯＲゲー
ト１８の出力信号を直接受けると共に、ＯＲゲート１８
の伝搬遅延時間を補償する緩衝器２２を介し、入力端子
１６に入力した論理信号を受ける。パルス幅検知回路（
手段）２４は、排他的ＯＲゲート２０の出力信号を受け
てスキュー検出結果を出力端子２６から出力する。
する。第１図は、本発明の一実施例の回路図である。ス
キュー価を検知する入力論理信号を入力端子１０乃至１
６に印加する。入力端子１０乃至１４はＯＲゲート（論
理和手段）１８の複数の入力端に夫々接続している。排
他的ＯＲゲート（排他的論理和手段）２０は、ＯＲゲー
ト１８の出力信号を直接受けると共に、ＯＲゲート１８
の伝搬遅延時間を補償する緩衝器２２を介し、入力端子
１６に入力した論理信号を受ける。パルス幅検知回路（
手段）２４は、排他的ＯＲゲート２０の出力信号を受け
てスキュー検出結果を出力端子２６から出力する。
第１図の実施例の動作を第２図を参照して説明する。入
力端子１０乃至１６には、スキューを検出しようとする
複数の入力論理信号を印加する。
力端子１０乃至１６には、スキューを検出しようとする
複数の入力論理信号を印加する。
入力端子１０乃至１６に印加される論理信号の位相は、
第２図Ａ、Ｂ、Ｃ及びＥに示すように、一致しないとす
ると、ＯＲゲート１８は第２図りに示す信号を出力し、
このＯＲゲート１８の出力は、波形Ａ、Ｂ及びＣの内の
何れかが「１」 （論理高レベル）の場合にｒｌＪとな
る。尚、第２図は、ＯＲゲート１８、排他的ＯＲゲート
２０及び緩衝器２２の伝搬遅延時間を考慮したタイム・
チャートであることに留意されたい。緩衝器２２は、Ｏ
Ｒゲート１８の伝搬遅延時間を補償するので、波形Ｅの
信号はＯＲゲート１８の伝搬遅延時間だけ遅れている。
第２図Ａ、Ｂ、Ｃ及びＥに示すように、一致しないとす
ると、ＯＲゲート１８は第２図りに示す信号を出力し、
このＯＲゲート１８の出力は、波形Ａ、Ｂ及びＣの内の
何れかが「１」 （論理高レベル）の場合にｒｌＪとな
る。尚、第２図は、ＯＲゲート１８、排他的ＯＲゲート
２０及び緩衝器２２の伝搬遅延時間を考慮したタイム・
チャートであることに留意されたい。緩衝器２２は、Ｏ
Ｒゲート１８の伝搬遅延時間を補償するので、波形Ｅの
信号はＯＲゲート１８の伝搬遅延時間だけ遅れている。
排他的ＯＲゲート２０は、信号りを緩衝器２２からの遅
延信号Ｆと比較し、信号Ｇを出力する。本実施例では、
信号Ｇは、排他的ＯＲ動作の結果、２個のパルスを有す
る。信号Ｇの２個のパルスのパルス幅を加算した値は、
信号Ａ、Ｂ、Ｃ及びＥのスキュー値に相当する。パルス
幅検知回路２４は、信号Ｇのパルス幅が所定値内にある
かどうかを検知する回路である。信号Ｇの２個のパルス
幅の夫々が所定値内にあれば、パルス幅検知回路２４は
出力端子２６に論理信号ｒｌＪを出力してスキューが所
定値内にあることを示す。この２個のパルスの内の少な
くとも何れかが所定値内になければ、論理信号「０」を
出力端子２６から出力してスキューか所定値以上である
ことを示す。
延信号Ｆと比較し、信号Ｇを出力する。本実施例では、
信号Ｇは、排他的ＯＲ動作の結果、２個のパルスを有す
る。信号Ｇの２個のパルスのパルス幅を加算した値は、
信号Ａ、Ｂ、Ｃ及びＥのスキュー値に相当する。パルス
幅検知回路２４は、信号Ｇのパルス幅が所定値内にある
かどうかを検知する回路である。信号Ｇの２個のパルス
幅の夫々が所定値内にあれば、パルス幅検知回路２４は
出力端子２６に論理信号ｒｌＪを出力してスキューが所
定値内にあることを示す。この２個のパルスの内の少な
くとも何れかが所定値内になければ、論理信号「０」を
出力端子２６から出力してスキューか所定値以上である
ことを示す。
第３図はパルス幅検知回路２４の回路図であり、図示の
如く、４個のマスター・スレーブ・フリップ・フロップ
３０乃至３６及びＮＯＲゲート３８から成る。尚、クリ
ップ拳フロップ３０乃至３６として高速フリップ・フロ
ップを使用すれば最適であり、例えば、ＭＣ１０１３１
、ＭＣ１６６６、ＭＣ’ｌ ６７０型等の集積回路を使
用することができる。信号Ｇは、フリップ・フロップ３
０．３４のクロック端子、及びフリップ・フロップ３２
．３６のデータ端子に印加される。フリップ・フロップ
３０．３４のデータ端子には常時論理「１」が印加され
、フリップ・フロップ３ｏ乃至３６のリセット端子Ｒに
はリセット信号Ｎが印加される。スリップ・フロップ３
ｏのＱ出力端は・フリップ０フロツプ３０のクロック・
イネーブル端子ＣＥ及びフリップ・フロップ３２のクロ
ック端子に接続し、フリップ・フロップ３ｏのｄ出力端
はフリップ・フロップ３４のイネーブル端子ＣＥに接続
している。フリップ脅フロップ３４のＱ出力端は、フリ
ップ脅フロップ３６のクロック端子に接続し、ＮＯＲゲ
ート３８は、フリップ・フロップ３２．３６のＱ出力端
の出力を受けてスキュー検出結果を出力端子２６から出
力する。
如く、４個のマスター・スレーブ・フリップ・フロップ
３０乃至３６及びＮＯＲゲート３８から成る。尚、クリ
ップ拳フロップ３０乃至３６として高速フリップ・フロ
ップを使用すれば最適であり、例えば、ＭＣ１０１３１
、ＭＣ１６６６、ＭＣ’ｌ ６７０型等の集積回路を使
用することができる。信号Ｇは、フリップ・フロップ３
０．３４のクロック端子、及びフリップ・フロップ３２
．３６のデータ端子に印加される。フリップ・フロップ
３０．３４のデータ端子には常時論理「１」が印加され
、フリップ・フロップ３ｏ乃至３６のリセット端子Ｒに
はリセット信号Ｎが印加される。スリップ・フロップ３
ｏのＱ出力端は・フリップ０フロツプ３０のクロック・
イネーブル端子ＣＥ及びフリップ・フロップ３２のクロ
ック端子に接続し、フリップ・フロップ３ｏのｄ出力端
はフリップ・フロップ３４のイネーブル端子ＣＥに接続
している。フリップ脅フロップ３４のＱ出力端は、フリ
ップ脅フロップ３６のクロック端子に接続し、ＮＯＲゲ
ート３８は、フリップ・フロップ３２．３６のＱ出力端
の出力を受けてスキュー検出結果を出力端子２６から出
力する。
次に、第４Ａ図及び第４Ｂ図のタイム・チャートを参照
して第３図の回路の動作を説明する。第３図の回路の動
作の概略は、フリップ・フロップ３０．３２により、信
号Ｇの第１番目のパルスのパルス幅か所定値内にあるか
とうかを検出し、フリップ・フロップ３４．３６により
、信号Ｇの第２番目のパルスのパルス幅が所定値内にあ
るかどうかを検出する。一方、ＮＯＲゲート３８は、上
記の２検出結果を受けて入力論理信号のスキューか所定
値内にあるかどうかを示す論理信号を出力する。
して第３図の回路の動作を説明する。第３図の回路の動
作の概略は、フリップ・フロップ３０．３２により、信
号Ｇの第１番目のパルスのパルス幅か所定値内にあるか
とうかを検出し、フリップ・フロップ３４．３６により
、信号Ｇの第２番目のパルスのパルス幅が所定値内にあ
るかどうかを検出する。一方、ＮＯＲゲート３８は、上
記の２検出結果を受けて入力論理信号のスキューか所定
値内にあるかどうかを示す論理信号を出力する。
先ず、フリップ・フロップ３０乃至３６をリセットし、
論理信号Ａ、Ｂ、Ｃ及びＥを夫々入力端子１０乃至１６
に印加すると（第１図参照）、排他的ＯＲゲート２０か
ら信号Ｇが出力する。論理信号Ａ、Ｂ、Ｃ及びＥにスキ
ューがなければ、信−弓Ｇは「０」 （低レベル）のま
まである。論理信号Ａ、Ｂ、Ｃ及びＥの「立上り」或い
は「立下り」か同時に発生すれば、信号Ｇは１個のパル
スを有し、一方、スキューがあれば、信号Ｇは２個のパ
ルスを有する（第４図参照）。
論理信号Ａ、Ｂ、Ｃ及びＥを夫々入力端子１０乃至１６
に印加すると（第１図参照）、排他的ＯＲゲート２０か
ら信号Ｇが出力する。論理信号Ａ、Ｂ、Ｃ及びＥにスキ
ューがなければ、信−弓Ｇは「０」 （低レベル）のま
まである。論理信号Ａ、Ｂ、Ｃ及びＥの「立上り」或い
は「立下り」か同時に発生すれば、信号Ｇは１個のパル
スを有し、一方、スキューがあれば、信号Ｇは２個のパ
ルスを有する（第４図参照）。
フリップ拳フロップ３０は、信号Ｇの第１番目のハ）レ
スの「立」ニリ」によってクロックされるので（時点Ｌ
１）、フリップ・フロップ３ｏの伝搬遅延時間に相当す
る時間経過後、フリップ・フロップ３０のＱ、Ｑ出力端
から夫々信号Ｈ５工が出力する。信号ＨのｒｌＪ レベ
ルはフリップ・フロップ３０を不動作状態にするので、
フリップ・フロラフ３０＋士信号Ｇの第２番目のパルス
には応答しない。フリップ脅フロップ３２は、信号Ｈの
「立下り」によってクロックされ、この「立上り」時点
で信号ＧがｒｌＪならば、フリップ・フロップ３２のＱ
出力端の信号ＪはｒＱＪからｒｌＪに変化しく第４Ａ図
）、信号Ｈの「立上り１時点で信号Ｇが「０」ならば、
信号ＪはｒＱＪを維持する（第４Ｂ図）。このように、
フリップ・フロップ３０の伝搬遅延時間によって決まる
所定時間内に、第１番目のパルスのパルス幅があるかど
うかを判断する。例えば、上述のＭｅ１６７０１Ｃの伝
搬遅延時間は約１ 、１ ｎ５ｅｃである。フリップ・
フロップ３０の伝搬遅延時間よりも長い所定スキュー値
か必要であれば、緩衝器或いは遅延線の如き遅延手段４
０を、フリップ・フロップ３０のＱ出力端とフリップ・
フロップ３２のクロック端の間に挿入すればよい。この
場合、所定スキュー値は、フリップ争フロップ３０及び
遅延手段４０の夫々の遅延時間及びクリップ・フロップ
のセット・アップ時間の合計である。
スの「立」ニリ」によってクロックされるので（時点Ｌ
１）、フリップ・フロップ３ｏの伝搬遅延時間に相当す
る時間経過後、フリップ・フロップ３０のＱ、Ｑ出力端
から夫々信号Ｈ５工が出力する。信号ＨのｒｌＪ レベ
ルはフリップ・フロップ３０を不動作状態にするので、
フリップ・フロラフ３０＋士信号Ｇの第２番目のパルス
には応答しない。フリップ脅フロップ３２は、信号Ｈの
「立下り」によってクロックされ、この「立上り」時点
で信号ＧがｒｌＪならば、フリップ・フロップ３２のＱ
出力端の信号ＪはｒＱＪからｒｌＪに変化しく第４Ａ図
）、信号Ｈの「立上り１時点で信号Ｇが「０」ならば、
信号ＪはｒＱＪを維持する（第４Ｂ図）。このように、
フリップ・フロップ３０の伝搬遅延時間によって決まる
所定時間内に、第１番目のパルスのパルス幅があるかど
うかを判断する。例えば、上述のＭｅ１６７０１Ｃの伝
搬遅延時間は約１ 、１ ｎ５ｅｃである。フリップ・
フロップ３０の伝搬遅延時間よりも長い所定スキュー値
か必要であれば、緩衝器或いは遅延線の如き遅延手段４
０を、フリップ・フロップ３０のＱ出力端とフリップ・
フロップ３２のクロック端の間に挿入すればよい。この
場合、所定スキュー値は、フリップ争フロップ３０及び
遅延手段４０の夫々の遅延時間及びクリップ・フロップ
のセット・アップ時間の合計である。
信号工はフリップ・フロップ３４のクロック・イネーブ
ル端ＣＥに印加されるので、フリップ・フロップ３４は
信号Ｇの第２パルスに応答する。
ル端ＣＥに印加されるので、フリップ・フロップ３４は
信号Ｇの第２パルスに応答する。
尚、信号Ｇの２個のパルス間の「０」レベルは、フリッ
プ・フロップ３０の伝搬遅延時間よりも長いことに留意
されたい。フリップ脅フロップ３４は、そのデータ端子
に「１」レベルが印加されているので、時点ｔ２の信号
Ｇの「立上り」に応答し、Ｑ出力端から「１」レベルの
信号を出力する。したがって、Ｑ出力端からの信号には
ｒＯＪからｒｌＪ レベルに変り、フリップ・フロップ
３６は信号にの「立上り」によってクロックされる。信
号にの「立Ｌす」の時点で信号Ｇが「１」ならば、フリ
ップ拳フロップ３６のＱ出力端からの信号りは「０」か
ら「１」レベルに変化しく第４Ａ図）、信号にの「立上
り」時点で信号Ｇが「０」レベルならば、信号りは「０
」のままである（第４Ｂ図）。このように、フリップ・
フロップ３４．３６は、信号Ｇの第２パルスのパルス幅
が、フリップ・フロップ３４の伝搬遅延時間及びセット
・アップ時間の合計によって決まる所定値（所定時間）
内にあるかどうかを判断する。遅延手段４０を設けたと
同様に、フリップ命フロップ３４のＱ出力端とフリップ
命フロップ３６のクロック端子間に遅延手段４２を挿入
して所定スキュー値を増加させることもできる。
プ・フロップ３０の伝搬遅延時間よりも長いことに留意
されたい。フリップ脅フロップ３４は、そのデータ端子
に「１」レベルが印加されているので、時点ｔ２の信号
Ｇの「立上り」に応答し、Ｑ出力端から「１」レベルの
信号を出力する。したがって、Ｑ出力端からの信号には
ｒＯＪからｒｌＪ レベルに変り、フリップ・フロップ
３６は信号にの「立上り」によってクロックされる。信
号にの「立Ｌす」の時点で信号Ｇが「１」ならば、フリ
ップ拳フロップ３６のＱ出力端からの信号りは「０」か
ら「１」レベルに変化しく第４Ａ図）、信号にの「立上
り」時点で信号Ｇが「０」レベルならば、信号りは「０
」のままである（第４Ｂ図）。このように、フリップ・
フロップ３４．３６は、信号Ｇの第２パルスのパルス幅
が、フリップ・フロップ３４の伝搬遅延時間及びセット
・アップ時間の合計によって決まる所定値（所定時間）
内にあるかどうかを判断する。遅延手段４０を設けたと
同様に、フリップ命フロップ３４のＱ出力端とフリップ
命フロップ３６のクロック端子間に遅延手段４２を挿入
して所定スキュー値を増加させることもできる。
信号Ｊ、ＬはＮＯＲゲート３８に印加され、ＮＯＲゲー
ト３８は、信号Ｊ、Ｌが共に「０」レベルの場合（即ち
、信号Ｇの第１及び第２パルスのパルス幅が共に所定値
内の場合）には、出力端子２６に「１」レベルの信号を
出力する。出力端子２６に現れた信号Ｍの「１」レベル
は、論理信号Ａ、Ｂ、Ｃ及びＥが所定値内にあることを
示す。
ト３８は、信号Ｊ、Ｌが共に「０」レベルの場合（即ち
、信号Ｇの第１及び第２パルスのパルス幅が共に所定値
内の場合）には、出力端子２６に「１」レベルの信号を
出力する。出力端子２６に現れた信号Ｍの「１」レベル
は、論理信号Ａ、Ｂ、Ｃ及びＥが所定値内にあることを
示す。
信号Ｇかパルスを１個のみ含む場合には、フリップ命フ
ロップ３０．３２のみが信号Ｇに応答するが、信号りは
信号Ｇとは無関係に「０」レベルを維持するので問題は
ない。一方、信号Ｇがパルスを含まない場合には、イＳ
号Ｊ及びＬは「０」レベルのままなので、ＮＯＲケート
３８の出力信号Ｍは「１」レベルとなりスキューが存在
しないことを示している。
ロップ３０．３２のみが信号Ｇに応答するが、信号りは
信号Ｇとは無関係に「０」レベルを維持するので問題は
ない。一方、信号Ｇがパルスを含まない場合には、イＳ
号Ｊ及びＬは「０」レベルのままなので、ＮＯＲケート
３８の出力信号Ｍは「１」レベルとなりスキューが存在
しないことを示している。
第５図は、本発明に係るスキュー検出器（５０で示す）
を応用したロジック・パターン発生器のブロック図であ
る。第５図において、パターン発生器５２は、４ビツト
・パターンを、ラッチ回路（Ｄフリップ・フロップ）５
４、遅延手段５６（５６−０乃至５６−３）及び緩衝器
５８（５８−０乃至５８−３）を介し、プローブ・チッ
プ６０（６０＝Ｏ乃至６Ｏ−３）に印加する。パターン
発生器５２及びラッチ回路５４にはクロック信号が印加
され、ラッチ回路５４はパターン発生器５２のスキュー
を良好にするだめのものである。夫々のチャンネルの信
号路（ラッチ回路５４、緩衝器５８及びプローブ・チッ
プ６０のリード線から成る）の伝搬遅延時間は同一でな
いため・夫々独立に制御できる可変遅延手段５６−１乃
至５６−３を設け、チャンネルｌ、２及び３の遅延時間
を、制御回路６４の制御によりチャンネルＯの遅延時間
に合せている。チャンネル０の遅延時間はチャンネル中
の最も長い遅延時間を考慮して決められ、且つ可変遅延
手段５６−０により調整可能である。制御回路６４は、
スキュー検出器５０にリセット信号を出力し且つスキュ
ー検出器５０の検出結果を受ける。プローブ・チップ６
０から出力する論理信号のスキューを所定値内にするた
め、プローブ・チップ６０を入力端子ｌＯ乃至１６を介
してスキュー検出器５０に接続し、パターン発生器５２
から夫々のチャンネルに１個のパルスを同時に出力する
。検出結果が所定値内でなければ、制御回路６４は再び
遅延手段５６−１．５６−２及び５６−３を調節する。
を応用したロジック・パターン発生器のブロック図であ
る。第５図において、パターン発生器５２は、４ビツト
・パターンを、ラッチ回路（Ｄフリップ・フロップ）５
４、遅延手段５６（５６−０乃至５６−３）及び緩衝器
５８（５８−０乃至５８−３）を介し、プローブ・チッ
プ６０（６０＝Ｏ乃至６Ｏ−３）に印加する。パターン
発生器５２及びラッチ回路５４にはクロック信号が印加
され、ラッチ回路５４はパターン発生器５２のスキュー
を良好にするだめのものである。夫々のチャンネルの信
号路（ラッチ回路５４、緩衝器５８及びプローブ・チッ
プ６０のリード線から成る）の伝搬遅延時間は同一でな
いため・夫々独立に制御できる可変遅延手段５６−１乃
至５６−３を設け、チャンネルｌ、２及び３の遅延時間
を、制御回路６４の制御によりチャンネルＯの遅延時間
に合せている。チャンネル０の遅延時間はチャンネル中
の最も長い遅延時間を考慮して決められ、且つ可変遅延
手段５６−０により調整可能である。制御回路６４は、
スキュー検出器５０にリセット信号を出力し且つスキュ
ー検出器５０の検出結果を受ける。プローブ・チップ６
０から出力する論理信号のスキューを所定値内にするた
め、プローブ・チップ６０を入力端子ｌＯ乃至１６を介
してスキュー検出器５０に接続し、パターン発生器５２
から夫々のチャンネルに１個のパルスを同時に出力する
。検出結果が所定値内でなければ、制御回路６４は再び
遅延手段５６−１．５６−２及び５６−３を調節する。
第６図は、本発明に係るスキュー検出器を用いたロジッ
ク・アナライザのブロック図である。プローブ・ボッド
７０は４ビツト・データを検出し、検出した４ビツト・
データを、比較器７２（７２−０乃至７２−３）及び遅
延手段７４（７４−０乃至７４−３）を介し、スキュー
検出器５０、記憶回路７６及びトリ力回路７８に加える
。
ク・アナライザのブロック図である。プローブ・ボッド
７０は４ビツト・データを検出し、検出した４ビツト・
データを、比較器７２（７２−０乃至７２−３）及び遅
延手段７４（７４−０乃至７４−３）を介し、スキュー
検出器５０、記憶回路７６及びトリ力回路７８に加える
。
トリガ回路７８は、記憶回路７６の読出／書込・モード
を制御し、記憶回路７６に記憶されているデータを表示
装置８０に表示する。制御回路６４は、遅延手段７４−
１乃至７４−３を各々独立に又パルス発生器８４及びス
イッチ８６を制御する。スキュー検出器５０は制御回路
６４からリセット信号を受け、検出結果を示す信号を制
御回路６４に印加する。パルス発生器８４は、スイッチ
８６及び緩衝器８８ （８８−０乃至８８−３）を介し
、１個のパルスを端子９０ （９０−０乃至９Ｏ−３）
に加える。遅延手段７４は、複数の信号路（プローブ・
ポンド７０、比較器７２及び遅延手段７４から成る）の
遅延時間を所定範囲内にするだめのものである。第５図
の場合と同様に、チャンネル０の遅延時間は、チャンネ
ルの最長遅延時間を考慮して設定される。スキューを検
知する際には、プローブ・ボッド７０を端子９０に接続
してボンド７０に単一パルスを加え、スキュー検出器５
０によりスキューを検出する。
を制御し、記憶回路７６に記憶されているデータを表示
装置８０に表示する。制御回路６４は、遅延手段７４−
１乃至７４−３を各々独立に又パルス発生器８４及びス
イッチ８６を制御する。スキュー検出器５０は制御回路
６４からリセット信号を受け、検出結果を示す信号を制
御回路６４に印加する。パルス発生器８４は、スイッチ
８６及び緩衝器８８ （８８−０乃至８８−３）を介し
、１個のパルスを端子９０ （９０−０乃至９Ｏ−３）
に加える。遅延手段７４は、複数の信号路（プローブ・
ポンド７０、比較器７２及び遅延手段７４から成る）の
遅延時間を所定範囲内にするだめのものである。第５図
の場合と同様に、チャンネル０の遅延時間は、チャンネ
ルの最長遅延時間を考慮して設定される。スキューを検
知する際には、プローブ・ボッド７０を端子９０に接続
してボンド７０に単一パルスを加え、スキュー検出器５
０によりスキューを検出する。
可変遅延手段５６−１．５６−２及び５６−３、可変遅
延手段７４−１．７４−２及び７４−３は、夫々例えば
第７図に示す構成である。第７図において、緩衝器９２
乃至１００は直列接続し、マルチプレクサ１０２は、制
御回路６４或いは８２（第６図）からラッチ回路１０４
を介して印加される制御信号に応答し、緩衝器９２乃至
１００の入力信号及び緩衝器１００の出力信号の内から
１個の信号を選択する。緩衝器９２乃至１００は遅延装
置として動作するが、緩衝器の代りに、遅延線等の他の
遅延手段を設けてもよい。
延手段７４−１．７４−２及び７４−３は、夫々例えば
第７図に示す構成である。第７図において、緩衝器９２
乃至１００は直列接続し、マルチプレクサ１０２は、制
御回路６４或いは８２（第６図）からラッチ回路１０４
を介して印加される制御信号に応答し、緩衝器９２乃至
１００の入力信号及び緩衝器１００の出力信号の内から
１個の信号を選択する。緩衝器９２乃至１００は遅延装
置として動作するが、緩衝器の代りに、遅延線等の他の
遅延手段を設けてもよい。
次に、＄８図のフローチャートを参照し、第５図及び第
６図に示した回路の自動スキュー検出及び調整動作を説
明する。先ず、制御回路６４によリスキュー検出器５０
をリセットしくステップ１１０）、更に制御回路６４に
よりパターン発生器５２或いはパルス発生器８４を制御
して１個のパルスを出力する（ステップ１１２）。次に
、スキユニ検出器５０においてスキューを検出し、検出
したスキューが所定値内かどうかを判断する（ステップ
１１４）。スキューが所定値内にあれば、ステップ１４
０において、スキュー検出器５０は論理「１」を出力し
てスキューが所定値内であることを示し、スキューが所
定値内でなければ、制御回路６４によりスキュー検出器
５ｏを再びリセットしくステップ１１６）、制御回路６
４によりパターン発生器５２或いはパルス発生器８４を
制御して１個のパルスをチャンネル０及び１に出力しく
ステップ１ｌ−８）、チャンネル０及び１のスキューが
所定値内かどうかを判断する（ステップ１２０）。チャ
ンネル０及び１のスキューが所定値内であればステップ
１２４に行き、所定値内でなければステップ１２２にお
いてチャンネルｌのスキューを調節し、ステップ１１６
に戻る。このステップ１１６〜１２２を繰り返し、チャ
ンネル０及びｌのスキューが所定値内になると、上述し
たよ、うに、ステップ１２４に行く。ステップ１２４〜
１３０では、ステップ１２８においてチャンネル０〜２
のスキューが所定値内かどうかを判断し、所定値内であ
ればステップ１３２に行き、所定値内でなければ所定値
内になるまでステップ１２４〜１３０の動作を繰り返し
てステップ１３２に行く。尚、ステップ１２４〜１３０
は、夫々ステップ１１６〜１２２と同様である。ステッ
プ１３２〜１３８では、ステップ１３６においてチャン
ネルＯ〜３のスキューが所定値内かどうかを判断し、所
定値内であればステップ１４０に行き、所定値内でなけ
れば所定値内になるまでステップ１３２〜１３８の動作
を繰り返し、所定値内になるとステップ１４０に行く。
６図に示した回路の自動スキュー検出及び調整動作を説
明する。先ず、制御回路６４によリスキュー検出器５０
をリセットしくステップ１１０）、更に制御回路６４に
よりパターン発生器５２或いはパルス発生器８４を制御
して１個のパルスを出力する（ステップ１１２）。次に
、スキユニ検出器５０においてスキューを検出し、検出
したスキューが所定値内かどうかを判断する（ステップ
１１４）。スキューが所定値内にあれば、ステップ１４
０において、スキュー検出器５０は論理「１」を出力し
てスキューが所定値内であることを示し、スキューが所
定値内でなければ、制御回路６４によりスキュー検出器
５ｏを再びリセットしくステップ１１６）、制御回路６
４によりパターン発生器５２或いはパルス発生器８４を
制御して１個のパルスをチャンネル０及び１に出力しく
ステップ１ｌ−８）、チャンネル０及び１のスキューが
所定値内かどうかを判断する（ステップ１２０）。チャ
ンネル０及び１のスキューが所定値内であればステップ
１２４に行き、所定値内でなければステップ１２２にお
いてチャンネルｌのスキューを調節し、ステップ１１６
に戻る。このステップ１１６〜１２２を繰り返し、チャ
ンネル０及びｌのスキューが所定値内になると、上述し
たよ、うに、ステップ１２４に行く。ステップ１２４〜
１３０では、ステップ１２８においてチャンネル０〜２
のスキューが所定値内かどうかを判断し、所定値内であ
ればステップ１３２に行き、所定値内でなければ所定値
内になるまでステップ１２４〜１３０の動作を繰り返し
てステップ１３２に行く。尚、ステップ１２４〜１３０
は、夫々ステップ１１６〜１２２と同様である。ステッ
プ１３２〜１３８では、ステップ１３６においてチャン
ネルＯ〜３のスキューが所定値内かどうかを判断し、所
定値内であればステップ１４０に行き、所定値内でなけ
れば所定値内になるまでステップ１３２〜１３８の動作
を繰り返し、所定値内になるとステップ１４０に行く。
尚、ステップ１３２〜１３８は、夫々ステップ１１６〜
１２２及び夫々ステップ１２４〜１３０と同様である。
１２２及び夫々ステップ１２４〜１３０と同様である。
発明の効果
以上の説明から明らかなように、本発明にょれは、３個
以上の論理信号のスキューが所定値内にあるかどうかの
判断及び調整を自動的に且つ迅速に行なうことができる
。本発明は入力論理信号の総てを同時に比較でき、回路
構成及び動作が簡単で且つソフトウェアを必要としない
という効果を有する。
以上の論理信号のスキューが所定値内にあるかどうかの
判断及び調整を自動的に且つ迅速に行なうことができる
。本発明は入力論理信号の総てを同時に比較でき、回路
構成及び動作が簡単で且つソフトウェアを必要としない
という効果を有する。
発明の変形・変更
以上、本発明の好適実施例を説明したが、上述の実施例
の変形・変更は所謂当業者にとって容易である。例えば
、入力論理信号の数は任意である（即ち、ＯＲゲート手
段に印加する入力論理信号の数は任意）。ＯＲゲート手
段をワイヤードＯＲゲートにすれば、ＯＲゲート手段の
伝搬遅延時間を補償する必要がない。尚、本発明はＩＣ
テスタのスキュー検出器にも応用できる。
の変形・変更は所謂当業者にとって容易である。例えば
、入力論理信号の数は任意である（即ち、ＯＲゲート手
段に印加する入力論理信号の数は任意）。ＯＲゲート手
段をワイヤードＯＲゲートにすれば、ＯＲゲート手段の
伝搬遅延時間を補償する必要がない。尚、本発明はＩＣ
テスタのスキュー検出器にも応用できる。
第１図は本発明の好適実施例の簡単な回路図、第２図は
第１図の回路の動作を説明するだめのタイムチャート図
、第３図は第１図に使用されるパルス幅検知回路の簡単
な回路図、第４Ａ図及び第４Ｂ図は第３図の動作を説明
するためのタイムチャート図、第５図は本発明を使用し
たロジック・パターン発生器のブロック図、第６図は本
発明を使用したロジック・アナライザのブロック図、第
７図は第５図及び第６図に使用する可変遅延手段の簡単
な回路図、第８図はスキューの自動診断及び自動調整を
説明するフローチャート図である。 １８：論理和手段（ＯＲゲート手段） ２０：排他的論理和手段（排他的ＯＲゲート手段） ２４：パルス幅検知手段（回路） 特許出願人 テクトロニクスｅインコーポレイテッドソニー・テクト
ロニクス株式会社 代理人 弁理士 森崎 俊明 第２図 第４Ａ図 算４Ｂ図 第５図
第１図の回路の動作を説明するだめのタイムチャート図
、第３図は第１図に使用されるパルス幅検知回路の簡単
な回路図、第４Ａ図及び第４Ｂ図は第３図の動作を説明
するためのタイムチャート図、第５図は本発明を使用し
たロジック・パターン発生器のブロック図、第６図は本
発明を使用したロジック・アナライザのブロック図、第
７図は第５図及び第６図に使用する可変遅延手段の簡単
な回路図、第８図はスキューの自動診断及び自動調整を
説明するフローチャート図である。 １８：論理和手段（ＯＲゲート手段） ２０：排他的論理和手段（排他的ＯＲゲート手段） ２４：パルス幅検知手段（回路） 特許出願人 テクトロニクスｅインコーポレイテッドソニー・テクト
ロニクス株式会社 代理人 弁理士 森崎 俊明 第２図 第４Ａ図 算４Ｂ図 第５図
Claims (1)
- 複数の論理信号を受ける論理和手段と、該論理和手段の
出力信号及び基準論理信号を受ける排他的論理和手段と
、該排他的論理和手段の出力信号のパルス幅を検知して
北記複数の論理信号及び上記基準論理４５号のスキュー
が所定値内にあるがどうかを検出するパルス幅検知手段
どを有するスキュー検出器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062052A JPS59186415A (ja) | 1983-04-08 | 1983-04-08 | スキユ−検出器 |
| US06/594,187 US4646297A (en) | 1983-04-08 | 1984-03-28 | Skew detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062052A JPS59186415A (ja) | 1983-04-08 | 1983-04-08 | スキユ−検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186415A true JPS59186415A (ja) | 1984-10-23 |
| JPH027530B2 JPH027530B2 (ja) | 1990-02-19 |
Family
ID=13188989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062052A Granted JPS59186415A (ja) | 1983-04-08 | 1983-04-08 | スキユ−検出器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4646297A (ja) |
| JP (1) | JPS59186415A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4739277A (en) * | 1986-03-03 | 1988-04-19 | Tektronix, Inc. | Triggered, programmable skew signal generator |
| US5436908A (en) * | 1992-06-17 | 1995-07-25 | National Semiconductor Corporation | Common edge output skew detection circuit |
| JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
| FR2710800B1 (fr) * | 1993-09-27 | 1995-12-15 | Sgs Thomson Microelectronics | Ligne à retard numérique. |
| FR2711286B1 (fr) * | 1993-10-11 | 1996-01-05 | Sgs Thomson Microelectronics | Dispositif de surveillance du déphasage entre deux signaux d'horloge. |
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| US5526286A (en) * | 1994-02-16 | 1996-06-11 | Tektronix, Inc. | Oversampled logic analyzer |
| JP3387379B2 (ja) * | 1997-09-01 | 2003-03-17 | 富士通株式会社 | パラレルデータスキュー検出回路 |
| US6374371B1 (en) * | 1998-03-18 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for monitoring component latency drifts |
| KR100305678B1 (ko) * | 1998-12-08 | 2001-11-30 | 윤종용 | 반도체장치의테스터 |
| US6304104B1 (en) * | 1999-09-13 | 2001-10-16 | Rambus, Inc. | Method and apparatus for reducing worst case power |
| WO2002091283A1 (en) * | 2001-05-03 | 2002-11-14 | Coreoptics, Inc. | Method and apparatus for compensating for timing variances in digital data transmission channels |
| US7260755B2 (en) * | 2005-03-03 | 2007-08-21 | International Business Machines Corporation | Skewed inverter delay line for use in measuring critical paths in an integrated circuit |
| US7352167B2 (en) * | 2006-03-24 | 2008-04-01 | Tektronix, Inc. | Digital trigger |
| US11341002B1 (en) | 2020-10-01 | 2022-05-24 | Cadence Design Systems, Inc. | Differential clock skew detector |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044329A (en) * | 1976-07-02 | 1977-08-23 | Honeywell Information Systems, Inc. | Variable cyclic redundancy character detector |
| JPS5854756A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 多重伝送システムの信号診断方法およびその診断装置 |
| US4556947A (en) * | 1982-08-23 | 1985-12-03 | Motorola, Inc. | Bi-directional switching circuit |
-
1983
- 1983-04-08 JP JP58062052A patent/JPS59186415A/ja active Granted
-
1984
- 1984-03-28 US US06/594,187 patent/US4646297A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027530B2 (ja) | 1990-02-19 |
| US4646297A (en) | 1987-02-24 |
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