JP3519329B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、被試験デバイスで
ある半導体集積回路の出力電圧を判定することによっ
て、その半導体集積回路を試験する半導体試験装置に関
する。
ある半導体集積回路の出力電圧を判定することによっ
て、その半導体集積回路を試験する半導体試験装置に関
する。
【０００２】
【従来の技術】半導体集積回路の試験においては、その
出力波形を測定することが重要である。一般に、この出
力波形を測定するために、図１に示されるようないわゆ
るエッジストローブ判定回路や、図２に示されるいわゆ
るウィンドウストローブ判定回路を有する半導体試験装
置が用いられる。これらの判定回路は以下のように動作
する。
出力波形を測定することが重要である。一般に、この出
力波形を測定するために、図１に示されるようないわゆ
るエッジストローブ判定回路や、図２に示されるいわゆ
るウィンドウストローブ判定回路を有する半導体試験装
置が用いられる。これらの判定回路は以下のように動作
する。
【０００３】(1) エッジストローブ判定回路
半導体集積回路の出力端子から出力されるデータＤＯ１
は予め設定されている期待値ＥＸ１と排他的論理和回路
ＥＯＲ１にて排他的論理和され、ＤＥ１として出力され
る。ＤＥ１はフリップフロップＦＦ１のＤ入力端子に入
力し、このＤＥ１が出力判定信号であるストローブ信号
ＳＴＲ１の立ち上がりエッジタイミングでフリップフロ
ップＦＦ１にて判定される。その判定結果はＪＤＧ１と
して出力される。図１において、期待値が「１」の場合
のタイミングチャートを図３に示す。
は予め設定されている期待値ＥＸ１と排他的論理和回路
ＥＯＲ１にて排他的論理和され、ＤＥ１として出力され
る。ＤＥ１はフリップフロップＦＦ１のＤ入力端子に入
力し、このＤＥ１が出力判定信号であるストローブ信号
ＳＴＲ１の立ち上がりエッジタイミングでフリップフロ
ップＦＦ１にて判定される。その判定結果はＪＤＧ１と
して出力される。図１において、期待値が「１」の場合
のタイミングチャートを図３に示す。
【０００４】ＤＯ１が「１」と判断される電圧レベルＬ
Ｖ１を越えない場合は、ＤＥ１はＤＯ１とＥＸ１により
「１」であり、ＳＴＲ１が半導体試験装置から出力され
た時点ＴＦ１ではフリップフロップＦＦ１によりＪＤＧ
１が「１」となる。ＪＤＧ１の出力が「１」の場合は、
ＦＡＩＬと判定される。ＤＯ１がＬＶ１を越えている場
合は、ＤＥ１はＤＯ１とＥＸ１により「０」となり、Ｓ
ＴＲ１が半導体試験装置から出力された時点ＴＰ１では
フリップフロップＦＦ１によりＪＤＧ１が「０」とな
る。ＪＤＧ１が「０」となる時はＰＡＳＳと判定され
る。このように、ストローブ信号ＳＴＲ１の立ち上がり
エッジタイミングで出力データＤＯ１を判定する方法を
エッジストローブ判定法と呼び、エッジストローブ判定
回路は、図１に示すように、１つの排他的論理和ＥＯＲ
１と１つのフリップフロップＦＦ１とで構成される。
Ｖ１を越えない場合は、ＤＥ１はＤＯ１とＥＸ１により
「１」であり、ＳＴＲ１が半導体試験装置から出力され
た時点ＴＦ１ではフリップフロップＦＦ１によりＪＤＧ
１が「１」となる。ＪＤＧ１の出力が「１」の場合は、
ＦＡＩＬと判定される。ＤＯ１がＬＶ１を越えている場
合は、ＤＥ１はＤＯ１とＥＸ１により「０」となり、Ｓ
ＴＲ１が半導体試験装置から出力された時点ＴＰ１では
フリップフロップＦＦ１によりＪＤＧ１が「０」とな
る。ＪＤＧ１が「０」となる時はＰＡＳＳと判定され
る。このように、ストローブ信号ＳＴＲ１の立ち上がり
エッジタイミングで出力データＤＯ１を判定する方法を
エッジストローブ判定法と呼び、エッジストローブ判定
回路は、図１に示すように、１つの排他的論理和ＥＯＲ
１と１つのフリップフロップＦＦ１とで構成される。
【０００５】(2) ウィンドウストローブ判定回路
図２において、半導体集積回路の出力端子から出力され
るデータＤＯ２は予め設定されている期待値ＥＸ２と排
他的論理和ＥＯＲ２にて排他的論理和され、ＤＥ２とし
て出力される。論理積回路ＡＮＤ２は、上記ＤＥ２と出
力判定信号であるストローブ信号ＳＴＲ２との論理積を
行い、ＤＡ２として出力する。ＤＡ２はフリップフロッ
プＦＦ２のクロック端子ＣＫに入力し、同フリップフロ
ップＦＦ２の入力端子には正論理信号として「１」が入
力されている。図２において期待値ＥＸ２が「１」の場
合のタイミングチャートを図４に示す。
るデータＤＯ２は予め設定されている期待値ＥＸ２と排
他的論理和ＥＯＲ２にて排他的論理和され、ＤＥ２とし
て出力される。論理積回路ＡＮＤ２は、上記ＤＥ２と出
力判定信号であるストローブ信号ＳＴＲ２との論理積を
行い、ＤＡ２として出力する。ＤＡ２はフリップフロッ
プＦＦ２のクロック端子ＣＫに入力し、同フリップフロ
ップＦＦ２の入力端子には正論理信号として「１」が入
力されている。図２において期待値ＥＸ２が「１」の場
合のタイミングチャートを図４に示す。
【０００６】フリップフロップＦＦ２には「０」が初期
設定されている。ＤＯ２が「１」と判断される電圧レベ
ルＬＶ２を越えていない場合には、ＤＥ２はＤＯ２とＥ
Ｘ２とにより「１」となり、ＤＯ２がＬＶ２を越えてい
る場合にはＤＥ２は「０」となる。今、出力判定信号で
あるストローブ信号ＳＴＲ２が半導体試験装置より出力
された時点がＴＦ２でその信号幅がＴＦ２からＴＥ２ま
である場合、この信号幅内においてＤＥ２の「１」が存
在するために、同信号幅内でＤＡ２の信号が発生し、こ
れによりフリップフロップＦＦ２がセットしてその判定
結果であるＪＤＧ２が「１」となる。フリップフロップ
ＦＦ２のＤ入力端子は正論理信号「１」となっているた
めに、フリップフロップＦＦ２が一旦セットされるとそ
れ以降上記信号幅内でリセットされることがない。これ
により、ＴＦ２からＴＥ２までの上記信号幅での判定は
ＦＡＩＬとされる。
設定されている。ＤＯ２が「１」と判断される電圧レベ
ルＬＶ２を越えていない場合には、ＤＥ２はＤＯ２とＥ
Ｘ２とにより「１」となり、ＤＯ２がＬＶ２を越えてい
る場合にはＤＥ２は「０」となる。今、出力判定信号で
あるストローブ信号ＳＴＲ２が半導体試験装置より出力
された時点がＴＦ２でその信号幅がＴＦ２からＴＥ２ま
である場合、この信号幅内においてＤＥ２の「１」が存
在するために、同信号幅内でＤＡ２の信号が発生し、こ
れによりフリップフロップＦＦ２がセットしてその判定
結果であるＪＤＧ２が「１」となる。フリップフロップ
ＦＦ２のＤ入力端子は正論理信号「１」となっているた
めに、フリップフロップＦＦ２が一旦セットされるとそ
れ以降上記信号幅内でリセットされることがない。これ
により、ＴＦ２からＴＥ２までの上記信号幅での判定は
ＦＡＩＬとされる。
【０００７】ストローブ信号ＳＴＲ２の立ち上がりエッ
ジタイミングがＴＰ２の場合には、ＤＡ２は常に「０」
となるために、フリップフロップＦＦ２の判定結果ＪＤ
Ｇ２は「０」を維持する。したがって、ＴＰ２からＴＥ
２までの信号幅の判定ではＰＡＳＳとされる。このよう
な判定方法をウィンドウストローブ判定法と称され、ウ
ィンドウストローブ判定回路は、図２に示すように、１
つの排他的論理和回路ＥＯＲ２と、１つの論理積回路Ａ
ＮＤ２と、１つのフリップフロップＦＦ２とで構成され
る。
ジタイミングがＴＰ２の場合には、ＤＡ２は常に「０」
となるために、フリップフロップＦＦ２の判定結果ＪＤ
Ｇ２は「０」を維持する。したがって、ＴＰ２からＴＥ
２までの信号幅の判定ではＰＡＳＳとされる。このよう
な判定方法をウィンドウストローブ判定法と称され、ウ
ィンドウストローブ判定回路は、図２に示すように、１
つの排他的論理和回路ＥＯＲ２と、１つの論理積回路Ａ
ＮＤ２と、１つのフリップフロップＦＦ２とで構成され
る。
【０００８】(3) エッジストローブ判定法を使用した
出力波形測定方法 半導体集積回路の出力波形を測定するには、ＳＨＭＯＯ
ＰＬＯＴという方法が用いられる。この方法は、スト
ローブ信号の立ち上がりエッジタイミングを時間軸方向
に変化させながら複数回の出力波形測定を行う方法であ
る。
出力波形測定方法 半導体集積回路の出力波形を測定するには、ＳＨＭＯＯ
ＰＬＯＴという方法が用いられる。この方法は、スト
ローブ信号の立ち上がりエッジタイミングを時間軸方向
に変化させながら複数回の出力波形測定を行う方法であ
る。
【０００９】このＳＨＭＯＯ ＰＬＯＴ法によってエッ
ジストローブ判定法により出力波形を測定した結果を図
５に示す。ストローブ信号ＳＴＲ１の立ち上がりエッジ
タイミングを時間軸方向に変化させていき、各ストロー
ブ信号のエッジタイミングで出力電圧のレベルを判定す
る。この結果、出力データＤＯ１が期待値ＥＸ１と同じ
レベルの場合にはＰＡＳＳ、異なる場合にはＦＡＩＬと
なる。図５において、ＰＡＳＳと判定された結果を
「Ｐ」、ＦＡＩＬと判定された結果を「Ｆ」と示してい
る。このように、エッジストローブ判定法を使用してＳ
ＨＭＯＯ ＰＬＯＴによって半導体集積回路の出力波形
を測定すると、「Ｆ」と「Ｐ」が出力信号に正しく対応
したものとなるために、出力波形の測定が可能である。
しかし、この方法では何度も試験を繰り返す必要がある
ために結果を得るために非常に長い時間がかかってしま
う問題がある。
ジストローブ判定法により出力波形を測定した結果を図
５に示す。ストローブ信号ＳＴＲ１の立ち上がりエッジ
タイミングを時間軸方向に変化させていき、各ストロー
ブ信号のエッジタイミングで出力電圧のレベルを判定す
る。この結果、出力データＤＯ１が期待値ＥＸ１と同じ
レベルの場合にはＰＡＳＳ、異なる場合にはＦＡＩＬと
なる。図５において、ＰＡＳＳと判定された結果を
「Ｐ」、ＦＡＩＬと判定された結果を「Ｆ」と示してい
る。このように、エッジストローブ判定法を使用してＳ
ＨＭＯＯ ＰＬＯＴによって半導体集積回路の出力波形
を測定すると、「Ｆ」と「Ｐ」が出力信号に正しく対応
したものとなるために、出力波形の測定が可能である。
しかし、この方法では何度も試験を繰り返す必要がある
ために結果を得るために非常に長い時間がかかってしま
う問題がある。
【００１０】(4) ウィンドウストローブ判定法を使用
した出力波形測定方法 図６は、ウィンドウストーブ判定法による出力波形測定
結果を示している。この方法でも、ストローブ信号ＳＴ
Ｒ２の立ち上がりエッジタイミングを時間軸方向に変化
させていくＳＨＭＯＯ ＰＬＯＴ法が用いられる。この
方法では、ストローブ信号ＳＴＲ２のエッジタイミング
がＴＰ６に達すると、これ以上エッジタイミングを時間
軸方向にずらしていっても、もはやＦＡＩＬとならない
ために、エッジタイミングの時間軸方向に変化させる幅
は、ＴＰ６まで、すなわちＦＡＩＬの領域だけでよいこ
とになる。この結果、測定に要する試験の回数はエッジ
ストローブ判定法を使用した場合よりも少なくてよく、
ＳＨＭＯＯ ＰＬＯＴの結果を得るまでの時間が短くな
る。しかし、図５の（Ｂ）で示す領域では「Ｐ」と判定
されなければならないの対し、この方法では、図６に示
すように「Ｂ」の領域が「Ｆ」となってしまい、正しい
出力波形を測定することができない。このことは、期待
値が「０」の場合でも同様に生じる。
した出力波形測定方法 図６は、ウィンドウストーブ判定法による出力波形測定
結果を示している。この方法でも、ストローブ信号ＳＴ
Ｒ２の立ち上がりエッジタイミングを時間軸方向に変化
させていくＳＨＭＯＯ ＰＬＯＴ法が用いられる。この
方法では、ストローブ信号ＳＴＲ２のエッジタイミング
がＴＰ６に達すると、これ以上エッジタイミングを時間
軸方向にずらしていっても、もはやＦＡＩＬとならない
ために、エッジタイミングの時間軸方向に変化させる幅
は、ＴＰ６まで、すなわちＦＡＩＬの領域だけでよいこ
とになる。この結果、測定に要する試験の回数はエッジ
ストローブ判定法を使用した場合よりも少なくてよく、
ＳＨＭＯＯ ＰＬＯＴの結果を得るまでの時間が短くな
る。しかし、図５の（Ｂ）で示す領域では「Ｐ」と判定
されなければならないの対し、この方法では、図６に示
すように「Ｂ」の領域が「Ｆ」となってしまい、正しい
出力波形を測定することができない。このことは、期待
値が「０」の場合でも同様に生じる。
【００１１】そこで、上記の問題を解決するために、特
開平５−２４９２０２号のような半導体試験装置が提案
されている。この装置では、タイミングの異なる出力判
定回路を多数設け、試験を何度も繰り返すことなく比較
的短時間で正確な出力波形の測定をできるようにしたも
のである。
開平５−２４９２０２号のような半導体試験装置が提案
されている。この装置では、タイミングの異なる出力判
定回路を多数設け、試験を何度も繰り返すことなく比較
的短時間で正確な出力波形の測定をできるようにしたも
のである。
【００１２】
【発明が解決しようとする課題】ところが、上記の特開
平５−２４９２０２号では、タイミングの異なる複数の
判定回路を持っているが、全てエッジストローブ判定回
路であるため、試験時間の短縮は可能であるが、多数の
判定回路が必要となり、装置が高価格となり、また、判
定処理も複雑となる欠点があった。
平５−２４９２０２号では、タイミングの異なる複数の
判定回路を持っているが、全てエッジストローブ判定回
路であるため、試験時間の短縮は可能であるが、多数の
判定回路が必要となり、装置が高価格となり、また、判
定処理も複雑となる欠点があった。
【００１３】本発明は、判定回路構成が簡単で、判定処
理が容易且つ判定時間も短くてよい半導体試験装置を提
供することを目的とする。
理が容易且つ判定時間も短くてよい半導体試験装置を提
供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のように構成される。
解決するために次のように構成される。
【００１５】すなわち、半導体集積回路の出力端子また
は入出力端子との接続を行うための入出力部を有し、該
入出力部に接続した半導体集積回路の出力電圧のレベル
が期待値かどうかを判定する半導体試験装置において、
立ち上がりエッジタイミングを時間軸方向に変化させな
がらストローブ信号を順次出力するストローブ信号発生
手段と、前記ストローブ信号のエッジタイミングで前記
出力電圧のレベルを判定するエッジストローブ判定回路
と、前記ストローブ信号の信号幅内で前記出力電圧のレ
ベルを判定するウインドウストローブ判定回路と、前記
エッジストローブ判定回路の出力と前記ウインドウスト
ローブ判定回路の出力とを論理積し、ストローブ信号の
立ち上がりエッジタイミングでの判定結果を出力する論
理積回路と、前記エッジストローブ判定回路の出力と前
記ウインドウストローブ判定回路の出力とを論理和し、
その出力が期待値に対応する値となったとき試験終了信
号を出力する論理和回路と、を備える本発明では、図１
に示すエッジストローブ判定回路と図２に示すウィンド
ウストローブ判定回路とを組み合わせて半導体試験装置
を構成したものである。エッジストローブ判定回路は、
図５に示すように出力波形の測定を正しく行うことがで
きるが、ウィンドウストローブ判定回路は、図６に示す
ように、出力波形の測定を正しく行うことができない。
しかし、エッジストローブ判定回路ではストローブ信号
の信号幅内で変化するストローブ信号の立ち上がりエッ
ジタイミングのすべてにおいて測定を行う必要があるた
めに、結果を得るのに非常に長い時間かかる欠点がある
のに対し、ウィンドウストローブ判定回路では判定結果
が「Ｆ」から「Ｐ」に切り替わった以降どのエッジタイ
ミングにおいても「Ｐ」であることがわかるために、
「Ｆ」の期間だけ測定対象とすればよい利点がある。
は入出力端子との接続を行うための入出力部を有し、該
入出力部に接続した半導体集積回路の出力電圧のレベル
が期待値かどうかを判定する半導体試験装置において、
立ち上がりエッジタイミングを時間軸方向に変化させな
がらストローブ信号を順次出力するストローブ信号発生
手段と、前記ストローブ信号のエッジタイミングで前記
出力電圧のレベルを判定するエッジストローブ判定回路
と、前記ストローブ信号の信号幅内で前記出力電圧のレ
ベルを判定するウインドウストローブ判定回路と、前記
エッジストローブ判定回路の出力と前記ウインドウスト
ローブ判定回路の出力とを論理積し、ストローブ信号の
立ち上がりエッジタイミングでの判定結果を出力する論
理積回路と、前記エッジストローブ判定回路の出力と前
記ウインドウストローブ判定回路の出力とを論理和し、
その出力が期待値に対応する値となったとき試験終了信
号を出力する論理和回路と、を備える本発明では、図１
に示すエッジストローブ判定回路と図２に示すウィンド
ウストローブ判定回路とを組み合わせて半導体試験装置
を構成したものである。エッジストローブ判定回路は、
図５に示すように出力波形の測定を正しく行うことがで
きるが、ウィンドウストローブ判定回路は、図６に示す
ように、出力波形の測定を正しく行うことができない。
しかし、エッジストローブ判定回路ではストローブ信号
の信号幅内で変化するストローブ信号の立ち上がりエッ
ジタイミングのすべてにおいて測定を行う必要があるた
めに、結果を得るのに非常に長い時間かかる欠点がある
のに対し、ウィンドウストローブ判定回路では判定結果
が「Ｆ」から「Ｐ」に切り替わった以降どのエッジタイ
ミングにおいても「Ｐ」であることがわかるために、
「Ｆ」の期間だけ測定対象とすればよい利点がある。
【００１６】そこで、本発明では、この２つの判定回路
の長所を採り入れ、ウィンドウストローブ判定回路で
「Ｆ」を判定している時には、エッジストローブ判定回
路において波形測定を行い、ウィンドウストローブ判定
回路が「Ｐ」になった時にはエッジストローブ判定回路
での測定を停止してその時点で試験を終了するようにし
た。すなわち、エッジストローブ判定回路の出力とウィ
ンドウストローブ判定回路の出力とを論理積して測定を
行い、それらの出力を論理和して試験終了信号を出力す
るようにした。これによって、エッジストローブ判定回
路を使用した場合と同じ測定結果を得ることができ、ま
た、測定に要する時間はウィンドウストローブ判定回路
を使用する場合の測定時間と同じにできる。
の長所を採り入れ、ウィンドウストローブ判定回路で
「Ｆ」を判定している時には、エッジストローブ判定回
路において波形測定を行い、ウィンドウストローブ判定
回路が「Ｐ」になった時にはエッジストローブ判定回路
での測定を停止してその時点で試験を終了するようにし
た。すなわち、エッジストローブ判定回路の出力とウィ
ンドウストローブ判定回路の出力とを論理積して測定を
行い、それらの出力を論理和して試験終了信号を出力す
るようにした。これによって、エッジストローブ判定回
路を使用した場合と同じ測定結果を得ることができ、ま
た、測定に要する時間はウィンドウストローブ判定回路
を使用する場合の測定時間と同じにできる。
【００１７】なお、上記エッジストローブ判定回路およ
びウィンドウストローブ判定回路は、必ずしも図１およ
び図２に示すような構成にする必要はないが、同図のよ
うに構成することによって回路構成が極めて簡単にな
る。
びウィンドウストローブ判定回路は、必ずしも図１およ
び図２に示すような構成にする必要はないが、同図のよ
うに構成することによって回路構成が極めて簡単にな
る。
【００１８】
【発明の実施の形態】図７は、本発明の実施形態の半導
体試験装置の機能ブロック図である。
体試験装置の機能ブロック図である。
【００１９】被測定デバイスの半導体集積回路の出力デ
ータＤＯと予め決定される期待値ＥＸとは排他的論理和
回路ＥＯＲに入力され、このＥＯＲの出力はＤフリップ
フロップＦＦＡのＤ入力端子に入力されると共に、論理
積回路ＡＮＤＡの一方の入力端子に入力される。また、
ストローブ信号発生部ＳＴＲＣから出力される出力判定
信号でありストローブ信号ＳＴＲは、フリップフロップ
ＦＦＡのクロック入力端子ＣＫに入力されると共に、論
理積回路ＡＮＤＡの他方の入力端子に入力される。スト
ローブ信号発生部ＳＴＲＣは、立ち上がりエッジタイミ
ングを徐々に遅らせながら（時間軸方向に変化させなが
ら）一定の時間幅を有するストローブ信号を順次出力す
る。フリップフロップＦＦＡの出力端子Ｑには判定結果
ＪＤＧＥが出力され、フリップフロップＦＦＢの出力端
子Ｑには判定結果のＪＤＧＷが出力される。また、上記
ＪＤＧＥとＪＤＧＷは論理積回路ＡＮＤＢに入力され、
ここで論理積されてＤＯＲとして出力される。また、Ｊ
ＤＧＥとＪＤＧＷは論理和回路ＯＲに入力され、ＤＡＢ
として出力される。ＤＯＲは波形測定部ＷＤに入力さ
れ、ここで出力データの波形が測定される。また、ＤＡ
Ｂはストローブ信号発生部ＳＴＲＣに入力し、ここでス
トローブ信号ＳＴＲの発生を停止して試験を終了させ
る。
ータＤＯと予め決定される期待値ＥＸとは排他的論理和
回路ＥＯＲに入力され、このＥＯＲの出力はＤフリップ
フロップＦＦＡのＤ入力端子に入力されると共に、論理
積回路ＡＮＤＡの一方の入力端子に入力される。また、
ストローブ信号発生部ＳＴＲＣから出力される出力判定
信号でありストローブ信号ＳＴＲは、フリップフロップ
ＦＦＡのクロック入力端子ＣＫに入力されると共に、論
理積回路ＡＮＤＡの他方の入力端子に入力される。スト
ローブ信号発生部ＳＴＲＣは、立ち上がりエッジタイミ
ングを徐々に遅らせながら（時間軸方向に変化させなが
ら）一定の時間幅を有するストローブ信号を順次出力す
る。フリップフロップＦＦＡの出力端子Ｑには判定結果
ＪＤＧＥが出力され、フリップフロップＦＦＢの出力端
子Ｑには判定結果のＪＤＧＷが出力される。また、上記
ＪＤＧＥとＪＤＧＷは論理積回路ＡＮＤＢに入力され、
ここで論理積されてＤＯＲとして出力される。また、Ｊ
ＤＧＥとＪＤＧＷは論理和回路ＯＲに入力され、ＤＡＢ
として出力される。ＤＯＲは波形測定部ＷＤに入力さ
れ、ここで出力データの波形が測定される。また、ＤＡ
Ｂはストローブ信号発生部ＳＴＲＣに入力し、ここでス
トローブ信号ＳＴＲの発生を停止して試験を終了させ
る。
【００２０】以下、上記の半導体試験装置の動作を図８
〜図１２を参照して説明する。図８〜図１１は、ストロ
ーブ信号のエッジタイミングの位置毎のタイミングチャ
ートを示し、図１２はＳＨＭＯＯ ＰＬＯＴ法による出
力波形測定結果を示している。
〜図１２を参照して説明する。図８〜図１１は、ストロ
ーブ信号のエッジタイミングの位置毎のタイミングチャ
ートを示し、図１２はＳＨＭＯＯ ＰＬＯＴ法による出
力波形測定結果を示している。
【００２１】今、開始時間をＴ０としてストローブ信号
ＳＴＲが出力データの時間軸上の(1)の領域で立ち上が
ったとする。図８は、この場合のタイミングチャートを
示す。領域(1)ではＤＥが「１」であるために、この時
にＳＴＲが立ち上がるのを受けて、ＪＤＧＥ、ＪＤＧＷ
が共に立ち上がる。この時、ＡＮＤＢの入力は共に
「１」となるからＤＯＲが立ち上がり、この時のストロ
ーブタイミングＳＴＲのエッジタイミングでＳＨＭＯＯ
データとして「Ｆ」が記録される。なお、この時のＯＲ
の出力であるＤＡＢは「０」である。このため、ストロ
ーブ信号発生部ＳＴＲＣは、続いて立ち上がりエッジタ
イミングを時間軸方向にずらして再度ＳＴＲを発生す
る。
ＳＴＲが出力データの時間軸上の(1)の領域で立ち上が
ったとする。図８は、この場合のタイミングチャートを
示す。領域(1)ではＤＥが「１」であるために、この時
にＳＴＲが立ち上がるのを受けて、ＪＤＧＥ、ＪＤＧＷ
が共に立ち上がる。この時、ＡＮＤＢの入力は共に
「１」となるからＤＯＲが立ち上がり、この時のストロ
ーブタイミングＳＴＲのエッジタイミングでＳＨＭＯＯ
データとして「Ｆ」が記録される。なお、この時のＯＲ
の出力であるＤＡＢは「０」である。このため、ストロ
ーブ信号発生部ＳＴＲＣは、続いて立ち上がりエッジタ
イミングを時間軸方向にずらして再度ＳＴＲを発生す
る。
【００２２】図９は、ＳＴＲの立ち上がりエッジタイミ
ングが「２」の領域にある場合のタイミングチャートで
ある。
ングが「２」の領域にある場合のタイミングチャートで
ある。
【００２３】ＤＥが「０」の時にＳＴＲが立ち上がるた
めに、ＪＤＧＥ、ＪＤＧＷ共に「０」を維持する。した
がって、ＤＯＲは「０」であり、このストローブタイミ
ングでのＳＨＭＯＯデータとして「Ｐ」が記録される。
めに、ＪＤＧＥ、ＪＤＧＷ共に「０」を維持する。した
がって、ＤＯＲは「０」であり、このストローブタイミ
ングでのＳＨＭＯＯデータとして「Ｐ」が記録される。
【００２４】図１０は、ＳＴＲの立ち上がりエッジタミ
ングが「３」の領域にある場合のタイミングチャートで
ある。この場合のタイミングチャートは図８と同様であ
る。すなわち、ＳＴＲの立ち上がりエッジタイミングで
ＳＨＭＯＯデータとして「Ｆ」が記録される。
ングが「３」の領域にある場合のタイミングチャートで
ある。この場合のタイミングチャートは図８と同様であ
る。すなわち、ＳＴＲの立ち上がりエッジタイミングで
ＳＨＭＯＯデータとして「Ｆ」が記録される。
【００２５】図１１は、ＳＴＲの立ち上がりのエッジタ
イミングが「４」の領域にある場合のタイミングチャー
トである。
イミングが「４」の領域にある場合のタイミングチャー
トである。
【００２６】この場合は、ＤＥが「０」の時にＳＴＲが
立ち上がるために、ＪＤＧＥ、ＪＤＧＷが共に「０」を
維持する。そして、ＡＮＤＢの入力側に「０」があるた
めにＤＯＲは「０」となり、これにより、ＳＴＲの立ち
上がりエッジタイミングでのＳＨＭＯＯデータとして
「Ｐ」が記録される。一方、ＯＲは両入力共に「０」で
あるためにＤＡＢは「１」となり、これ以降ＪＤＧＥ、
ＪＤＧＷ共に変化しないことがわかるために、ＤＡＢは
ＳＴＲの終了時点まで「１」である。ストローブ信号発
生部ＳＴＲＣは、これを受けて試験終了とし、以下スト
ローブ信号ＳＴＲを発生させない。
立ち上がるために、ＪＤＧＥ、ＪＤＧＷが共に「０」を
維持する。そして、ＡＮＤＢの入力側に「０」があるた
めにＤＯＲは「０」となり、これにより、ＳＴＲの立ち
上がりエッジタイミングでのＳＨＭＯＯデータとして
「Ｐ」が記録される。一方、ＯＲは両入力共に「０」で
あるためにＤＡＢは「１」となり、これ以降ＪＤＧＥ、
ＪＤＧＷ共に変化しないことがわかるために、ＤＡＢは
ＳＴＲの終了時点まで「１」である。ストローブ信号発
生部ＳＴＲＣは、これを受けて試験終了とし、以下スト
ローブ信号ＳＴＲを発生させない。
【００２７】図１２は、以上のタイミングチャートをま
とめて表示したものであって、出力波形の測定結果を示
している。同図に示すように、出力波形の測定結果は、
図５に示すエッジストローブ判定法による出力波形測定
結果と同じである。一方試験時間は、図６のウィンドウ
ストローブ判定法による試験時間と同じ、Ｔ０からＴ３
までである。
とめて表示したものであって、出力波形の測定結果を示
している。同図に示すように、出力波形の測定結果は、
図５に示すエッジストローブ判定法による出力波形測定
結果と同じである。一方試験時間は、図６のウィンドウ
ストローブ判定法による試験時間と同じ、Ｔ０からＴ３
までである。
【００２８】
【発明の効果】本発明によれば、エッジストローブ判定
法による測定結果と同じ結果を得ることができ、また、
測定に要する時間もウィンドウストローブ判定法による
測定時間と同じ時間にできる。例えば、１回の試験に要
する時間が１秒だとすると、図３のエッジストローブ判
定回路だけを用いて試験を行った場合は、半導体集積回
路の出力の特性測定結果を得るのに３８回の試験が必要
であり、３８回×１秒＝３８秒の時間がかかる。
法による測定結果と同じ結果を得ることができ、また、
測定に要する時間もウィンドウストローブ判定法による
測定時間と同じ時間にできる。例えば、１回の試験に要
する時間が１秒だとすると、図３のエッジストローブ判
定回路だけを用いて試験を行った場合は、半導体集積回
路の出力の特性測定結果を得るのに３８回の試験が必要
であり、３８回×１秒＝３８秒の時間がかかる。
【００２９】本発明では、試験されない部分の２２回の
試験を実施しなくてよいために、試験回数は１６回とな
り、 １６回×１秒＝１６秒 と、図３の回路を用いた試験方法に比較して２２秒短く
てすむ。このように、本発明によれば、簡単な回路構成
で半導体集積回路のテストスピードの短縮化を実現でき
る。
試験を実施しなくてよいために、試験回数は１６回とな
り、 １６回×１秒＝１６秒 と、図３の回路を用いた試験方法に比較して２２秒短く
てすむ。このように、本発明によれば、簡単な回路構成
で半導体集積回路のテストスピードの短縮化を実現でき
る。
【図１】エッジストローブ判定回路の回路図
【図２】ウィンドウストローブ判定回路の回路図
【図３】エッジストローブ判定法のタイミング図
【図４】ウィンドウストローブ判定法のタイミング図
【図５】エッジストローブ判定法による出力波形測定結
果を示す図
果を示す図
【図６】ウィンドウストローブ判定法による出力波形測
定結果を示す図
定結果を示す図
【図７】本発明の実施形態の半導体試験装置の機能ブロ
ック図
ック図
【図８】上記半導体試験装置によるタイミングチャート
【図９】上記半導体試験装置によるタイミングチャート
【図１０】上記半導体試験装置によるタイミングチャー
ト
ト
【図１１】上記半導体試験装置によるタイミングチャー
ト
ト
【図１２】上記半導体集積回路による出力波形測定結果
を示す図
を示す図
フロントページの続き
(56)参考文献 特開 平５−322980（ＪＰ，Ａ)
特開 平11−64455（ＪＰ，Ａ)
特開 平11−237454（ＪＰ，Ａ)
特開2000−75000（ＪＰ，Ａ)
特開2000−304832（ＪＰ，Ａ)
実開 平７−5080（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
Claims (3)
- 【請求項１】 半導体集積回路の出力端子または入出力
端子との接続を行うための入出力部を有し、該入出力部
に接続した半導体集積回路の出力電圧のレベルが期待値
かどうかを判定する半導体試験装置において、 立ち上がりエッジタイミングを時間軸方向に変化させな
がらストローブ信号を順次出力するストローブ信号発生
手段と、 前記ストローブ信号のエッジタイミングで前記出力電圧
のレベルを判定するエッジストローブ判定回路と、 前記ストローブ信号の信号幅内で前記出力電圧のレベル
を判定するウインドウストローブ判定回路と、 前記エッジストローブ判定回路の出力と前記ウインドウ
ストローブ判定回路の出力とを論理積し、ストローブ信
号の立ち上がりエッジタイミングでの判定結果を出力す
る論理積回路と、 前記エッジストローブ判定回路の出力と前記ウインドウ
ストローブ判定回路の出力とを論理和し、その出力が期
待値に対応する値となったとき試験終了信号を出力する
論理和回路と、を備える半導体試験装置。 - 【請求項２】 前記エッジストローブ判定回路は、前記
出力電圧と期待値とを排他的論理和する排他的論理和回
路と、その出力が入力端子Ｄに入力し前記ストローブ信
号がクロック端子ＣＫに入力するフリップフロップ回路
とから構成される、請求項１記載の半導体試験装置。 - 【請求項３】 ウインドウストローブ判定回路は、前記
排他的論理和回路の出力と前記ストローブ信号とを論理
積する論理積回路と、正論理レベルが入力端子Ｄに入力
し前記論理積回路の出力がクロック端子ＣＫに入力する
フリップフロップ回路とから構成される、請求項２記載
の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042499A JP3519329B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042499A JP3519329B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001153933A JP2001153933A (ja) | 2001-06-08 |
| JP3519329B2 true JP3519329B2 (ja) | 2004-04-12 |
Family
ID=18336833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34042499A Expired - Fee Related JP3519329B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3519329B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028040A1 (ja) * | 2007-08-27 | 2009-03-05 | Advantest Corporation | 試験装置および製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5143836B2 (ja) * | 2007-06-27 | 2013-02-13 | 株式会社アドバンテスト | 検出装置及び試験装置 |
| JP4985666B2 (ja) * | 2009-01-28 | 2012-07-25 | 横河電機株式会社 | 半導体試験装置及び半導体試験方法 |
-
1999
- 1999-11-30 JP JP34042499A patent/JP3519329B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028040A1 (ja) * | 2007-08-27 | 2009-03-05 | Advantest Corporation | 試験装置および製造方法 |
| JP5202531B2 (ja) * | 2007-08-27 | 2013-06-05 | 株式会社アドバンテスト | 試験装置および製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001153933A (ja) | 2001-06-08 |
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