JP4985666B2 - 半導体試験装置及び半導体試験方法 - Google Patents

Description

本発明は、半導体メモリ、ＬＳＩ（Large Scale Integraton）等の半導体デバイスの試験を行って試験結果を表示する半導体試験装置及び半導体試験方法に関する。

従来から、半導体デバイスの初期不良を試験するためにメモリテスタやロジックテスタ等の半導体試験装置が用いられている。この半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから得られる信号と所定の判定電圧値（比較信号）とを比較するとともに、その比較結果と予め定められた期待値とが一致するか否か（パス／フェイル）を判定することによりＤＵＴの良／不良を試験する装置である。

また、半導体試験装置は、ＤＵＴから出力される信号に対し、上記の判定電圧値や上記の判定のタイミングを徐々に変化させつつパス／フェイルを判定し、その判定結果をプロットすることでＤＵＴから出力される信号の波形を求めるデータスキャン機能を備える。このデータスキャン機能を用いることにより、ユーザは、ＤＵＴから出力される信号波形を観察することができる。

図７は、従来の半導体試験装置が備えるデータスキャン機能を説明するための図である。データスキャン機能によって信号波形を求める場合には、図７（ａ）に示す通り、時間軸（図中横方向）及び電圧軸（図中縦方向）の各々が複数に分割され、時間軸の分割点（両端点を含む、以下同じ）と電圧軸の分割点（両端点を含む、以下同じ）との交点の各々においてＤＵＴの試験が行われる。ここで、時間軸及び電圧軸の分割数は、ユーザによって設定される分解能によって規定される。

上記の分解能は、時間軸及び電圧軸の分割の細かさを規定するものであり、通常、時間軸については「レート」と呼ばれる試験サイクルに対する分割数が設定され、電圧軸についてはＤＵＴの「Ｈ（ハイ）」レベルの電圧と「Ｌ（ロー）」レベルの電圧とが含まれる電圧範囲に対する分割数が設定される。分解能は時間軸と電圧軸とにそれぞれ異なる値を設定することができるが、図７（ａ）に示す例では、説明を簡単にするために、時間軸及び電圧軸の分割数を共に「１０」にしている。

時間軸及び電圧軸の分割数が共に「１０」である場合には、時間軸の分割点の数及び電圧軸の分割点の数が共に「１１」になる。よって、これらの交点の総数は「１２１」になり、ＤＵＴの試験が１２１回繰り返される。尚、図７（ａ）において、各交点に付された番号（丸印で囲まれた番号）は各交点の試験順番を示しており、番号「１」が付された交点から番号「１２１」が付された交点まで順に試験が行われる。

具体的には、まず判定タイミングを変化させずに番号「１」が付された交点から番号「１１」が付された交点まで順次判定電圧値を変化させつつ試験が行われる。次に、判定タイミングを所定値（図７（ａ）に示す分割した時間軸の１マス分）だけ変化させるとともに判定電圧値を初期値に戻してから、判定タイミングを変化させずに番号「１２」が付された交点から番号「２２」が付された交点まで順次判定電圧値を変化させつつ試験が行われる。以下、番号「１２１」が付された交点まで同様の試験が行われる。

ここで、ＤＵＴの試験では、一般的にＤＵＴが備える複数のピンに試験信号が同時に印加され、ＤＵＴの複数のピンから出力される信号が測定される。このため、図７に示す通り、番号「１」が付された交点から番号「１２１」が付された交点までの各試験においても、複数のピンに対して試験信号が同時に印加されるとともに、複数のピンから出力される信号が測定される。

図７（ｂ）は、データスキャン機能により得られる信号波形の一例を示す図である。図７（ｂ）において交点に付された記号「Ｐ」（丸印で囲まれた記号「Ｐ」）はその交点における試験結果がパスであることを意味し、記号「Ｆ」（丸印で囲まれた記号「Ｆ」）はその交点における試験結果がフェイルであることを意味する。図７（ｂ）に示す通り、時間軸の分割点の各々における変化点（パスからフェイルに変化する最初の交点）同士を直線で結ぶことにより、ＤＵＴから得られる実際の信号波形ＷＦ１０１に似た疑似波形ＷＦ１０２が得られる。

この疑似波形ＷＦ１０２を表示装置に表示することにより、ユーザはＤＵＴから出力される信号の波形を観察することができる。前述の通り、データスキャン機能では、ＤＵＴの複数のピンから出力される信号が測定されるため、各々のピンから出力される信号の信号波形を、図７（ｂ）に示す信号波形と同様に表示装置に表示させることができる。尚、図７（ｂ）では、理解を容易にするために信号波形ＷＦ１０１を図示しているが、これは表示されることはない。

図７（ｂ）に示す例では、時間軸及び電圧軸の分解能が「１０」に設定された場合を例に挙げているため、実際の信号波形ＷＦ１０１と疑似波形ＷＦ１０２との乖離が大きいが、時間軸及び電圧軸の分解能を高く設定することにより、疑似波形ＷＦ１０２を実際の信号波形ＷＦ１０１に近づけることができる。但し、分解能を高く設定するほど試験回数が増加するため試験に長時間を要してしまい、分解能と試験時間とはトレードオフの関係にある。尚、従来の信号波形の表示が可能な半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。

特開平０８−１８４６４１号公報

ところで、上述した通り、従来の半導体試験装置において、データスキャン機能を用いて信号波形を求める場合には、時間軸の分割点と電圧軸の分割点との交点の数分の試験を繰り返し、全ての交点についてパス／フェイルを求めた後に信号波形が表示される。このため、ユーザは全ての交点についての試験が終わるまでは信号波形を観察することができず、長時間の待ち時間が発生して試験効率が低下するという問題があった。特に、分解能を高く設定した場合には待ち時間が長くなり、試験効率が極端に低下してしまう。

従来の半導体試験装置において、信号波形を効率的に観察するためには、ユーザが以下の手順を経る必要があった。つまり、まずユーザが分解能を低く設定して信号波形の全体を大まかに観察し、次にその観察結果から必要であれば分解能を高く設定して再度試験を行って信号波形の詳細を確認するという手順である。しかしながら、かかる手順により信号波形を観察しようとすると、ユーザの負担が増大してしまうという問題がある。

本発明は上記事情に鑑みてなされたものであり、ユーザの負担を増大させることなしにユーザの待ち時間を短縮することで効率的に信号波形を観察することができる半導体試験装置及び半導体試験方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（３０）に試験信号（Ｓ１〜Ｓｎ）を印加して得られる信号（Ｄ１〜Ｄｎ）と所定の比較信号とを比較する比較部（１５ｂ）と、当該比較部の比較結果と予め定められた期待値とが一致するか否かを所定のタイミングで判定する判定部（１６）とを備えており、前記比較信号の大きさと前記判定のタイミングとを変化させつつ前記半導体デバイスの試験を行う半導体試験装置（１）において、前記判定部の判定結果が変化する変化点を示す変化点情報を、前記判定部に設定される前記判定のタイミング毎に記憶する記憶部（２５）と、前記判定部に設定したタイミングについての変化点情報が前記記憶部に記憶されている場合に、前記比較部に設定すべき比較信号と前記記憶部に記憶されている当該変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かを制御する制御部（２４）とを備えることを特徴としている。
この発明によると、判定部に設定したタイミングについての変化点情報が記憶部に記憶されている場合には、比較部に設定すべき比較信号と記憶部に記憶されている変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かが制御部により制御される。
また、本発明の半導体試験装置は、前記記憶部が、前記判定部の判定結果が第１判定結果から第２判定結果に変化する場合に、前記判定部に設定される前記判定のタイミングの各々について、前記第１判定結果が得られる前記比較信号の最大値と、前記第２判定結果が得られる前記比較信号の最小値とを前記変化点情報として記憶することを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最小値よりも小さい場合、又は前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最大値よりも大きい場合には、前記半導体デバイスに対する試験を実施しないことを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最小値以上であって前記最大値以下である場合には、前記半導体デバイスに対する試験を実施して得られる前記判定部の判定結果に基づいて前記記憶部に記憶された前記変化点情報を更新することを特徴としている。
上記課題を解決するために、本発明の半導体試験方法は、半導体デバイス（３０）に試験信号（Ｓ１〜Ｓｎ）を印加して得られる信号（Ｄ１〜Ｄｎ）と所定の比較信号とを比較し、当該比較の結果と予め定められた期待値とが一致するか否かを所定のタイミングで判定して判定結果を得る半導体試験方法において、前記比較信号の大きさ及び前記判定のタイミングの少なくとも一方を変化させつつ前記半導体デバイスの試験を行い、前記判定結果が変化する変化点を示す変化点情報を前記判定のタイミング毎に記憶する第１ステップ（Ｓ４５〜Ｓ５２）と、設定すべき比較信号と前記第１ステップで記憶された前記変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かを制御する第２ステップ（Ｓ４３、Ｓ４４）とを有することを特徴としている。
また、本発明の半導体試験方法は、予め設定された第１分解能よりも低い第２分解能で前記比較信号の大きさ及び前記判定のタイミングを変化させつつ前記第１，第２ステップを行い（Ｓ１）、前記第２分解能から前記第１分解能まで徐々に分解能を高めながら前記比較信号の大きさ及び前記判定のタイミングの少なくとも一方を変化させつつ前記第１，第２ステップを行う（Ｓ２、Ｓ３）ことを特徴としている。

本発明によれば、判定部に設定したタイミングについての変化点情報が記憶部に記憶されている場合に、比較部に設定すべき比較信号と記憶部に記憶されている変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かを制御しており、信号波形を表示する上で明らかに不要である試験が自動的に省略されるため、ユーザの負担を増大させることなしにユーザの待ち時間を短縮することができ、効率的に信号波形を観察することができるという効果がある。

本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の一実施形態による半導体試験装置の信号波形表示時の動作を示すフローチャートである。 本発明の一実施形態による半導体試験装置の信号波形表示時の動作を示すフローチャートである。 粗波形表示ステップＳ１で行われる処理を説明するための図である。 時間軸精細表示ステップＳ２で行われる処理を説明するための図である。 電圧軸精細表示ステップＳ３で行われる処理を説明するための図である。 従来の半導体試験装置が備えるデータスキャン機能を説明するための図である。

以下、図面を参照して本発明の一実施形態による半導体試験装置及び半導体試験方法について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、試験装置１０及び制御装置２０を備えており、制御装置２０の制御の下で試験装置１０がＤＵＴ３０の試験を行う。尚、ＤＵＴ３０の試験は複数並列して行われることが殆どであるが、図１では図示を簡単化するために、１つのＤＵＴ３０のみを図示している。

試験装置１０は、コントローラ１１、パターン発生部１２、フォーマッタ１３、タイミング発生部１４、ピンエレクトロニクス１５、及び判定部１６を備えており、制御装置２０の制御の下でＤＵＴ３０に対する試験を実施する。具体的には、ＤＵＴ３０に印加すべき試験信号Ｓ１〜Ｓｎを発生し、試験信号Ｓ１〜ＳｎをＤＵＴ３０に印加して得られる信号Ｄ１〜Ｄｎと所定の判定電圧値（比較信号）とを比較するとともに、その比較結果と予め定められた期待値とが一致するか否か（パス（第１判定結果）／フェイル（第２判定結果））を判定することによりＤＵＴ３０の良／不良を試験する。

コントローラ１１は、予めユーザによって作成された試験プログラム又は制御装置２０から出力される制御信号に従って、試験装置１０に設けられた各ブロックを制御することにより、試験装置１０の動作を統括的に制御する。例えば、パターン発生部１２におけるパターンの発生・停止を制御し、タイミング発生部１４におけるタイミング信号ＴＭ及びストローブ信号ＳＴの発生タイミングを制御し、ピンエレクトロニクス１５に設けられるコンパレータ１５ｂで用いられる判定電圧値（比較信号）の制御等を行う。

パターン発生部１２は、コントローラ１１の制御の下で、ＤＵＴ３０に印加する試験信号Ｓ１〜Ｓｎを生成するための試験パターンＰ１、及び判定部１６におけるパス／フェイル判定に用いられる期待値を生成するための期待値パターンＥ１を発生する。フォーマッタ１３は、パターン発生部１２から出力される試験パターンＰ１を入力としており、タイミング発生部１４から出力されるタイミング信号ＴＭと、入力される試験パターンＰ１とからＤＵＴ３０に印加すべき試験信号Ｓ１〜Ｓｎの元となるタイミングが規定された信号を生成する。

タイミング発生部１４は、コントローラ１１の制御の下で、ＤＵＴ３０に印加する試験信号Ｓ１〜Ｓｎのタイミングを規定するタイミング信号ＴＭと、判定部１６においてパス／フェイルを判定するタイミングを規定するストローブ信号ＳＴとを生成する。ピンエレクトロニクス１５は、複数のドライバ１５ａ及びコンパレータ１５ｂ（比較部）とを備えており、ＤＵＴ３０に対するインターフェイスとして機能する。ドライバ１５ａは、出力端が各々異なるテスタピンに接続されており、フォーマッタ１３から出力される信号からＤＵＴ３０に印加すべき試験信号Ｓ１〜Ｓｎを生成する。コンパレータ１５ｂは、入力端が各々異なるテスタピンに接続されており、ＤＵＴ３０から出力される信号Ｄ１〜Ｄｎと判定電圧値（比較信号）とを比較する。

判定部１６は、パターン発生部１２から出力される期待値パターンＥ１から期待値を生成し、ピンエレクトロニクス１５に設けられたコンパレータ１５ｂから出力される信号（ＤＵＴ３０から出力される信号Ｄ１〜Ｄｎと判定電圧値との比較結果を示す信号）と期待値とを、タイミング発生部１４から出力されるストローブ信号ＳＴのタイミングで比較してパス／フェイルを判定する。判定部１６の判定結果（試験結果）は、コントローラ１１に出力される。尚、ここでは説明を簡単にするために、判定部１６の判定結果を直接コントローラ１１に出力する場合を例に挙げているが、判定部１６の判定結果を所謂フェイルメモリといわれるメモリに一時的に記憶しても良い。

制御装置２０は、操作部２１、本体部２２、及び表示部２３を備えており、ＤＵＴ３０の試験を行う際に試験装置１０を制御するとともに、ＤＵＴ３０の試験によって得られた試験結果を取得して表示部２３に表示する。この制御装置２０は、ワークステーション又はパーソナルコンピュータ等のコンピュータで実現される。操作部２１は、ユーザによって操作され、本体部２２に対してユーザの各種の指示を入力するためのものである。この操作部２１は、例えばキーボードやマウス等により実現される。

本体部２２は、制御部２４、記憶部２５、及び表示制御部２６を備えており、操作部２１からの入力に応じた試験装置１０の制御や、試験装置１０で得られた試験結果の表示処理等を行う。制御部２４は、試験装置１０が備えるコントローラ１１との間で通信を行って制御信号の出力及び試験結果の取得を行う。この制御部２４が試験装置１０を制御することで、ＤＵＴ３０から出力される信号Ｄ１〜Ｄｎの波形を求めるデータスキャン機能を実現することが可能である。

データスキャン機能が実現される場合には、コンパレータ１５ｂで用いられる判定電圧値やタイミング発生部１４から発生されるストローブ信号ＳＴの発生タイミングを変化させつつ信号Ｄ１〜Ｄｎのパス／フェイルを判定する制御が制御部２４によって行われる。尚、データスキャン機能が実現される場合に制御部２４によって行われる制御の詳細については後述する。

記憶部２５は、制御部２４が試験装置１０から取得した試験結果や変化点情報等を記憶する。ここで、変化点情報とは、判定部１６におけるパス／フェイルの判定結果が変化する変化点を示す情報であって、ストローブ信号ＳＴの発生タイミング（判定部１６に設定される判定タイミング）毎に得られる情報である。具体的に、この変化点情報には、判定部１６から得られる判定結果がパス（第１判定結果）である場合における判定電圧値の最大値を示す最大値情報と、判定部１６から得られる判定結果がフェイル（第２判定結果）である場合における判定電圧値の最小値を示す最大値情報とが含まれる。

判定部１６に設定される判定タイミング毎の最大値情報はパス用配列ＰＡとして、判定部１６に設定される判定タイミング毎の最小値情報はフェイル用配列ＦＡとしてとして記憶部２５にそれぞれ記憶される（図４（ｂ）〜図６（ｂ）参照）。この記憶部２５は、ＲＡＭ(Random Access Memory）等の半導体メモリ又はハードディスク装置で実現される。

表示制御部２６は、表示部２３に表示させる内容の制御を行う。例えば、試験装置１０から得られる試験結果を、時間軸と電圧軸とを有するウィンドウにプロット表示することにより、電圧が経時的に変化する信号波形を二次元表示する。表示部２３は、本体部２２に設けられた表示制御部２６の制御の下で、試験装置１０がＤＵＴ３０の試験を行って得られた試験結果等を表示する。この表示部２３は、ＣＲＴ（Cathode Ray Tube）や液晶表示装置等により実現される。

次に、信号波形を表示する場合における半導体試験装置１の動作について説明する。図２，図３は本発明の一実施形態による半導体試験装置の信号波形表示時の動作を示すフローチャートである。尚、図３は、図２中のステップＳ１３，Ｓ２２，Ｓ３２で行われる処理の詳細を示すフローチャートである。図２に示すフローチャートは、ユーザが制御装置２０の操作部２１を操作して波形表示の指示を行うことにより開始される。動作が開始されると、図２に示す通り、粗波形表示ステップＳ１、時間軸精細表示ステップＳ２、及び電圧軸精細表示ステップＳ３が順に行われる。

粗波形表示ステップＳ１は、信号波形が表示されるウィンドウに設定される時間軸（表示部１３の画面横方向の軸）及び電圧軸（表示部１３の画面縦方向の軸）の双方について、ユーザによって設定された分解能（第１分解能）よりも低い分解能（第２分解能）で信号波形を表示するステップである。時間軸精細表示ステップＳ２は、時間軸のみについて粗波形表示ステップＳ１で表示された分解能（第２分解能）からユーザによって設定された分解能（第１分解能）まで徐々に分解能を高めながら信号波形を表示するステップである。電圧軸精細表示ステップＳ３は、電圧軸のみについて粗波形表示ステップＳ１で表示された分解能（第２分解能）からユーザによって設定された分解能（第１分解能）まで徐々に分解能を高めながら信号波形を表示するステップである。

このように、本実施形態では、まず粗波形表示ステップＳ１において信号波形の全体がユーザによって設定される分解能よりも低い分解能で表示され、次いで、時間軸精細表示ステップＳ２及び電圧軸精細表示ステップＳ３の各々において、時間軸及び電圧軸の分解能が徐々に高められながら信号波形の詳細が徐々に表示される。ここで、電圧軸精細表示ステップＳ３よりも前に時間軸精細表示ステップＳ２を行うのは、ディジタル信号を観察する場合には、立ち上がりエッジ及び立ち下がりエッジの位置（時間位置）が重要になるため、ユーザがその位置をいち早く確認できるようにするためである。以下、粗波形表示ステップＳ１、時間軸精細表示ステップＳ２、及び電圧軸精細表示ステップＳ３の各々の詳細について順に説明する。

粗波形表示ステップＳ１が開始されると、まずＤＵＴ３０の試験及び信号波形の表示を行う上で必要な各種の初期設定が行われる（ステップＳ１１）。この初期設定では、信号波形が表示されるウィンドウに設定される時間軸（表示部２３の画面横方向の軸）及び電圧軸（表示部２３の画面縦方向の軸）の各々の分解能の設定、その時間軸及び電圧軸の最大値及び最小値の設定、信号波形の観察対象とするテスタピンの特定、パス用配列ＰＡ及びフェイル用配列ＦＡの初期設定等が行われる。

上記の分解能の設定では、表示制御部２６の制御の下で、分解能を入力するための入力ウィンドウが表示部２３に表示され、ユーザがその入力ウィンドウに分解能を示す数値を入力することで分解能の設定が行われる。ここで、時間軸と電圧軸とで異なる分解能を設定することが可能である。尚、以下では説明を簡単にするために、信号波形が表示されるウィンドウに設定される時間軸及び電圧軸の分解能が「４」に設定されたとする。

上記の時間軸及び電圧軸の最大値及び最小値の設定では、例えば、時間軸の最小値は各レートの開始位置に設定され、最大値は各レートの終了位置に設定される。また、電圧軸の最小値及び最大値は、ＤＵＴ３０から得られる信号Ｄ１〜Ｄｎの「Ｈ」レベルの電圧と「Ｌ」レベルの電圧とが含まれるように設定される。例えば、信号Ｄ１〜Ｄｎの「Ｌ」レベルの電圧が１［Ｖ］であって「Ｈ」レベルの電圧が４．５［Ｖ］であるとすると、電圧軸の最小値は０［Ｖ］に設定され、最大値は５［Ｖ］に設定される。設定された電圧軸の最小値及び最大値は、コンパレータ１５ｂで用いられる判定電圧値の最小値及び最大値としてそれぞれ用いられる。

上記のテスタピンの特定では、ＤＵＴ３０から出力される信号Ｄ１〜Ｄｎが入力されるテスタピンのうち、信号波形の観察対象とするテスタピンを特定する処理が行われる。ここで、テスタピンの特定はユーザが任意に行うことができる。例えば、コンパレータ１５ｂの入力端が接続されたテスタピンの全てを特定することも、これらテスタピンのうちの１つのみを特定することも可能である。尚、本実施形態では、説明を簡単にするために、コンパレータ１５ｂの入力端が接続されたテスタピンのうちの１つのみが特定されたとする。

上記のパス用配列ＰＡ及びフェイル用配列ＦＡの初期設定では、設定された時間軸の分解能に応じた配列数のパス用配列及びフェイル用配列がそれぞれ作成されて記憶部２５に記憶される。上述した通り、本実施形態では、時間軸の分解能が「４」に設定されているため、配列数が５（分解能「４」＋１）であるパス用配列ＰＡ及びフェイル用配列ＦＡがそれぞれ作成される。尚、作成されたパス用配列ＰＡ及びフェイル用配列ＦＡは、値「−１」が格納されて初期化されている。

以上の初期設定が終了すると、信号波形が表示されるウィンドウの電圧軸及び時間軸の各々について、ステップＳ１１で設定された分解能を低下させて最初に表示すべき信号波形の分解能（第２分解能）を求める処理が制御部２４で行われる（ステップＳ１２）。例えば、ステップＳ１１で設定された分解能「４」を、分解能「２」に低下させる処理が行われる。

図４は、粗波形表示ステップＳ１で行われる処理を説明するための図である。図４（ａ）に示す通り、ユーザによって入力された分解能が「４」である場合には、時間軸の分割点の数及び電圧軸の分割点の数が共に「５」になる。尚、以下の説明では、図４（ａ）に示す通り、時間軸の分割点の各々において判定部１６に設定される判定タイミングを「ｔ１」〜「ｔ５」とし、電圧軸の分割点の各々においてコンパレータ１５ｂに設定される判定電圧値を「Ｖ１」〜「Ｖ５」とする。

時間軸の分割点の数及び電圧軸の分割点の数が共に「５」である場合には、これらの交点の総数は「２５」になり、本来であればＤＵＴ３０の試験が２５回繰り返される筈である。しかしながら、上記のステップＳ１２の処理によって求められた分解能が「２」であるため、実際に試験が行われるのは、図４（ａ）中において丸印が付された交点（２５個の交点）のうち、時間軸の分割点のうちの１個おきの分割点と、電圧軸の分割点のうちの１個おきの分割点との交点、即ち図４（ａ）において番号「１」〜「９」が付されている９個の交点のみになる。

ステップＳ１２の処理が終了すると、制御装置２０の制御部２４から試験装置１０のコントローラ１１に対して制御信号が出力され、ＤＵＴ３０に対する試験が開始される（ステップＳ１３）。具体的には、図４（ａ）において番号「１」〜「９」が付されている９個の交点について、番号順に図３のフローチャートに示す処理が行われることにより順次試験が行われる。

ＤＵＴ３０に対する試験が開始されると、まず制御部２４の制御の下で、コントローラ１１により判定部１６の判定タイミングが図４（ａ）に示す判定タイミング「ｔ１」に設定される（ステップＳ４１）。次に、制御部２４において、コンパレータ１５ｂで用いられる判定電圧値が最小値（図４（ａ）に示す判定電圧値「Ｖ１」）に設定される（ステップＳ４２）。かかる設定により、図４（ａ）に示す番号「１」が付されている交点における試験の準備が完了する。

次いで、設定された判定電圧値「Ｖ１」が記憶部２５に記憶された判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値よりも大であるか否かが制御部２４で判断される（ステップＳ４３）。ここで、初期状態では判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値が「−１」であるため、判断結果は「ＮＯ」になる。次に、設定された判定電圧値が記憶部２５に記憶された判定タイミング「ｔ１」に対応するパス用配列ＰＡの値よりも小であるか否かが制御部２４で判断される（ステップＳ４４）。ここで、初期状態では判定タイミング「ｔ１」に対応するパス用配列ＰＡの値が「−１」であるため、判断結果は「ＮＯ」になる。

以上の処理が終了すると、制御部２４の制御の下で、コントローラ１１によりコンパレータ１５ｂで用いられる判定電圧値が判定電圧値「Ｖ１」（ステップＳ４２で設定された最小値）に設定された後に、試験装置１０によってＤＵＴ３０に対する試験が実施される（ステップＳ４５）。試験が実施されると、まずコントローラ１１からパターン発生部１２に対して制御信号が出力され、これによりパターン発生部１２から試験パターンＰ１及び期待値パターンＥ１が出力される。パターン発生部１２から出力された試験パターンＰ１はフォーマッタ１３に入力され、フォーマッタ１３においてタイミング発生部１４からのタイミング信号ＴＭによってタイミングが規定された信号が生成される。フォーマッタ１３で生成された信号は、ピンエレクトロニクス１５に設けられたドライバ１５ａに入力され、これにより試験信号Ｓ１〜Ｓｎが生成されてＤＵＴ３０に印加される。

試験信号Ｓ１〜ＳｎがＤＵＴ３０に印加されると、ＤＵＴ３０からは試験信号Ｓ１〜Ｓｎに応じた信号Ｄ１〜Ｄｎが出力される。これらの信号Ｄ１〜Ｄｎはコンパレータ１５ｂに入力されてステップＳ４２で設定された判定電圧値「Ｖ１」と比較される。各コンパレータ１５ｂの比較結果は判定部１６に入力され、タイミング発生部１４から出力されるストローブ信号ＳＴのタイミングで、パターン発生部１２から出力された期待値パターンＥ１を用いて生成された期待値と比較されてパス／フェイルが判定される。判定部１６で得られた各判定結果は、コントローラ１１を介して制御装置２０に出力され、制御装置２０の記憶部２５に記憶される。これにより、図４（ａ）に示す番号「１」が付された交点における試験が終了する。

次に、ステップＳ４５で実施された試験の試験結果がパスであるか否かが制御部２４で判断される（ステップＳ４６）。ここで、図４（ａ）に示す番号「１」が付された交点における試験の試験結果がパスであるとすると、ステップＳ４６の判断結果は「ＹＥＳ」になる。すると、現在コンパレータ１５ｂに設定されている判定電圧値「Ｖ１」が記憶部２５に記憶されている判定タイミング「ｔ１」に対応するパス用配列ＰＡの値よりも大であるか否かが制御部２４で判断される（ステップＳ４７）。

ここでは、判定タイミング「ｔ１」に対応するパス用配列ＰＡの値が「−１」であるため、ステップＳ４７の判断結果は「ＹＥＳ」となり、制御部２４によって記憶部２５に記憶されているパス用配列ＰＡの値が更新される（ステップＳ４８）。具体的には、判定タイミング「ｔ１」に対応するパス用配列ＰＡに、コンパレータ１５ｂに設定されている現在の判定電圧値「Ｖ１」が格納される。尚、ステップＳ４７の判断結果が「ＮＯ」である場合にはステップＳ４８の処理は省略される。

以上の処理が終了すると、新たに設定すべき判定電圧値が有るか否かが制御部２４によって判断される（ステップＳ４９）。図４（ａ）に示す例では、番号「２」，「３」が付された交点における試験を実施するために設定すべき判定電圧値が有るため、ステップＳ４９の判断結果は「ＹＥＳ」になる。すると、制御部２４において、コンパレータ１５ｂで用いられる新たな判定電圧値が設定される（ステップＳ４２）。ここでは、図４（ａ）に示す判定電圧値「Ｖ３」が設定される。かかる設定により、図４（ａ）に示す番号「２」が付されている交点における試験の準備が完了する。

次いで、設定された判定電圧値「Ｖ３」が記憶部２５に記憶された判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値よりも大であるか否か（ステップＳ４３）、及び判定タイミング「ｔ１」に対応するパス用配列ＰＡの値よりも小であるか否か（ステップＳ４４）が制御部２４でそれぞれ判断される。ここで、判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値が「−１」であり、判定タイミング「ｔ１」に対応するパス用配列ＰＡの値は「Ｖ１」であるため、ステップＳ４３，Ｓ４４の判断結果は何れも「ＮＯ」になる。すると、制御部２４の制御の下で、コントローラ１１によりコンパレータ１５ｂで用いられる判定電圧値が判定電圧値「Ｖ３」に設定された後に、試験装置１０によってＤＵＴ３０に対する試験が実施される（ステップＳ４５）。これにより、図４（ａ）に示す番号「２」が付された交点における試験が実施される。

ステップＳ４５で実施された試験が終了すると、その試験結果がパスであるか否かが判断される（ステップＳ４６）。ここで、図４（ａ）に示す番号「２」が付された交点における試験の試験結果がフェイルであるとすると、ステップＳ４６の判断結果は「ＮＯ」になる。すると、現在コンパレータ１５ｂに設定されている判定電圧値「Ｖ３」が記憶部２５に記憶されている判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値よりも小であるか否かが制御部２４で判断される（ステップＳ５０）。

ここでは判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値が「−１」であるため、ステップＳ５０の判断結果は「ＹＥＳ」となり、制御部２４によって記憶部２５に記憶されているフェイル用配列ＦＡの値が更新される（ステップＳ５１）。具体的には、判定タイミング「ｔ１」に対応するフェイル用配列ＦＡに、コンパレータ１５ｂに設定されている現在の判定電圧値「Ｖ３」が格納される。尚、ステップＳ５０の判断結果が「ＮＯ」である場合にはステップＳ５１の処理は省略される。

以上の処理が終了すると、再度新たに設定すべき判定電圧値が有るか否かが制御部２４によって判断される（ステップＳ４９）。図４（ａ）に示す例では、番号「３」が付された交点における試験を実施するために設定すべき判定電圧値が有るため、ステップＳ４９の判断結果は「ＹＥＳ」になる。すると、制御部２４において、コンパレータ１５ｂで用いられる新たな判定電圧値が設定される（ステップＳ４２）。ここでは、図４（ａ）に示す判定電圧値「Ｖ５」が設定される。かかる設定により、図４（ａ）に示す番号「３」が付されている交点における試験の準備が完了する。

次いで、設定された判定電圧値「Ｖ５」が記憶部２５に記憶された判定タイミング「ｔ１」に対応するフェイル用配列ＦＡの値よりも大であるか否かが制御部２４で判断される（ステップＳ４３）。ここでは、判定タイミング「ｔ１」に対応するフェイル用配列ＦＡに判定電圧値「Ｖ３」が格納されており、ステップＳ４２で新たに設定された判定電圧値「Ｖ５」は、判定電圧値「Ｖ３」よりも大であるため、判定結果が「ＹＥＳ」になる。すると、図４（ａ）に示す番号「５」が付されている交点における試験（ステップＳ４５）は実施されずに処理はステップＳ４９に進み、再度新たに設定すべき判定電圧値が有るか否かが制御部２４によって判断される。

図４（ａ）に示す例では、判定タイミング「ｔ１」においては、試験を実施するために設定すべき判定電圧値が無いため、ステップＳ４９の判断結果は「ＮＯ」になる。すると、制御部２４において、新たに設定すべき判定タイミングが有るか否かが制御部２４によって判断される（ステップＳ５２）。図４（ａ）に示す例では、設定すべき判定タイミングとして「ｔ３」,「ｔ５」が有るため、ステップＳ５２の判断結果は「ＹＥＳ」になる。

すると、制御部２４の制御の下で、コントローラ１１により判定部１６の判定タイミングが図４（ａ）に示す判定タイミング「ｔ３」に設定され（ステップＳ４１）るとともに、制御部２４においてコンパレータ１５ｂで用いられる判定電圧値が判定電圧値「Ｖ１」に設定され（ステップＳ４２）、図４（ａ）に示す番号「４」が付されている交点における試験の準備が完了する。以下、ステップＳ５２の判断結果が「ＮＯ」になるまで同様の処理が繰り返される。ステップＳ５２の判断結果が「ＮＯ」になると、図４（ａ）中の番号「１」〜「９」が付されている９個の交点についての試験が終了する。

これら各交点での試験が終了すると、それらの試験結果（パス／フェイル）が表示制御部１６によって表示部１３のウィンドウにプロット表示され、これにより低分解能の粗い信号波形が表示される（ステップＳ１４）。図４（ｂ）は、粗波形表示ステップＳ１で表示される信号波形の一例を示す図である。図４（ｂ）において交点に付された記号「Ｐ」（丸印で囲まれた記号「Ｐ」）はその交点における試験結果がパスであることを意味し、記号「Ｆ」（丸印で囲まれた記号「Ｆ」）はその交点における試験結果がフェイルであることを意味する。また、記号「×」（丸印で囲まれた記号「×」）はその交点における試験が実施されなかったことを意味する。

図４（ｂ）に示す通り、試験が行われた時間軸の分割点の各々における変化点（パスからフェイルに変化する最初の交点）同士を結んだ直線を表示制御部１６が作成することにより、疑似波形ＷＦ１１が表示部１３に表示される。図４（ｂ）に示す例では、三角波状の疑似波形ＷＦ１１が表示されており、ＤＵＴ３０から実際に得られる矩形波状の信号波形ＷＦ１０とは大きく乖離していることが分かる。これは、時間軸及び電圧軸の分解能が共に低すぎるからである。尚、図４（ｂ）では、理解を容易にするために、ＤＵＴ３０から実際に得られる信号波形ＷＦ１０を図示しているが、これは表示されることはない。

ここで、図４（ｂ）に示す通り、判定タイミング「ｔ１」，「ｔ５」に対応するフェイル用配列ＦＡには判定電圧値「Ｖ３」がそれそれ格納され、パス用配列ＰＡには判定電圧値「Ｖ１」がそれぞれ格納される。また、判定タイミング「ｔ３」に対応するフェイル用配列ＦＡには判定電圧値「Ｖ５」が格納され、パス用配列ＰＡには判定電圧値「Ｖ３」が格納される。判定タイミング「ｔ２」，「ｔ４」に対応するフェイル用配列ＦＡ及びパス用配列ＰＡは、初期値「−１」のままである。尚、図４（ｂ）においては、理解を容易にするために、フェイル用配列ＦＡ及びパス用配列ＰＡの内容を図示しているが、これらは上記の信号波形ＷＦ１０と同様に表示されることはない。以上の処理によって粗波形表示ステップＳ１は終了し、次いで時間軸精細表示ステップＳ２が開始される。

時間軸精細表示ステップＳ２が開始されると、制御部２４によって信号波形が表示されるウィンドウの時間軸の分解能を上昇させる処理が行われる。具体的には、図４（ａ）に示す試験が行われた時間軸の分割点の間（判定タイミングが「ｔ１」，「ｔ３」，「ｔ５」に設定される分割点の間）をそれぞれ２分割する処理が行われる（ステップＳ２１）。以上の処理が終了すると、制御部２４から試験装置１０に対して制御信号が出力され、ステップＳ２１の処理で新たに分割された分割点についての試験が行われる（ステップＳ２２）。

図５は、時間軸精細表示ステップＳ２で行われる処理を説明するための図である。図５（ａ）に示す通り、時間軸の分割点のうち、紙面左端の分割点を第１番目として、偶数番目（第２，４番目）の分割点にかかる交点の試験が行われる。つまり、判定部１６における判定タイミングを「ｔ２」に設定して、第２番目の分割点に係る交点である番号「１０」が付された交点から番号「１２」が付された交点まで順次判定電圧値を変化させつつ試験が行われる。

次に、判定タイミングを「ｔ４」に設定して、第４番目の分割点に係る交点である番号「１３」が付された交点から番号「１５」が付された交点まで順次判定電圧値を変化させつつ試験が行われる。これらの各交点の試験は、図３に示すフローチャートに従って順次行われる。尚、図５（ａ）において交点に付された文字「済」（丸印で囲まれた文字「済」）は、その交点における試験がステップＳ１３で実行済みであることを意味している。

図５（ａ）中の番号「１０」〜「１５」が付されている６個の交点についての試験が終了すると、各交点での試験結果（パス／フェイル）が表示制御部１６によって表示部１３のウィンドウにプロット表示され、これにより時間軸についてより分解能が高められた信号波形が表示される（ステップＳ２３）。図５（ｂ）は、時間軸精細表示ステップＳ２で表示される信号波形の一例を示す図である。図５（ｂ）に示す通り、ステップＳ１３に加えてステップＳ２３で試験が行われた時間軸の分割点の各々における変化点同士を結んだ直線を表示制御部１６が作成することにより、疑似波形ＷＦ１２が表示部１３に表示される。

図４（ｂ）に示す疑似波形ＷＦ１１及び図５（ｂ）に示す疑似波形ＷＦ１２の何れも信号波形ＷＦ１０とは大きく乖離しているものの、僅かながら疑似波形ＷＦ１２の方が疑似波形ＷＦ１１よりもＤＵＴ３０から実際に得られる矩形波状の信号波形ＷＦ１０に近似していることが分かる。これは、疑似波形ＷＦ１１よりも疑似波形ＷＦ１２の方が時間軸の分解能が高められているからである。尚、図５（ｂ）においても、理解を容易にするために、ＤＵＴ３０から実際に得られる信号波形ＷＦ１０を図示しているが、これは表示されることはない。

ここで、図５（ｂ）に示す通り、図５（ａ）中の番号「１０」〜「１５」が付されている６個の交点のうち、番号「１２」，「１５」が付されている２つの交点については試験が実施されておらず、残りの４個の交点についてのみ試験が行われていることが分かる。また、判定タイミング「ｔ１」，「ｔ２」，「ｔ４」，「ｔ５」に対応するフェイル用配列ＦＡには判定電圧値「Ｖ３」がそれそれ格納され、パス用配列ＰＡには判定電圧値「Ｖ１」がそれぞれ格納される。

また、判定タイミング「ｔ３」に対応するフェイル用配列ＦＡには判定電圧値「Ｖ５」が格納され、パス用配列ＰＡには判定電圧値「Ｖ３」が格納される。尚、図５（ｂ）においても、理解を容易にするために、フェイル用配列ＦＡ及びパス用配列ＰＡの内容を図示しているが、これらは上記の信号波形ＷＦ１０と同様に表示されることはない。

ステップＳ２３の処理が終了すると、信号波形が表示されるウィンドウの時間軸の分解能を更に上昇可能であるか否かが制御部２４で判断される（ステップＳ２４）。この判断結果が「ＹＥＳ」の場合には、ステップＳ２１に戻って時間軸の分解能を更に上昇させて試験が実行される（ステップＳ２２）。これに対し、ステップＳ２４の判断結果が「ＮＯ」である場合には、時間軸精細表示ステップＳ２は終了し、次いで電圧軸精細表示ステップＳ３が開始される。

電圧軸精細表示ステップＳ３が開始されると、制御部２４によって信号波形が表示されるウィンドウの電圧軸の分解能を上昇させる処理が行われる。具体的には、図５（ａ）に示す試験が行われた電圧軸の分割点の間（例えば、番号「１０」，「１１」が付された交点の間、番号「１１」，「１２」が付された交点の間）をそれぞれ２分割する処理が行われる（ステップＳ３１）。以上の処理が終了すると、制御部２４から試験装置１０に対して制御信号が出力され、ステップＳ３１の処理で新たに分割された分割点についての試験が行われる（ステップＳ３２）。

図６は、電圧軸精細表示ステップＳ３で行われる処理を説明するための図である。図６（ａ）に示す通り、電圧軸の分割点のうち、紙面下端の分割点を第１番目として、偶数番目（第２，４番目）の分割点にかかる交点の試験が行われる。つまり、コンパレータ１５ｂに設定すべき判定電圧値及び判定部１６に設定される判定タイミングを変えながら、図６（ａ）中の番号「１６」が付された交点から番号「２５」が付された交点まで順次試験が行われる。これらの各交点の試験は、時間軸精細表示ステップＳ２と同様に、図３に示すフローチャートに従って順次行われる。

図６（ａ）中の番号「１６」〜「２５」が付されている１０個の交点についての試験が終了すると、各交点での試験結果（パス／フェイル）が表示制御部１６によって表示部１３のウィンドウにプロット表示され、これにより電圧軸についてより分解能が高められた信号波形が表示される（ステップＳ３３）。図６（ｂ）は、電圧軸精細表示ステップＳ３で表示される信号波形の一例を示す図である。図６（ｂ）に示す通り、ステップＳ１３，Ｓ２３に加えてステップＳ２３で試験が行われた電圧軸の分割点の各々における変化点同士を結んだ直線を表示制御部１６が作成することにより、疑似波形ＷＦ１３が表示部１３に表示される。

尚、図６（ｂ）に示す疑似波形ＷＦ１３は、図５（ｂ）に示す疑似波形ＷＦ１２と同じ形状である。これは、電圧軸に対して設定された分解能が低いためである。電圧軸に対する分解能をより高く設定すれば図５（ｂ）に示す疑似波形ＷＦ１２とは形状が異なり、ＤＵＴ３０から実際に得られる矩形波状の信号波形ＷＦ１０に近似する疑似波形ＷＦ１３を得ることができる。尚、図６（ｂ）においても、理解を容易にするために、ＤＵＴ３０から実際に得られる信号波形ＷＦ１０を図示しているが、これは表示されることはない。

ここで、図６（ｂ）に示す通り、図５（ａ）中の番号「１６」〜「２５」が付されている１０個の交点のうち、番号「１７」，「１９」，「２０」，「２３」，「２５」が付されている５つの交点については試験が実施されておらず、残りの５個の交点についてのみ試験が行われていることが分かる。また、フェイル用配列ＦＡの内容は変化しておらず、判定タイミング「ｔ１」〜「ｔ５」に対応するパス用配列ＰＡにはそれぞれ「Ｖ２」，「Ｖ２」，「Ｖ４」，「Ｖ２」，「Ｖ２」が格納される。尚、図６（ｂ）においても、理解を容易にするために、フェイル用配列ＦＡ及びパス用配列ＰＡの内容を図示しているが、これらは上記の信号波形ＷＦ１０と同様に表示されることはない。

ステップＳ３３の処理が終了すると、信号波形が表示されるウィンドウの電圧軸の分解能を更に上昇可能であるか否かが制御部２４で判断される（ステップＳ３４）。この判断結果が「ＹＥＳ」の場合には、ステップＳ３１に戻って電圧軸の分解能を更に上昇させて試験が実行される（ステップＳ３２）。これに対し、ステップＳ３４の判断結果が「ＮＯ」である場合には、電圧軸精細表示ステップＳ３は終了する。

以上説明した通り、本実施形態によれば、粗波形表示ステップＳ１、時間軸精細表示ステップＳ２、及び電圧軸精細表示ステップＳ３の何れのステップにおいても、判定部１６に設定した判定タイミングに対応するパス用配列ＰＡ及びフェイル用配列ＦＡに格納されている値とコンパレータ１５ｂに設定すべき判定電圧値とが比較され、これらの大小関係に応じてＤＵＴ３０に対する試験を実施するか否かが制御される。このため、ユーザの負担を増大させることなしにユーザの待ち時間を短縮することができ、効率的に信号波形を観察することができる。

また、本実施形態では、まず粗波形表示ステップＳ１において信号波形の全体がユーザによって設定される分解能よりも低い分解能で表示された後に、時間軸精細表示ステップＳ２において時間軸の分解能が徐々に高められながら信号波形の詳細が徐々に表示され、次いで電圧軸精細表示ステップＳ３において電圧軸の分解能が徐々に高められながら信号波形の詳細が徐々に表示される。このため、ユーザは、何らの操作をせずとも無駄な待ち時間が生ずることなく、粗波形表示ステップＳ１で信号波形を全体を即座に観察でき、続く時間軸精細表示ステップＳ２及び電圧軸精細表示ステップＳ３で時間軸及び電圧軸の分解能が徐々に高められながら表示される詳細な信号波形を観察することができる。

以上、本発明の一実施形態による半導体試験装置及び半導体試験方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明を簡単にするために、信号波形の観察対象とするテスタピンを１つ特定した場合を例に挙げて説明したが、複数のテスタピンを特定した場合にも本発明を適用することができる。複数のテスタピンを特定する場合には、各テスタピン毎にパス用配列及びフェイル用配列を用意し、図３に示すステップＳ４３，Ｓ４４，Ｓ４６の判断において、特定した全てのテスタピンを対象にする必要がある。

また、上記実施形態では、粗波形表示ステップＳ１及び時間軸精細表示ステップＳ２において、判定部１６に設定した判定タイミングの各々についてコンパレータ１５ｂに最初に設定する判定電圧値が最小値である「Ｖ１」である場合を例に挙げて説明した。しかしながら、例えば最小値である「Ｖ１」と最大値である「Ｖ５」との中間値に設定すれば、更に試験回数を削減することが期待できる。例えば、ＤＵＴ３０から出力される信号Ｄ１〜Ｄｎの電圧値が全体的に図４（ａ）等に示す判定電圧値「Ｖ３」よりも小さければ、コンパレータ１５ｂに設定する判定電圧値を「Ｖ３」より大きくする必要が無くなり、試験回数を大幅に削減することができる。

また、上記実施形態では、粗波形表示ステップＳ１が終了した後に時間軸精細表示ステップＳ２を行ってから電圧軸精細表示ステップＳ３を行っていたが、粗波形表示ステップＳ１が終了した後に電圧軸精細表示ステップＳ３を行ってから時間軸精細表示ステップＳ２を行っても良い。また、粗波形表示ステップＳ１が終了した後に、時間軸精細表示ステップＳ２と電圧軸精細表示ステップＳ３とを交互に行っても良い。つまり、例えば時間軸精細表示ステップＳ２で分解能を一段階高めた表示を行った後に、電圧軸精細表示ステップＳ３で分解能を一段階高めた表示を行い、更に時間軸精細表示ステップＳ２で分解能を一段階高めた表示を行うといった具合である。また、粗波形表示ステップＳ１が終了した後に、必ずしも時間軸精細表示ステップＳ２と電圧軸精細表示ステップＳ３との両ステップを行う必要はなく、時間軸精細表示ステップＳ２及び電圧軸精細表示ステップＳ３の何れか一方のみを行っても良い。

１ 半導体試験装置
１５ｂ コンパレータ
１６ 判定部
２４ 制御部
２５ 記憶部
３０ ＤＵＴ
Ｄ１〜Ｄｎ 信号
Ｓ１〜Ｓｎ 試験信号

Claims (6)

1. 半導体デバイスに試験信号を印加して得られる信号と所定の比較信号とを比較する比較部と、当該比較部の比較結果と予め定められた期待値とが一致するか否かを所定のタイミングで判定する判定部とを備えており、前記比較信号の大きさと前記判定のタイミングとを変化させつつ前記半導体デバイスの試験を行う半導体試験装置において、
   前記判定部の判定結果が変化する変化点を示す変化点情報を、前記判定部に設定される前記判定のタイミング毎に記憶する記憶部と、
   前記判定部に設定したタイミングについての変化点情報が前記記憶部に記憶されている場合に、前記比較部に設定すべき比較信号と前記記憶部に記憶されている当該変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かを制御する制御部と
   を備えることを特徴とする半導体試験装置。
2. 前記記憶部は、前記判定部の判定結果が第１判定結果から第２判定結果に変化する場合に、前記判定部に設定される前記判定のタイミングの各々について、前記第１判定結果が得られる前記比較信号の最大値と、前記第２判定結果が得られる前記比較信号の最小値とを前記変化点情報として記憶することを特徴とする請求項１記載の半導体試験装置。
3. 前記制御部は、前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最小値よりも小さい場合、又は前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最大値よりも大きい場合には、前記半導体デバイスに対する試験を実施しないことを特徴とする請求項２記載の半導体試験装置。
4. 前記制御部は、前記比較部に設定すべき比較信号が前記記憶部に記憶された前記最小値以上であって前記最大値以下である場合には、前記半導体デバイスに対する試験を実施して得られる前記判定部の判定結果に基づいて前記記憶部に記憶された前記変化点情報を更新することを特徴とする請求項２又は請求項３記載の半導体試験装置。
5. 半導体デバイスに試験信号を印加して得られる信号と所定の比較信号とを比較し、当該比較の結果と予め定められた期待値とが一致するか否かを所定のタイミングで判定して判定結果を得る半導体試験方法において、
   前記比較信号の大きさ及び前記判定のタイミングの少なくとも一方を変化させつつ前記半導体デバイスの試験を行い、前記判定結果が変化する変化点を示す変化点情報を前記判定のタイミング毎に記憶する第１ステップと、
   設定すべき比較信号と前記第１ステップで記憶された前記変化点情報との大小関係に応じて前記半導体デバイスに対する試験を実施するか否かを制御する第２ステップと
   を有することを特徴とする半導体試験方法。
6. 予め設定された第１分解能よりも低い第２分解能で前記比較信号の大きさ及び前記判定のタイミングを変化させつつ前記第１，第２ステップを行い、前記第２分解能から前記第１分解能まで徐々に分解能を高めながら前記比較信号の大きさ及び前記判定のタイミングの少なくとも一方を変化させつつ前記第１，第２ステップを行うことを特徴とする請求項５記載の半導体試験方法。

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