JP4206431B2 - 被検査デバイスに対する刺激データの再構成方法および検査装置 - Google Patents

Description

本発明は、回路試験に関するものであり、とりわけ、被検査デバイスに対する入力として用いられる非決定性アルゴリズム・テスタ刺激の再構成または被検査デバイスからの出力と比較される予測応答に関するものである。

回路は、製造後、適正な性能を保証するため、詳しいテストが施される。例えば、メモリ・テスタを用いて、コンピュータ及び他の装置に用いられるランダム・アクセス・メモリのテストが実施される。テストは、一般に、被検査デバイス（ＤＵＴ）のピンに信号を加え、ピンから信号を読み取ることによって実施される。一般に、ＤＵＴのピンは、アドレス・ピン、データ・ピン、及び、制御ピンとして機能する。アドレス・ピン、データ・ピン、及び、制御ピンを含むＤＵＴの入力及び出力は、本明細書において、入力／出力ピンまたは単純にピンと呼ばれる。入力／出力ピンには、ただＤＵＴに信号を入力するだけのために用いられるものもある。他の入力／出力ピンには、ただＤＵＴから信号を出力するだけのために用いられるものもある。その他の入力／出力ピンには、ＤＵＴへの信号の入力と、ＤＵＴからの信号の出力の両方に用いられる、双方向性のものもある。

テスト・システムには、ＤＵＴの入力／出力ピンにおける信号の波形を表示するプログラムを含んでいるものもある。各種機構を用いて、表示のための信号が捕捉される。

例えば、テスト・システムには、テスト・パターンの命令を処理し、ハードウェア状態情報を読み取って、ＤＵＴの入力に加えられる信号波形を決定することが可能なものもある。同様にテスト・システムには、テスト・パターンの命令を処理し、ハードウェア状態情報を読み取って、テスト・システムがＤＵＴの出力において検出することを予測する信号波形を決定することが可能なものもある。

テスト・システムには、実際の信号を測定するため、ＤＵＴの入力及び／または出力において測定を行うものもある。これによって、テスト中にＤＵＴの入力信号及び出力信号を実際に表示することが可能になる。しかし、テスト・システムのハードウェアの制約によって、データの表示分解能が制限を受ける場合が多い。

例えば、テスト・システムには、一度に複数のＤＵＴを同時にテスト可能なものもある。３６までのＤＵＴを同時にテストするのが一般的である。各ＤＵＴは、多数の入力／出力ピンを備えている。６４ピン以上のＤＵＴが一般的である。電圧計またはオシロスコープを利用して、テスト・システムによってテストされる全てのＤＵＴの全てのピンの正確な電圧を測定する時間及び／またはコストは途方もないものになる。このため、テスト・システムには、一般に、テストされる各ＤＵＴの各ピン毎に、ピンの電圧とテスト電圧を比較するための比較回路が含まれている。電圧比較は、一般に、テスト・サイクル毎に１回ずつ、全てのピンで実施することが可能である。信号の電圧分解能が向上するように、いくつかのテスト・サイクルを実行することが可能であり、さまざまなテスト電圧で、電圧比較を実施することが可能である。信号のタイミング分解能が向上するように、いくつかのテスト・サイクルを実行することが可能であり、テスト・サイクルの開始時からの遅延量をさまざまに変えて、電圧比較を実施することが可能である。

本発明は、被検査デバイスに対する入力の再構成方法を提供することを目的とする。

本発明の望ましい実施態様によれば、被検査デバイス（ＤＵＴ）に対する入力が再構成される。ＤＵＴ刺激のためにデータが入力されることになるテスタ（検査装置）の各トリガ・サイクル毎に、ＤＵＴのピンに刺激として加えられるデータが作成される。前回のトリガ・サイクルにおいてＤＵＴから得られた応答情報を利用して、刺激データの値を調整するために用いられるフォーマッティング情報が構成される。刺激データの再構成に十分な再構成情報が記憶される。再構成情報には、フォーマッティング情報が含まれる。再構成情報を用いて、被検査デバイスのピンに加えられる刺激データが再構成される。

図１は、テスト・システムを示す簡易ブロック図である。被検査デバイス（ＤＵＴ）２８及びＤＵＴ３８は、テストを受ける装置を表している。典型的なシステムの場合、３６のＤＵＴを一度にテストすることが可能である。

各ＤＵＴは、テスタ１７内のテスト・サイトとインターフェイスする。例えば、図１には、テスト・サイト２０と対話するＤＵＴ２８、及び、テスト・サイト３０と対話するＤＵＴ３８が示されている。

テスト・サイト２０には、テスト・サイト・コントローラ２１が含まれている。テスト・サイト・コントローラ２１には、ソフトウェアで実施される、データ処理ブロック２２と、波形表示ドライバ２３が含まれている。アルゴリズム・パターン生成器（ＡＰＧ）２４が、ＤＵＴ２８のテストに用いられるテスト・データを生成する。エラー捕捉ＲＡＭ（ＥＣＲ）には、ＤＵＴ２８からのエラー情報の捕捉に用いられるランダム・アクセス・メモリ（ＲＡＭ）が含まれている。ピン電子回路２６には、ＤＵＴ２８への信号の書き込み、及び、ＤＵＴ２８からの信号の読み取りに用いられるアナログ回路要素が含まれている。

用いられるデータ捕捉機構に従って、波形表示ドライバ２３は、ＤＵＴ２８のモニタ・ピン、または、ＡＰＧ２４のテスト命令メモリ及びテスト・サイト２０のハードウェアの状態からデータを取得する。データ処理ブロック２２は、波形表示ドライバ２３を制御し、波形表示ドライバ２３にいかなるデータを取得するかを命じ、いつデータが有効になるかを決定する。データ処理ブロック２２は、さらに、波形表示モジュール１２にデータを送る前に、波形表示モジュール１２が予測するフォーマットをなすようにデータを構成する。

テスト・サイト３０には、テスト・サイト・コントローラ３１が含まれている。テスト・サイト・コントローラ３１には、ソフトウェアで実施される、データ処理ブロック３２と、波形表示ドライバ３３が含まれている。アルゴリズム・パターン生成器（ＡＰＧ）３４が、ＤＵＴ３８のテストに用いられるテスト・データを生成する。エラー捕捉ＲＡＭ（ＥＣＲ）３５は、ＤＵＴ３８からのエラー情報の捕捉に用いられる。ピン電子回路３６には、ＤＵＴ３８への信号の書き込み、及び、ＤＵＴ３８からの信号の読み取りに用いられるアナログ回路要素が含まれている。

用いられるデータ捕捉機構に従って、波形表示ドライバ３３は、ＤＵＴ３８のモニタ・ピン、または、ＡＰＧ３４のテスト命令メモリ及びテスト・サイト３０のハードウェアの状態からデータを取得する。データ処理ブロック３２は、波形表示ドライバ３３を制御し、波形表示ドライバ３３にいかなるデータを取得するかを命じ、いつデータが有効になるかを決定する。データ処理ブロック３２は、さらに、波形表示モジュール１２にデータを送る前に、波形表示モジュール１２が予測するフォーマットをなすようにデータを構成する。

ホスト・コンピュータ１０には、テスタ制御モジュール１１と、波形表示モジュール１２が含まれている。テスタ制御モジュール１１は、例えば、テスタ１７によって実施されるテストを監視するソフトウェア・モジュールとして実施される。波形表示モジュール１２には、表示制御ブロック１４にデータを送るのに備えて、テスタ１７からのデータに処理を施すために用いられるデータ処理ブロック１５が含まれている。本発明の望ましい実施態様の場合、データ処理ブロック１５及び表示制御ブロック１４は、ソフトウェア・モジュールとして実施される。

表示制御ブロック１４は、ディスプレイ１３における波形データ表示の制御に用いられる。テスト・システムには、テスト・サイト・コントローラの制御を可能にするために用いられるドライバ・モジュール２３も含まれている。波形表示モジュール１２は、表示データを得るため、テスト・サイトと通信する。データには、テスト中にテスト・サイト・コントローラによってＤＵＴの入力／出力ピンに印加されるテスト・パターン、テスト中にＤＵＴによってＤＵＴの入力／出力ピンに印加されることが予測されるテスト結果、及び／または、被測定装置の入力／出力ピンで測定される実際の信号を含むことが可能である。波形表示モジュール１２は、ディスプレイ１３に波形を表示する。

図２には、ＤＵＴに関する信号を捕捉するための設定を入力するのに用いられる、ウィンドウ４０のグラフィックス・ユーザ・インターフェイス・ディスプレイが示されている。ボックス４１において、ユーザは、データを得るテスト・サイトを選択する。ボックス４２において、ユーザは、波形が描かれるのがどのチャネル（ピンまたはピン・グループ）であるかを指示する。

ボックス４５は、捕捉トリガが、アルゴリズム・パターン生成器（ＡＰＧ）の状態を条件とする場合に、チェックを入れることが可能である。ボックス４６において、ユーザは、データの捕捉前に、どれだけのテスト・ベクトルを無視するかを指示する。ボックス４７において、ユーザは、どれだけのテスト・ベクトルに関して、データ信号を捕捉するかを指示する。

ボックス４８において、ユーザは、タイミング分解能に関する値を指定することが可能である。ボックス４９において、ユーザは、ボックス４８において設定された値の単位を選択することが可能である。例えば、タイミング分解能を向上させるには、テストを繰り返して、各テスト・サイクル（すなわち、各入力サイクル及び各出力サイクル）内のさまざまな位置で、ＤＵＴの入力／出力ピンにおける値をサンプリングする必要がある。従って、タイミング分解能が高くなるほど、テスト結果を得るのに要する時間が長くなる。タイミング分解能の調整が必要になるのは、以下で定義されるスコープ・モード及びロジック・アナライザ・モードにおいてのみである。

ボックス５０において、ユーザは、電圧レベル分解能に関する値を指定することが可能である。ボックス５１において、ユーザは、ボックス５０で設定された値の単位を選択することが可能である。例えば、電圧レベル分解能を向上させるには、テストを繰り返して、さまざまな比較電圧に対して、ＤＵＴの入力／出力ピンにおける値をサンプリングする必要がある。従って、電圧レベル分解能が高くなるほど、テスト結果を得るのに要する時間が長くなる。電圧レベル分解能の調整が必要になるのは、以下で定義されるスコープ・モードにおいてのみである。

ＯＫボタン４３は、ウィンドウ４０を利用してユーザが指示した捕捉設定の確認に用いられる。キャンセル・ボタン４４は、ウィンドウ４０を利用してユーザが指示した捕捉設定のキャンセルに用いられる。

図３には、ＤＵＴに関する信号を捕捉するためのモード設定を指示するのに用いられる、ウィンドウ６０のグラフィックス・ユーザ・インターフェイス・ディスプレイが示されている。ボックス６１において、ユーザは、ユーザによって特に指定されていないチャネルに関するデフォルト・モードを指定することが可能である。ボックス６７において、ユーザは、モードを選択することが可能である。ボックス６６において、ユーザは、ボックス６７の設定を適用するのがどのチャネル（ピンまたはピン・グループ）であるかを指示する。ユーザは、ウィンドウ６０のボックス６６及び６７を複数回数利用して、ピン及びピン・グループの異なるチャネルに異なる設定を割り当てることが可能である。

ＯＫボタン６３は、ウィンドウ６０を利用してユーザが指示した捕捉設定の確認に用いられる。適用ボタン６４は、ウィンドウ６０を利用してユーザが指示した捕捉設定の適用に用いられる。キャンセル・ボタン６５は、ウィンドウ６０を利用してユーザが指示した捕捉設定のキャンセルに用いられる。

図４には、ループ・コマンドの入力に用いられるウィンドウ１００が示されている。ループ・コマンドは、被検査デバイスに刺激を加え、被検査デバイスからの比較値を利用するテスト・パターン及びテスタ・セットアップである。テスト・パターンは、事実上アルゴリズムである。例えば、アドレスをインクリメントするテスト・パターンであるループ・コマンドは、１行または数行のコードで表現することが可能である。これは、ただ単に長いシーケンスをなす数字として表現されるテスト・パターンとは対照的である。

下記の表１には、ループ・コマンドとして表現される単純なアルゴリズム・テスト・パターンの一例が示されている：

表１に示すアルゴリズム・テスト・パターンは、順次アドレス値「Ｘ」をインクリメントし、ＤＵＴの指定されたアドレスに値０を書き込み、ループを辿って、入口点「ＬＯＯＰ」に戻る。このアクションは、事前定義値の「ｘｍａｘ」に達するまで行われる。

より複雑なアルゴリズム・テスト・パターンは、ＤＵＴからの応答に依存することが可能である。例えば、下記の表２には、より複雑なアルゴリズム・テスト・パターンが示されている：

表２に示すアルゴリズム・テスト・パターンは、やはり、Ｘアドレス値を順次インクリメントする。しかし、今回は、アルゴリズム・テスト・パターンは、ＤＵＴ応答と値０ｘ００００を比較する。ループは、全てのＸアドレスのテストが済むまで、または、エラーが生じるまで続行される。そのループ部分が完了すると、機能エラー（ｆｅｒｒ）のためにループを出たか否かを突き止めるテストが実施され、その結果に従って、ＤＵＴに異なる刺激が与えられる。エラーが生じた場合、アドレス刺激Ｘ＝０ｘｆｆｆｅ、並びに、データ刺激０ｘｄｅａｄが与えられる。その後、アルゴリズム・テスト・パターンを終了する。そうではなく、Ｘアドレス範囲が完了したために、ループを出たのであれば、データ刺激０ｘｂｅｅｆと共に、アドレス刺激０ｘｆｆｆｅが与えられる。次に、アルゴリズム・テスト・パターンは、後続テストのため、第２のループに移行する。従って、わずかに複雑なアルゴリズム・テスト・パターンの場合、ＤＵＴ刺激が、ＤＵＴ応答に応じて異なることになる。

ウィンドウ１００のボックス１０１において、ループ・コマンドが入力される。ＯＫボタン１０３は、ユーザが入力したループ・コマンドの確認に用いられる。キャンセル・ボタン１０２は、ユーザが入力したループ・コマンドのキャンセルに用いられる。

ユーザは、ウィンドウ４０、ウィンドウ６０、及び、ウィンドウ１００を利用して捕捉のセットアップを済ますと、捕捉コマンドを送出して、捕捉を開始することが可能になる。これは、例えば、捕捉開始ボタンを選択するか、または、プル・ダウン・メニューの捕捉開始コマンドを選択することによって行われる。

後述するように、本発明の実施態様の１つでは、６つのモードがある。各モード毎に、異なる方法でデータが捕捉される。

再構成モードは、入力情報だけを得るために用いられる。再構成モードにおいて、波形表示モジュール１２は、電圧値を得て、表示する。電圧値は、選択されたテスト・サイト内の波形表示ドライバがテスト・パターン・ファイルを実行することによって得られる。ＡＰＧ２４によって生成されるテスト・パターン・ファイルを用いて、テスト・サイトによってＤＵＴのピンに加えられるテスト・パターンが生成される。

予測データ・モードを利用して、出力情報だけが求められる。予測データ・モードでは、波形表示モジュール１２は、テスト・パターン・ファイルの実行から予測される結果を得ることによって、電圧値を取得して、表示する。すなわち、テスト・サイト・コントローラ内の波形表示ドライバが、適正に動作する場合、テスト・サイトによってＤＵＴのピンに加えられるテスト・パターンに応答して、ＤＵＴが出力ピンに供給するはずの値を計算する。

高速モードを利用して、出力情報だけが求められる。高速モードでは、ＡＰＧは、テスト・パターン・ファイルを実行し、ピン電子回路に、ＤＵＴのピンにおける入力の駆動及び出力の比較を実施させる。

各テスト・サイトのピン電子回路は、テスト・サイトのためにＡＰＧによって駆動される可変速クロックで動作する。ＡＰＧによって駆動されるクロックの各サイクルは、テスト・サイクルである。各テスト・サイクル毎に、新しいテスト命令が実行されることになる。例えば、テスト・サイクルが入力サイクルの場合、ピン電子回路は、入力サイクルにおいて、データ・ピンの入力データを駆動し、ＤＵＴの書き込み許可ピンを駆動することになる。あるいはまた、ピン電子回路は、１つの入力サイクルで、データ・ピンの入力データを駆動し、もう１つの入力サイクルで、ＤＵＴの書き込み許可ピンを駆動することになる。例えば、テスト・サイクルが出力サイクルの場合、ピン電子回路は、ＤＵＴの出力イネーブル・ピンを駆動し、テスト・サイトは、ＤＵＴから受信した出力データと単一出力サイクル内における予測データを比較することになる。あるいはまた、ピン電子回路は、１つの出力サイクルで、ＤＵＴの出力イネーブル・ピンを駆動し、テスト・サイトは、ＤＵＴから受信した出力データともう１つの出力サイクルにおける予測データを比較することになる。

高速モードの場合、テスト全体が１回実行される。各出力サイクル毎に、各予測出力データに関して、単一比較を実施して、ＤＵＴのピンにおける実際の値が、テスト・パターンにおいて予測される、論理１（電圧出力高（ＶＯＨ））、論理０（電圧出力低（ＶＯＬ））、及び、高インピーダンス（Ｈｉ−Ｚ）のいずれであるかが判定される。

ロジック・アナライザ・モードは入力信号と出力信号の両方の捕捉に利用される。ロジック・アナライザ・モードでは、ユーザが設定するタイミング分解能によって、波形は複数回のテストを実施することにより構成される。テストが実施される都度、テスト・サイクル毎単一比較が行われる。各出力サイクルの場合、比較を行ない、出力データが論理１（電圧出力高（ＶＯＨ））または論理０（電圧出力低（ＶＯＬ））であるかが判定される。各入力サイクル毎に、入力ピンにおける比較が実施される。入力が２値（論理１または論理０）のＤＵＴの場合、入力の分解には、単一比較で十分である。入力が、追加電圧レベルを有する可能性のある（例えば、潜在的入力電圧値がＶＨＨ、ＶＩＨ、ＶＩＬ、及び、ＨＩＺである）ＤＵＴの場合、入力電圧値の適正な分解能を得るには、テストを複数回数実行することが必要になる（入力テスト・サイクル毎に複数回数の比較を行う能力がないため）。

実行しなければならないテスト回数は、必要なタイミング分解能によって決まる。例えば、テスト・サイクルの所要時間の１／５に等しいタイミング分解能を備えることが所望される場合、各テスト・サイクルの開始からのオフセット量が異なるようにして、５回のテストを実行する必要がある。これによって、ＤＵＴに対する入力及び出力の２値電圧分解能が得られる。

ロジック・アナライザ・モードでは、「中間」速度データ捕捉が可能になる。波形遷移タイミングに関してより多くの情報が得られるが、電圧分解能は最低になる。

スコープ・モードは、入力信号と出力信号の両方の捕捉に利用される。実行しなければならない各テストの回数は、ユーザが設定したタイミング分解能及びユーザが設定した電圧分解能によって決まる。スコープ・モードによれば、高タイミング分解能及び高電圧分解能による波形の構成が可能になる。高分解能のため、捕捉速度は遅い。

例えば、テスト・サイクルの所要時間の１／５に等しいタイミング分解能、及び、３つの異なる電圧との比較に基づく電圧分解能を備えることが所望される場合、１５回のテストを実行する必要がある。これによって、各テスト・サイクル毎に、３つの異なる電圧レベルにおける、５つの異なるオフセット量での比較が可能になる。

入力／出力（Ｉ／Ｏ）組み合わせモードは、ＤＵＴに対する入力に関する再構成モードと、ＤＵＴの出力に関する高速モードを組み合わせたものである。ＤＵＴに対する入力にだけ用いられるピンに関して、波形表示モジュール１２は、テスト・パターン・ファイルを実行して、電圧値を取得し、表示する。ＤＵＴからの出力にだけ用いられるピンに関して、波形表示モジュール１２は、シングル・ショット捕捉によって波形を形成する（高速モードにおけるように）。シングル・ショット捕捉の場合、各出力テスト・サイクル毎に、信号の比較が１回だけ行われる。従って、タイミング分解能及び電圧値分解能は、単一出力サイクル中に、論理０、論理１、及び、高インピーダンス（テスト・パターンにおいて予測される）のうちのどれが生じるかの判定だけにしか十分ではない。タイミング分解能及び電圧値分解能が最低限であるため、これによって、情報の高速捕捉が可能になる。入力及び出力の両方に用いられるピンの場合、波形の構成方法は、ＤＵＴにデータが入力される期間、及び、ＤＵＴからデータが出力される期間に基づいている。ＤＵＴへの入力に対応する波形部分については、テスト・パターン・ファイルを実行することによって、波形が形成される。ＤＵＴからの出力に対応する波形部分については、シングル・ショット捕捉によって構成される。

図５は、ユーザが、ピン及び／またはピン・グループに異なるデータ捕捉機構を割り当てた場合の、波形表示モジュール１２の動作を例示した簡易フローチャートである。全てのピンに関する波形が、単一画像によって一緒に表示される。これによって、波形表示モジュール１２は、単一セットアップに応答して、全てのピンに関するデータを捕捉し、ユーザが選択した異なるモードで波形を順次表示することが可能になる。波形表示モジュール１２による表示プロセスが完了すると、ユーザが要求する全ての波形が、ディスプレイ１３に同時に表示される。

ブロック７１おいて、波形表示モジュール１２は、ユーザが要求した波形表示プロセスを開始する。ブロック７２において、波形表示モジュール１２は、チェックを行って、信号のいずれかを再構成（ＲＥＣＯＮ）モードで表示することになるか否かを確認する。そうする場合には、ブロック７３において、波形表示モジュール１２は、選択されたテスト・サイトに、ＲＥＣＯＮモードで表示されることになる信号の捕捉要求を送る。入力信号に関する返信データを受信すると、ブロック７４において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に入力信号に関する波形を表示する。波形表示モジュール１２にデータを戻す際、テスト・サイトは、出力信号に未知であるとのマーク付けを施す。

ブロック７５において、波形表示モジュール１２は、チェックを行って、信号のいずれかを予測データ・モードで表示することになるか否かを確認する。そうする場合には、ブロック７６において、波形表示モジュール１２は、選択されたテスト・サイトに、予測データ・モードで表示されることになる信号の捕捉要求を送る。出力信号に関する返信データを受信すると、ブロック７７において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に出力信号に関する波形を表示する。波形表示モジュール１２にデータを戻す際、テスト・サイトは、入力信号に無効であるとのマーク付けを施す。表示は累積型のため、波形は、ブロック７４で表示された波形に加えて表示される。データを表示する際、波形表示モジュールは、波形をユーザの要求順に保つため、必要に応じて波形の挿入を利用することになる。

ブロック７８において、波形表示モジュール１２は、チェックを行って、信号のいずれかを高速モードで表示することになるか否かを確認する。そうする場合には、ブロック７９において、波形表示モジュール１２は、選択されたテスト・サイトに、高速モードで表示されることになる信号の捕捉要求を送る。出力信号に関する返信データを受信すると、ブロック８０において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に出力信号に関する波形を表示する。波形表示モジュール１２にデータを戻す際、テスト・サイトは、入力信号に無効であるとのマーク付けを施す。データを表示する際、波形表示モジュールは、波形をユーザの要求順に保つため、必要に応じて波形の挿入を利用することになる。

ブロック８１において、波形表示モジュール１２は、チェックを行って、信号のいずれかをロジック・アナライザ（ＬＡ）・モードで表示することになるか否かを確認する。そうする場合には、ブロック８２において、波形表示モジュール１２は、選択されたテスト・サイト・コントローラに、ロジック・アナライザ・モードで表示されることになる信号の捕捉要求を送る。捕捉要求には、ユーザが指示するタイミング分解能が含まれる。信号に関する返信データを受信すると、ブロック８３において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に信号に関する波形を表示する。データを表示する際、波形表示モジュールは、波形をユーザの要求順に保つため、必要に応じて波形の挿入を利用することになる。

ブロック８４において、波形表示モジュール１２は、チェックを行って、信号のいずれかをスコープ・モードで表示することになるか否かを確認する。そうする場合には、ブロック８５において、波形表示モジュール１２は、選択されたテスト・サイト・コントローラに、スコープ・モードで表示されることになる信号の捕捉要求を送る。捕捉要求には、ユーザが指示するタイミング分解能及び電圧分解能が含まれる。信号に関する返信データを受信すると、ブロック８６において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に信号に関する波形を表示する。

ブロック８７において、波形表示モジュール１２は、チェックを行って、信号のどれかをＩ／Ｏ組み合わせモードで表示することになるか否かを確認する。そうする場合には、ブロック８８において、波形表示モジュール１２は、選択されたテスト・サイト・コントローラに、Ｉ／Ｏ組み合わせモードで表示されることになる信号の捕捉要求を送る。信号に関する返信データを受信すると、ブロック８９において、波形表示モジュール１２は、データ単位を表示座標に変換し、ディスプレイ１３に信号に関する波形を表示する。Ｉ／Ｏ組み合わせモードにおいて、選択されたテスト・サイトのためのテスト・サイト・コントローラのデータ処理モジュールは、どの信号部分が入力に関するものであり、どの信号部分が出力に関するものであるかを指示する。これによって、波形表示モジュール１２は、ユーザに対して、波形のどの部分がＤＵＴに対する入力を表し、波形のどの部分がＤＵＴからの出力を表わすかを表示することが可能になる。

ブロック９０において、波形表示モジュール１２は、波形表示を完了する。

図６には、ＤＵＴ２８の単一ピン１４４と対話するように用いられるピン電子回路２６の一部の簡易ブロック図が示されている。対話には、ＤＵＴ２８のピン１４４に対する刺激入力の供給、及び、ピン１４４からの応答出力の読み取りの両方が含まれている。

ジャミング及びモード選択回路要素１３１は、「ジャミング」及びモード選択に利用される。ジャミングは、ＤＵＴ刺激データの修正を可能にするハードウェア機能である。ジャミング回路要素は、刺激データのオン・ザ・フライ・フォーマッティングを実施して、ＤＵＴに対する刺激を送る前に、テスト・パターンにおいて既述のＤＵＴ刺激に修正を加える。例えば、フラッシュ・メモリ素子は、プログラムの学習に複数プログラミング・サイクルを必要とする。ワードのそれぞれに異なるビット（並列にプログラムされた）は、それぞれ、異なるプログラミング・サイクル数を要する可能性がある。あまりに多い回数にわたって、ある特定のビットの過剰プログラミングを施すと、被検査デバイスに損傷を及ぼす可能性がある。過剰プログラミングは、ビットの学習後もビットのプログラミングを継続することを表わしている。次のアドレスに送る前に、ワード内の全てのビットをプログラミングできるようにするため、低レベルのジャミング回路要素は、各ビットがいつプログラミングされるか（ＤＵＴからの応答）を検出し、そのビットについてのみ、プログラム命令ではなく、無演算（ＮＯＰ）命令になるように、ＤＵＴに対する刺激を変更する。

非決定性パターン実行及び低レベル刺激／応答ジャミングでは、シミュレーションを利用することによって、ＤＵＴ刺激がどのような様相を呈するかを予測するのは不可能である。しかし、ＤＵＴピンに加えられる実際の刺激を知ることは、テスト・プログラムの開発者が、故障した装置を理解し、テスト・プログラムのデバッギングを行うのに役立つ。

フォーマット・リードバック（ＦＭＴ＿ＲＥＡＤＢＡＣＫ）・レジスタ１２９には、ＤＵＴ２８のピン１４４用のテスタ・チャネルに関する情報が収められている。フォーマット・リードバック・レジスタ１２９は、ピン１４４用のテスタ・チャネルで実施された最後の演算を記憶している。代替実施態様では、フォーマット・リードバック・レジスタ１２９は、複数レジスタ、または、複数演算を記憶するのに十分な規模の単一レジスタとして実施することが可能である。複数演算を記憶すると、再構成モード及び／または予測データ・モードで波形を得る場合に、フォーマット・リードバック・レジスタを読み取る頻度が減少する。

フォーマット・リードバック・レジスタ１２９には、ＤＵＴ入力サイクルについてはアクティブであるが、比較サイクルについてはアクティブではない駆動イネーブル（ＤＥ）・ビット１３７が含まれている。フォーマット・リードバック・レジスタ１２９には、負荷をオンにするために用いられる負荷イネーブル（ＬＥ）・ビット１３８も含まれている。フォーマット・リードバック・レジスタ１２９には、論理０（ＶＯＬ）または論理１（ＶＯＨ）の駆動または比較に用いられる電圧（ＶＤ）ビット１４０も含まれている。高電圧イネーブル（ＶＨＨ＿ＥＮ）・ビット１４２によって、ＶＨＨ電圧（論理０または論理１ではなく）が有効になる。２ビット・フォーマット（ＦＭＴ）値１４３は、フォーマッティング情報を提供する。フォーマット・リードバック・レジスタ１２９は、さらなる情報ビットも提供する。

フォーマット値１４３に呼応した、フォーマット処理１２７によって、ライン１３６に送り出される駆動値のフォーマッティングが行われる。フォーマット処理１２７によって、ライン１３９に送り出される選択ビットも得られ、この選択ビットは、比較選択１３５によって、ＶＤビット１４０と共に、実施される論理０（ＶＯＬ）、論理１（ＶＯＨ）、または、「中間」（ｚ）の比較値の選択に用いられる。比較選択１３５によって、ライン１４４に合格値と不合格値のどちらを送り出すべきかが判定される。

比較回路１２１は、ライン１３２の論理０（ＶＯＬ）とＤＵＴ２８のピン１４４の値を比較する。比較回路１２２は、ライン１３３の論理１（ＶＯＨ）とＤＵＴ２８のピン１４４の値を比較する。マルチプレクサ１２４を利用して、アース１２６に接続された抵抗１２５から構成される負荷と非負荷ライン１３４との間で選択が行われる。駆動イネーブル回路１２３は、駆動イネーブル・ビット１３７に応答して、ライン１３６の駆動値がＤＵＴ２８のピン１４４に送られるか否かを決定する。追加緩衝／増幅回路要素を利用して、ピン１４４に加えられる電圧値を緩衝記憶することも可能である。ライン１３６の駆動値は、例えば、論理０（ＶＯＬ）、論理１（ＶＯＨ）、または、プログラミング電圧（ＶＨＨ）である。

マルチプレクサ１２８は、ＶＨＨイネーブル・ビット１４２に応答して、フォーマット処理論理回路１２７に送るため、ライン１４１に出力される電圧駆動ビット１４０またはプログラミング電圧（ＶＨＨ）を選択する。

図７は、要求に応答して、再構成モードまたは予測データ・モードで信号の波形を得るための要求に対する、テスト・サイト２０における処理を例示した簡易フローチャートである。

ブロック１１１において、処理が開始される。ブロック１１２において、テスト・サイト・コントローラ２１は、指定のアルゴリズム・テスト・パターンを実行して、ベクトル・シーケンスを学習する。

ブロック１１３において、テスト・サイト・コントローラ２１は、波形表示を生成するための基本情報を抽出する。基本情報には、例えば、アルゴリズム・テスト・パターンに関するサイクル長、エッジ・タイミング、及び、ライン数等が含まれている。

ブロック１１４において、テスト・サイト２０は、トリガ・オフセットをユーザが要求する値に初期設定する。テスト・サイト２０は、さらに、ベクトル数をユーザが要求した値に初期設定する。

ブロック１１５において、テスト・サイト２０は、トリガ・ポイントまでのループ・コマンドを実行し、停止する。ブロック１１６において、テスト・サイト・コントローラ２１は、フォーマット・リードバック（ＦＭＴ＿ＲＥＡＤＢＡＣＫ）・レジスタを読んで、情報を記憶する。ブロック１１７において、ベクトル数をデクリメントし、トリガ・オフセットをインクリメントする。

ブロック１１８において、チェックを行い、ベクトル数が０に等しいか否かが確認される。等しくなければ、ブロック１１５において、テスト・サイト２０が、トリガ・ポイントまでのループ・コマンドを実行して、停止する。ブロック１１８におけるチェックによって、ベクトル数が０に等しいことが判明すると、ステップ１１９において、テスト・サイト・コントローラ２１は、波形表示に関するデータ処理を行い、処理したデータをホスト・コンピュータ１０に送る。

図８には、波形表示モジュール１２によって、ディスプレイ１３上に単純化した形で表示される、捕捉波形の簡易な例が示されている。ＤＵＴに対する入力にだけ用いられるピンからの信号である、信号ＡＤＤＲ ０、ＡＤＤＲ １、及び、ＡＤＤＲ ２が、再構成モードで捕捉される。信号ＤＡＴＡ ０、ＤＡＴＡ １、及び、ＤＡＴＡ ２は、ＤＵＴに対する入力とＤＵＴからの出力の両方に用いられる双方向性ピンからの信号である。双方向性ピンは、そのサイクルの一部をＤＵＴ刺激とし、他のサイクルをＤＵＴ応答とすることが可能である。双方向性ピンの場合、再構成モードによって、ＤＵＴ刺激サイクルだけに関するデータが得られる。予測データ・モードによって、予測データの波形データが得られる。予測データ・モードでは、ＤＵＴからの出力だけに用いられるピンからのＣＮＴＲ ０及びＣＮＴＲ １信号が捕捉される。

以上の論考では、ただ単に本発明の典型的な方法及び実施態様が開示及び解説されているだけである。当該技術の習熟者には明らかなように、本発明は、その精神及び本質的特性を逸脱することなく、他の特定の形で実施することが可能である。従って、本発明の開示は、例証を意図したものであって、付属の請求項において定義される、本発明の範囲を制限しようとするものではない。

本発明の望ましい実施態様によるテスト・システムの簡易なブロック図。 本発明の望ましい実施態様による、信号捕捉のセッティングを入力するために用いられるウィンドウのグラフィックス・ユーザ・インターフェイスを示す図。 本発明の望ましい実施態様による、信号捕捉モードを入力するために用いられるウィンドウのグラフィックス・ユーザ・インターフェイスを示す図。 本発明の望ましい実施態様による、ループ・コマンドを入力するために用いられるウィンドウのグラフィックス・ユーザ・インターフェイスを示す図。 本発明の望ましい実施態様に従って波形を表示する際における、波形表示モジュールの動作を例示した簡易なフローチャート。 本発明の望ましい実施態様による被検査デバイス（ＤＵＴ）のピン用のピン電子回路に関する簡易なブロック図。 本発明の望ましい実施態様に従って再構成モードまたは予測データ・モードで波形を得る場合における、テスト・サイトの動作を例示した簡易なフローチャート。 本発明の望ましい実施態様に従って再構成モードまたは予測データ・モードで捕捉された波形の単純化された表示を示す図。

Claims (7)

1. 被検査デバイスの試験に用いられる方法であって、
   （ａ）検査装置のトリガ・サイクル毎に、次の(a.1)、(a.2)のサブステップを実行するステップ、
   （a.1）前記被検査デバイスからの前回のトリガ・サイクルの応答情報と、前記被検査デバイスのピンに刺激として加える刺激データを生成するためのフォーマッティング情報と、を含むチャネル情報を作成するサブステップであって、このサブステップは、前回のトリガ・サイクルにおいて被検査デバイスから得られた応答情報を用いて、今回のトリガ・サイクルにおける前記刺激データの値を生成するため前記フォーマッティング情報を構成するサブステップを含む、
   （a.2）前記フォーマッティング情報を含む前記チャネル情報を記憶するサブステップ、
   （ｂ）前記チャネル情報を利用して、前記被検査デバイスからの予測される出力データを求めるステップ、または前記被検査デバイスのピンに加えられた刺激データを再構成するステップを実行するステップ、
   を含む前記方法。
2. 前記被検査デバイスの各ピンについてのサブステップ（a.2）において、前記チャネル情報が、トリガ・サイクル毎に１回ずつ読み取られるレジスタに記憶される請求項１に記載の方法。
3. サブステップ（a.2）は、前記チャネル情報の一部としてモード選択情報を記憶するサブステップを含む請求項１に記載の方法。
4. サブステップ（a.2）において、前記チャネル情報が、前記被検査デバイスの各ピン毎に別々のレジスタに記憶される請求項１に記載の方法。
5. 被検査デバイスを試験するように適合した検査装置であって、
   前記被検査デバイスからの前回のトリガ・サイクルの応答情報と、前記被検査デバイスのピンに刺激として加えられる刺激データを生成するためのフォーマッティング情報と、を含むチャネル情報を作成する回路要素と、
   前記フォーマッティング情報を含む前記チャネル情報を記憶する記憶装置と、
   を備え、
   前記チャネル情報が、前記被検査デバイスからの予測される出力データを求めるため、または前記被検査デバイスのピンに加えられた刺激データを再構成するために利用され、
   前回のトリガ・サイクルにおいて前記被検査デバイスから得られた応答情報を利用して、今回のトリガ・サイクルのための刺激データの値を生成するために前記フォーマッティング情報が構成される、検査装置。
6. 前記記憶装置が複数のレジスタを含み、前記被検査デバイスのピン毎に前記複数のレジスタの中の１つのレジスタが前記チャネル情報を記憶するように構成され、前記複数のレジスタの全てのレジスタがトリガ・サイクル毎に１回ずつ読み取られる請求項５に記載の検査装置。
7. 前記記憶装置によって、さらに、モード選択情報が前記チャネル情報の一部として記憶される請求項５に記載の検査装置。

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