JPH07110357A - 半導体ｉｃ試験装置 - Google Patents
半導体ｉｃ試験装置Info
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- JPH07110357A JPH07110357A JP5255532A JP25553293A JPH07110357A JP H07110357 A JPH07110357 A JP H07110357A JP 5255532 A JP5255532 A JP 5255532A JP 25553293 A JP25553293 A JP 25553293A JP H07110357 A JPH07110357 A JP H07110357A
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
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Abstract
(57)【要約】
【目的】 ピン端子を減少することなく倍速試験を可能
にする。 【構成】 倍速試験は出力専用、入力専用ピンとのＩＣ
に適用する。倍速モードで端子４１を“１”とし、本来
はドライバ２４をイネーブル、ディスイネーブル制御す
るための遅延回路１７3 ，１７4 の各出力タイミングで
フリップフロップ２２をセット、リセット制御し、遅延
回路１７1 ，１７2 の出力によるフリップフロップ２２
の制御と共に１試験サイクル中に２回制御して試験パタ
ーン速度を２倍にする。コンパレータ２７，２８のしき
い値は同一とし、コンパレータ２７で試験サイクルの前
半の比較結果を取出し、コンパレータ２８で後半の比較
結果を取出す。
にする。 【構成】 倍速試験は出力専用、入力専用ピンとのＩＣ
に適用する。倍速モードで端子４１を“１”とし、本来
はドライバ２４をイネーブル、ディスイネーブル制御す
るための遅延回路１７3 ，１７4 の各出力タイミングで
フリップフロップ２２をセット、リセット制御し、遅延
回路１７1 ，１７2 の出力によるフリップフロップ２２
の制御と共に１試験サイクル中に２回制御して試験パタ
ーン速度を２倍にする。コンパレータ２７，２８のしき
い値は同一とし、コンパレータ２７で試験サイクルの前
半の比較結果を取出し、コンパレータ２８で後半の比較
結果を取出す。
Description
【０００１】
【産業上の利用分野】この発明は半導体ＩＣ素子に試験
パターンを印加し、またそのＩＣ素子の出力と期待値と
を比較してＩＣ素子を試験する試験装置に関し、特に、
その試験サイクルの倍の速度で試験を可能とする構成に
係わる。
パターンを印加し、またそのＩＣ素子の出力と期待値と
を比較してＩＣ素子を試験する試験装置に関し、特に、
その試験サイクルの倍の速度で試験を可能とする構成に
係わる。
【０００２】
【従来の技術】図４に従来の半導体ＩＣ素子試験装置を
示す。パターン発生器１１のタイミング部１２、パター
ン部１３からそれぞれ、試験サイクルごとにタイミング
データＴＳ、パターンデータＰＡＴがそれぞれ読出され
る。タイミングデータＴＳは例えば１０ビットで構成さ
れ、レート発生器１４と、タイミングメモリ１５1 〜１
５6 とに供給され、レート発生器１４からその入力され
たタイミングデータＴＳに応じた周期（周波数）の基準
タイミング信号が発生され、ゲート１６1 〜１６ 6 を通
じて遅延回路１７1 〜１７6 へ供給される。またタイミ
ングメモリ１５1〜１５6 はそれぞれタイミングデータ
ＴＳをアドレスとして遅延データが読出され、これらタ
イミングメモリ１５1 〜１５6 から読出された遅延デー
タはそれぞれ遅延回路１７1 〜１７6 に設定され、それ
ぞれ遅延回路１７1 〜１７6 の遅延量、つまり試験サイ
クル内のタイミングが決定される。
示す。パターン発生器１１のタイミング部１２、パター
ン部１３からそれぞれ、試験サイクルごとにタイミング
データＴＳ、パターンデータＰＡＴがそれぞれ読出され
る。タイミングデータＴＳは例えば１０ビットで構成さ
れ、レート発生器１４と、タイミングメモリ１５1 〜１
５6 とに供給され、レート発生器１４からその入力され
たタイミングデータＴＳに応じた周期（周波数）の基準
タイミング信号が発生され、ゲート１６1 〜１６ 6 を通
じて遅延回路１７1 〜１７6 へ供給される。またタイミ
ングメモリ１５1〜１５6 はそれぞれタイミングデータ
ＴＳをアドレスとして遅延データが読出され、これらタ
イミングメモリ１５1 〜１５6 から読出された遅延デー
タはそれぞれ遅延回路１７1 〜１７6 に設定され、それ
ぞれ遅延回路１７1 〜１７6 の遅延量、つまり試験サイ
クル内のタイミングが決定される。
【０００３】これら遅延回路１７1 〜１７6 でそれぞれ
遅延された基準タイミング信号は第１〜第６クロックと
される。その第１クロックはアンド回路１８1 ，１８2
へ供給され、第２クロックはアンド回路１８3 ，１８4
へ供給され、第３クロックはアンド回路１８5 〜１８7
へ供給され、第４クロックはアンド回路１８8 へ供給さ
れる。
遅延された基準タイミング信号は第１〜第６クロックと
される。その第１クロックはアンド回路１８1 ，１８2
へ供給され、第２クロックはアンド回路１８3 ，１８4
へ供給され、第３クロックはアンド回路１８5 〜１８7
へ供給され、第４クロックはアンド回路１８8 へ供給さ
れる。
【０００４】読出されたパターンデータＰＡＴをアドレ
スとして波形メモリ１９が読出される。波形メモリ１９
は各試験サイクルごとにこの周期が８分割され、これら
の第１乃至第８区間（これらを０，１，Ｎ，Ｐ，Ｌ，
Ｈ，Ｚ，Ｘと表示する）にそれぞれデータの読出しが行
われる。この第１乃至第８区間の指定はパターンデータ
ＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各読出し
ごとに、ドライバ高レベル駆動第１データＴ１Ｓと、ド
ライバ低レベル駆動第３データＴ１Ｒと、ドライバ高レ
ベル駆動第２データＴ２Ｓと、ドライバ低レベル駆動第
２データＴ２Ｒと、ドライバ高レベル駆動第３データＴ
３Ｓと、ドライバ低レベル駆動第３データＴ３Ｒと、ド
ライバイネーブルデータＴ３Ｌと、ドライバディスイネ
ーブルデータＴ４と、高レベル期待値データＥＸＨと、
低レベル期待値データＥＸＬとが読出される。
スとして波形メモリ１９が読出される。波形メモリ１９
は各試験サイクルごとにこの周期が８分割され、これら
の第１乃至第８区間（これらを０，１，Ｎ，Ｐ，Ｌ，
Ｈ，Ｚ，Ｘと表示する）にそれぞれデータの読出しが行
われる。この第１乃至第８区間の指定はパターンデータ
ＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各読出し
ごとに、ドライバ高レベル駆動第１データＴ１Ｓと、ド
ライバ低レベル駆動第３データＴ１Ｒと、ドライバ高レ
ベル駆動第２データＴ２Ｓと、ドライバ低レベル駆動第
２データＴ２Ｒと、ドライバ高レベル駆動第３データＴ
３Ｓと、ドライバ低レベル駆動第３データＴ３Ｒと、ド
ライバイネーブルデータＴ３Ｌと、ドライバディスイネ
ーブルデータＴ４と、高レベル期待値データＥＸＨと、
低レベル期待値データＥＸＬとが読出される。
【０００５】波形メモリ１９の記憶内容は発生波形がノ
ンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リター
ン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形Ｘ
ＯＲ、その反転波形／ＸＯＲなどにより異なり、その記
憶内容に応じた種類の波形が形成される。アンド回路１
８1 ，１８3 ，１８5 の各出力はオア回路２１を通じて
第１フリップフロップ２２のセット端子Ｓへ供給され、
アンド回路１８2 ，１８4 ，１８ 6 の各出力がオア回路
２３を通じて第１フリップフロップ２２のリセット端子
Ｒへ供給される。第１フリップフロップ２２の出力はド
ライバ２４を通じ、試験装置の一つのピン端子２５i を
通じて被試験ＩＣ素子２６の１つ端子ピンに接続され
る。アンド回路１８7 の出力が第２フリップフロップ２
７のセット端子Ｓに供給され、アンド回路１８8 の出力
が第２フリップフロップ２７のリセット端子Ｒに供給さ
れる。第２フリップフロップ２７の出力はドライバー２
４のイネーブル制御端子へ供給される。
ンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リター
ン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形Ｘ
ＯＲ、その反転波形／ＸＯＲなどにより異なり、その記
憶内容に応じた種類の波形が形成される。アンド回路１
８1 ，１８3 ，１８5 の各出力はオア回路２１を通じて
第１フリップフロップ２２のセット端子Ｓへ供給され、
アンド回路１８2 ，１８4 ，１８ 6 の各出力がオア回路
２３を通じて第１フリップフロップ２２のリセット端子
Ｒへ供給される。第１フリップフロップ２２の出力はド
ライバ２４を通じ、試験装置の一つのピン端子２５i を
通じて被試験ＩＣ素子２６の１つ端子ピンに接続され
る。アンド回路１８7 の出力が第２フリップフロップ２
７のセット端子Ｓに供給され、アンド回路１８8 の出力
が第２フリップフロップ２７のリセット端子Ｒに供給さ
れる。第２フリップフロップ２７の出力はドライバー２
４のイネーブル制御端子へ供給される。
【０００６】ピン端子２５i は第１、第２コンパレータ
２７，２８の反転入力端、非反転入力端に接続され、被
試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値Ｖ
H 、低レベルしきい値ＶL と比較される。これら比較結
果は遅延回路１７5 ，１７6からの各クロックのストロ
ーブによりそれぞれ第１、第２コンパレータ２７，２８
の比較結果がサンプリング保持されて出力される。第
１、第２コンパレータ２７，２８の各出力は波形メモリ
１９よりの高レベル期待値データＥＸＨ、低レベル期待
値データＥＸＬとの論理積がそれぞれアンド回路３１，
３２でとられ、また第１、第２コンパレータ２７，２８
の出力はオア回路３３へ供給され、そのオア回路３３の
出力と、高レベル期待値データＥＸＨ、低レベル期待値
データＥＸＬとの論理積がアンド回路３４でとられる。
アンド回路３１，３２，３４の各出力はオア回路３５へ
供給される。
２７，２８の反転入力端、非反転入力端に接続され、被
試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値Ｖ
H 、低レベルしきい値ＶL と比較される。これら比較結
果は遅延回路１７5 ，１７6からの各クロックのストロ
ーブによりそれぞれ第１、第２コンパレータ２７，２８
の比較結果がサンプリング保持されて出力される。第
１、第２コンパレータ２７，２８の各出力は波形メモリ
１９よりの高レベル期待値データＥＸＨ、低レベル期待
値データＥＸＬとの論理積がそれぞれアンド回路３１，
３２でとられ、また第１、第２コンパレータ２７，２８
の出力はオア回路３３へ供給され、そのオア回路３３の
出力と、高レベル期待値データＥＸＨ、低レベル期待値
データＥＸＬとの論理積がアンド回路３４でとられる。
アンド回路３１，３２，３４の各出力はオア回路３５へ
供給される。
【０００７】被試験ＩＣ素子２６に試験信号をＲＺ波形
として供給する場合は波形メモリ１９内に例えば図４に
示すように、各データが設定入力される。パターン発生
器１１からのパターンデータの３ビット（ＰＡＴＡ、Ｐ
ＡＴＢ、ＰＡＣ）をアドレスとして波形メモリ１９を読
出すが、波形のデータの決定は主に最下位ビットのＰＡ
ＴＡで決め、波形データが論理“１”でＰＡＴＡを
“１”とし、論理“０”でＰＡＴＡを“０”としてい
る。入出力ピンに対する入出力の切替えをパターンデー
タ中の最上位ビットＰＡＴＣで行い、出力ピンとする場
合（比較サイクル）はＰＡＴＣを“１”とし、通常は
“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴ
Ｂとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡ
ＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ
“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ
“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ
“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表
わす。
として供給する場合は波形メモリ１９内に例えば図４に
示すように、各データが設定入力される。パターン発生
器１１からのパターンデータの３ビット（ＰＡＴＡ、Ｐ
ＡＴＢ、ＰＡＣ）をアドレスとして波形メモリ１９を読
出すが、波形のデータの決定は主に最下位ビットのＰＡ
ＴＡで決め、波形データが論理“１”でＰＡＴＡを
“１”とし、論理“０”でＰＡＴＡを“０”としてい
る。入出力ピンに対する入出力の切替えをパターンデー
タ中の最上位ビットＰＡＴＣで行い、出力ピンとする場
合（比較サイクル）はＰＡＴＣを“１”とし、通常は
“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴ
Ｂとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡ
ＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ
“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ
“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ
“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表
わす。
【０００８】図４で示した波形メモリ１９の記憶内容で
はパターンデータのＰＡＴＡが図５Ａに示すように
“１”、“０”であると、“１”でアドレス“１”の内
容が読出され、“０”でアドレス“０”の内容が読出さ
れ、何れの場合も波形メモリ１９から読出されたドライ
バイネーブルデータＴ３Ｌは“１”であって、第２フリ
ップフロップ２７が、遅延回路１７3 からのクロックの
タイミングで予めセットされ、ドライバ２４はイネーブ
ル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル
駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７
1 からクロック（例えば図５Ｂ）により第１フリップフ
ロップ２２がセットされ、またドライバ低レベル駆動第
２データＴ２Ｒ“１”が読出され、遅延回路１７3 から
クロック（例えば図５Ｃ）により第１フリップフロップ
２２がリセットされ、図５Ｄに示すＲＺ波形出力でドラ
イバ２４が駆動され、これが被試験ＩＣ素子２６の１つ
の端子ピンに印加される。ＰＡＴＡが“０”では読出さ
れるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図
５Ｄに示すようにドライバ２４に対する駆動は低レベル
のままである。
はパターンデータのＰＡＴＡが図５Ａに示すように
“１”、“０”であると、“１”でアドレス“１”の内
容が読出され、“０”でアドレス“０”の内容が読出さ
れ、何れの場合も波形メモリ１９から読出されたドライ
バイネーブルデータＴ３Ｌは“１”であって、第２フリ
ップフロップ２７が、遅延回路１７3 からのクロックの
タイミングで予めセットされ、ドライバ２４はイネーブ
ル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル
駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７
1 からクロック（例えば図５Ｂ）により第１フリップフ
ロップ２２がセットされ、またドライバ低レベル駆動第
２データＴ２Ｒ“１”が読出され、遅延回路１７3 から
クロック（例えば図５Ｃ）により第１フリップフロップ
２２がリセットされ、図５Ｄに示すＲＺ波形出力でドラ
イバ２４が駆動され、これが被試験ＩＣ素子２６の１つ
の端子ピンに印加される。ＰＡＴＡが“０”では読出さ
れるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図
５Ｄに示すようにドライバ２４に対する駆動は低レベル
のままである。
【０００９】被試験ＩＣ素子２６のＩ／Ｏピンが出力と
して用いられる場合は、第２フリップフロップ２７はリ
セット状態とされ、ドライバ２４はディスイネーブル状
態とされ、出力インピーダンスが無限大の状態となる。
この状態で被試験ＩＣ素子２６から出力された出力はピ
ン端子２５i に印加され、コンパレータ２７，２８で高
レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ
比較される。ＶH ，Ｖ L は図５Ｅに示すように選定さ
れ、入力ＶがＶH 以上でコンパレータ２７の出力が低レ
ベル、コンパレータ２８の出力が高レベル、入力がＶH
より低い以下、Ｖ L 以上でコンパレータ２７の出力が高
レベル、コンパレータ２８の出力が高レベル入力がＶL
以下でコンパレータ２７の出力が高レベル、コンパレー
タ２８の出力が低レベルとなる。
して用いられる場合は、第２フリップフロップ２７はリ
セット状態とされ、ドライバ２４はディスイネーブル状
態とされ、出力インピーダンスが無限大の状態となる。
この状態で被試験ＩＣ素子２６から出力された出力はピ
ン端子２５i に印加され、コンパレータ２７，２８で高
レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ
比較される。ＶH ，Ｖ L は図５Ｅに示すように選定さ
れ、入力ＶがＶH 以上でコンパレータ２７の出力が低レ
ベル、コンパレータ２８の出力が高レベル、入力がＶH
より低い以下、Ｖ L 以上でコンパレータ２７の出力が高
レベル、コンパレータ２８の出力が高レベル入力がＶL
以下でコンパレータ２７の出力が高レベル、コンパレー
タ２８の出力が低レベルとなる。
【００１０】コンパレータ２７，２８の比較結果は遅延
回路１７5 ，１７6 からの同一タイミングのストローブ
によりサンプル保持され、波形メモリ１９から読出され
た高レベル期待値データＥＸＨ、低レベル期待値データ
ＥＸＬとの論理積がアンド回路３１，３２でとられる。
期待値が低レベルＬの場合は、低レベル期待値データＥ
ＸＬが“１”とされ、期待値が高レベルＨの場合は高レ
ベル期待値データＥＸＨが“１”とされ、期待値が高イ
ンピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に
“１”とされ比較結果を無視する場合（Ｘ）ではＥＸ
Ｌ，ＥＸＨが共に“０”とされる。その結果、期待値が
高レベルＨで入力（メモリ２６の出力）Ｖがしきい値Ｖ
H 以下でアンド回路３１の出力が高レベルとなって不良
を出力し、期待値が低レベルＬで入力ＶがＶL 以上でア
ンド回路３２の出力が高レベルになって不良を出力し、
期待値がＺで、高インピーダンス状態でなければアンド
回路３４の出力が高レベルになって不良を出力し、全体
の不良の数がオア回路３５から出力される。
回路１７5 ，１７6 からの同一タイミングのストローブ
によりサンプル保持され、波形メモリ１９から読出され
た高レベル期待値データＥＸＨ、低レベル期待値データ
ＥＸＬとの論理積がアンド回路３１，３２でとられる。
期待値が低レベルＬの場合は、低レベル期待値データＥ
ＸＬが“１”とされ、期待値が高レベルＨの場合は高レ
ベル期待値データＥＸＨが“１”とされ、期待値が高イ
ンピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に
“１”とされ比較結果を無視する場合（Ｘ）ではＥＸ
Ｌ，ＥＸＨが共に“０”とされる。その結果、期待値が
高レベルＨで入力（メモリ２６の出力）Ｖがしきい値Ｖ
H 以下でアンド回路３１の出力が高レベルとなって不良
を出力し、期待値が低レベルＬで入力ＶがＶL 以上でア
ンド回路３２の出力が高レベルになって不良を出力し、
期待値がＺで、高インピーダンス状態でなければアンド
回路３４の出力が高レベルになって不良を出力し、全体
の不良の数がオア回路３５から出力される。
【００１１】以上のような試験パターン（信号）の被試
験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の
良不良判定の構成が、試験装置のピン端子２５i ごとに
設けられ、これらピン端子２５i を被試験ＩＣ素子２６
の対応端子ピンに接続して試験を行う。従来において試
験装置がもつ最高試験速度よりも速い速度で試験をした
い場合は、図６に示すようにしていた。即ち図６におい
て図４と対応する部分に同一符号を付けてあり、奇数番
目のピン端子２５i と、これと隣りの偶数番目のピン端
子２５i+1 とを、その両オア回路２１の出力側、両オア
回路２３の出力側、両アンド回路１８7 の出力側、両ア
ンド回路１８8 の出力側、両コンパレータ２７，２８の
入力側をそれぞれ互いに接続し、奇数ピン２５i のみを
被試験ＩＣ素子２６の端子ピンと接続する。ＩＣ素子２
６に試験信号を印加する場合は奇数ピン端子２５i と対
応する各クロックやストローブを試験周期Ｔの前半で発
生させ、偶数ピン端子２５i+1 と対応する各クロックや
ストローブを試験周期Ｔの後半で発生させ、１試験周期
Ｔの前半と後半とで分けて試験を行い、最高試験速度の
２倍の速度で試験することを可能とする。
験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の
良不良判定の構成が、試験装置のピン端子２５i ごとに
設けられ、これらピン端子２５i を被試験ＩＣ素子２６
の対応端子ピンに接続して試験を行う。従来において試
験装置がもつ最高試験速度よりも速い速度で試験をした
い場合は、図６に示すようにしていた。即ち図６におい
て図４と対応する部分に同一符号を付けてあり、奇数番
目のピン端子２５i と、これと隣りの偶数番目のピン端
子２５i+1 とを、その両オア回路２１の出力側、両オア
回路２３の出力側、両アンド回路１８7 の出力側、両ア
ンド回路１８8 の出力側、両コンパレータ２７，２８の
入力側をそれぞれ互いに接続し、奇数ピン２５i のみを
被試験ＩＣ素子２６の端子ピンと接続する。ＩＣ素子２
６に試験信号を印加する場合は奇数ピン端子２５i と対
応する各クロックやストローブを試験周期Ｔの前半で発
生させ、偶数ピン端子２５i+1 と対応する各クロックや
ストローブを試験周期Ｔの後半で発生させ、１試験周期
Ｔの前半と後半とで分けて試験を行い、最高試験速度の
２倍の速度で試験することを可能とする。
【００１２】
【発明が解決しようとする課題】図６に示した従来の倍
速試験では、試験装置のピン端子２５i の全数の１／２
以下の端子ピンをもつＩＣ素子しか試験することができ
ない。つまり倍速試験では、試験装置が本来もつ、試験
可能ピン偶数の最大値の１／２しかピン端子を利用する
ことができない。
速試験では、試験装置のピン端子２５i の全数の１／２
以下の端子ピンをもつＩＣ素子しか試験することができ
ない。つまり倍速試験では、試験装置が本来もつ、試験
可能ピン偶数の最大値の１／２しかピン端子を利用する
ことができない。
【００１３】この発明は装置が有するピン端子数を全て
有効に利用し、しかも倍速の試験を可能とする半導体Ｉ
Ｃ試験装置を提供することにある。
有効に利用し、しかも倍速の試験を可能とする半導体Ｉ
Ｃ試験装置を提供することにある。
【００１４】
【課題を解決するための手段】この発明によれば、第
３、第４クロックとイネーブルデータ、ディスイネーブ
ルデータとの各論理積の出力と、倍速モード信号との論
理積がとられ、これら論理積出力により第１フリップフ
ロップがセットリセットされ、倍速モード信号で第２フ
リップフロップがセットされ、かつ、第フリップフロッ
プのリセットが禁止され、第１、第２コンパレータが、
試験サイクルの前半、後半の各ストローブでサンプリン
グされ、第１コンパレータの非反転サンプリング出力及
び反転サンプリング出力と、高レベル期待値データ及び
非高レベル期待値データとの各論理積がとられ、これら
両論理積の論理和が倍速モード信号により第１コンパレ
ータの非反転サンプリング出力と高レベル期待値データ
との論理積の代りに試験結果として第１セレクタにより
出力され、第２コンパレータの非反転サンプリング出力
及び反転サンプリング出力と、低レベル期待値データ及
び非低レベル期待値データとの各論理積がとられ、これ
ら両論理積の論理和が、倍速モード信号により第２コン
パレータの非反転サンプリング出力と低レベル期待値デ
ータとの論理積の代りに試験結果として第２セレクタよ
り出力される。
３、第４クロックとイネーブルデータ、ディスイネーブ
ルデータとの各論理積の出力と、倍速モード信号との論
理積がとられ、これら論理積出力により第１フリップフ
ロップがセットリセットされ、倍速モード信号で第２フ
リップフロップがセットされ、かつ、第フリップフロッ
プのリセットが禁止され、第１、第２コンパレータが、
試験サイクルの前半、後半の各ストローブでサンプリン
グされ、第１コンパレータの非反転サンプリング出力及
び反転サンプリング出力と、高レベル期待値データ及び
非高レベル期待値データとの各論理積がとられ、これら
両論理積の論理和が倍速モード信号により第１コンパレ
ータの非反転サンプリング出力と高レベル期待値データ
との論理積の代りに試験結果として第１セレクタにより
出力され、第２コンパレータの非反転サンプリング出力
及び反転サンプリング出力と、低レベル期待値データ及
び非低レベル期待値データとの各論理積がとられ、これ
ら両論理積の論理和が、倍速モード信号により第２コン
パレータの非反転サンプリング出力と低レベル期待値デ
ータとの論理積の代りに試験結果として第２セレクタよ
り出力される。
【００１５】
【作用】高速半導体、ＩＣ素子は一般にＩ／Ｏピンが用
いられないことが多い。また高速半導体ＩＣ素子は一般
にＥＣＬ（エミッタ結合論理回路）論理回路が多く、Ｅ
ＣＬ論理回路においてはしきい値ＶH とＶL とが等し
く、高出力インピーダンスＺ状態を検出する必要がな
い。このため各ピン端子は出力専用又は入力専用として
使用でき、出力専用の場合は、そのドライバをイネーブ
ル、ディスイネーブルの制御をする必要がなく、常にイ
ネーブル状態としておけばよい。このためドライバをイ
ネーブル、ディスイネーブルに制御するタイミングクロ
ックを、ドライバ駆動用のフリップフロップのセット、
リセットにこの発明では利用する。また第１、第２コン
パレータのしきい値を同一とし、その一方に対し試験サ
イクルの前半のストローブを行い、後半で他方に対して
ストローブを行う。
いられないことが多い。また高速半導体ＩＣ素子は一般
にＥＣＬ（エミッタ結合論理回路）論理回路が多く、Ｅ
ＣＬ論理回路においてはしきい値ＶH とＶL とが等し
く、高出力インピーダンスＺ状態を検出する必要がな
い。このため各ピン端子は出力専用又は入力専用として
使用でき、出力専用の場合は、そのドライバをイネーブ
ル、ディスイネーブルの制御をする必要がなく、常にイ
ネーブル状態としておけばよい。このためドライバをイ
ネーブル、ディスイネーブルに制御するタイミングクロ
ックを、ドライバ駆動用のフリップフロップのセット、
リセットにこの発明では利用する。また第１、第２コン
パレータのしきい値を同一とし、その一方に対し試験サ
イクルの前半のストローブを行い、後半で他方に対して
ストローブを行う。
【００１６】
【実施例】図１にこの発明の実施例を示し、図４と対応
する部分に同一符号を付けてある。この発明では端子４
１よりの倍速試験であることを示す倍速モード信号がア
ンド回路４２，４３に入力され、アンド回路４２，４３
にはそれぞれアンド回路１８7 ，１８8 の各出力も入力
され、アンド回路４２の出力とオア回路２１の出力とが
オア回路４４を通じて第１フリップフロップ２２のセッ
ト端子Ｓへ供給され、アンド回路４３の出力とオア回路
２３の出力とがオア回路４５を通じて第１フリップフロ
ップ２２のリセット端子Ｒへ供給される。
する部分に同一符号を付けてある。この発明では端子４
１よりの倍速試験であることを示す倍速モード信号がア
ンド回路４２，４３に入力され、アンド回路４２，４３
にはそれぞれアンド回路１８7 ，１８8 の各出力も入力
され、アンド回路４２の出力とオア回路２１の出力とが
オア回路４４を通じて第１フリップフロップ２２のセッ
ト端子Ｓへ供給され、アンド回路４３の出力とオア回路
２３の出力とがオア回路４５を通じて第１フリップフロ
ップ２２のリセット端子Ｒへ供給される。
【００１７】また端子４１の倍速モード信号はアンド回
路１８7 の出力と共にオア回路４６を通じて第２フリッ
プフロップ２７のセット端子Ｓへ供給され、更に倍速モ
ード信号は反転されてアンド回路４７へ供給され、その
アンド回路４７にアンド回路１８8 の出力が供給されア
ンド回路４７の出力は第２フリップフロップ２７のリセ
ット端子Ｒへ供給される。
路１８7 の出力と共にオア回路４６を通じて第２フリッ
プフロップ２７のセット端子Ｓへ供給され、更に倍速モ
ード信号は反転されてアンド回路４７へ供給され、その
アンド回路４７にアンド回路１８8 の出力が供給されア
ンド回路４７の出力は第２フリップフロップ２７のリセ
ット端子Ｒへ供給される。
【００１８】波形メモリ１９は各種類ごとに倍速用のも
のも設けられる。例えば倍速モード用のＲＺ波形に対す
る波形メモリ１９の記憶内容は例えば図１中の波形メモ
リ１９内に示すようにする。また遅延回路１７1 ，１７
2 の各出力クロックを試験サイクルの前半で発生させ、
遅延回路１７3 ，１７4 の各出力クロックを試験サイク
ルの後半で発生させる。パターンデータ中のビットＰＡ
ＴＡとＰＡＴＢとを用い、試験サイクルの前半の波形
（高レベル又は低レベル）をＰＡＴＡの“１”又は
“０”で設定し、試験サイクルの後半の波形（高レベル
又は低レベル）をＰＡＴＢの“１”又は“０”で設定す
る。
のも設けられる。例えば倍速モード用のＲＺ波形に対す
る波形メモリ１９の記憶内容は例えば図１中の波形メモ
リ１９内に示すようにする。また遅延回路１７1 ，１７
2 の各出力クロックを試験サイクルの前半で発生させ、
遅延回路１７3 ，１７4 の各出力クロックを試験サイク
ルの後半で発生させる。パターンデータ中のビットＰＡ
ＴＡとＰＡＴＢとを用い、試験サイクルの前半の波形
（高レベル又は低レベル）をＰＡＴＡの“１”又は
“０”で設定し、試験サイクルの後半の波形（高レベル
又は低レベル）をＰＡＴＢの“１”又は“０”で設定す
る。
【００１９】従って波形メモリ１９が図１に示した状態
ではＰＡＴＡ，ＰＡＴＢが共に“０”であればアドレス
０の内容が読出され、そのデータは全て“０”であり、
第１フリップフロップ２２の出力は低レベルのままであ
る。ＰＡＴＡが“１”、ＰＡＴＢが“０”の場合はアド
レス１の内容が読出され、データＴＳ１とＴＲ２だけが
共に“１”となり、遅延回路１７1 の出力クロックのタ
イミングＴ１でフリップフロップ２２がセットされ、遅
延回路１７2 の出力クロックのタイミングＴ２でフリッ
プフロップ２２がリセットされ、図２Ａに示すように試
験サイクルの前半でＴ1 〜Ｔ2 の間高レベルのＲＺ波形
がフリップフロップ２２から出力される。
ではＰＡＴＡ，ＰＡＴＢが共に“０”であればアドレス
０の内容が読出され、そのデータは全て“０”であり、
第１フリップフロップ２２の出力は低レベルのままであ
る。ＰＡＴＡが“１”、ＰＡＴＢが“０”の場合はアド
レス１の内容が読出され、データＴＳ１とＴＲ２だけが
共に“１”となり、遅延回路１７1 の出力クロックのタ
イミングＴ１でフリップフロップ２２がセットされ、遅
延回路１７2 の出力クロックのタイミングＴ２でフリッ
プフロップ２２がリセットされ、図２Ａに示すように試
験サイクルの前半でＴ1 〜Ｔ2 の間高レベルのＲＺ波形
がフリップフロップ２２から出力される。
【００２０】ＰＡＴＡが“０”、ＰＡＴＢが“１”の場
合は、アドレスＮの内容が読出され、データＴ３ＬとＴ
４Ｔのみが共に“１”となる。この時、倍速モードでア
ンド回路４２，４３は共に開とされているため、遅延回
路１７3 の出力クロックのタイミングＴ３でフリップフ
ロップ２２がセットされ、遅延回路１７4 の出力クロッ
クのタイミングＴ４でフリップフロップ２２がリセット
され、図２Ａに示すように試験サイクルの後半でＴ３〜
Ｔ４の間高レベルのＲＺ波形がフリップフロップ２２か
ら出力される。
合は、アドレスＮの内容が読出され、データＴ３ＬとＴ
４Ｔのみが共に“１”となる。この時、倍速モードでア
ンド回路４２，４３は共に開とされているため、遅延回
路１７3 の出力クロックのタイミングＴ３でフリップフ
ロップ２２がセットされ、遅延回路１７4 の出力クロッ
クのタイミングＴ４でフリップフロップ２２がリセット
され、図２Ａに示すように試験サイクルの後半でＴ３〜
Ｔ４の間高レベルのＲＺ波形がフリップフロップ２２か
ら出力される。
【００２１】更にＰＡＴＡ，ＰＡＴＢが共に“１”の場
合は、アドレスＰの内容が読出され、データＴＳ１，Ｔ
Ｒ２，Ｔ３Ｌ，Ｔ４Ｔが共に“１”となり、図２Ａに示
すようにタイミングＴ１〜Ｔ２とタイミングＴ３〜Ｔ４
の各間高レベルがフリップフロップ２２から出力され
る。このようにＰＡＴＡとＰＡＴＢの“１”，“０”を
選定することにより、試験サイクルの２倍の試験波形信
号を作ることができる。なお、倍速モードにおいては倍
速モード信号によりフリップフロップ２７に対するセッ
ト指令が常時与えられ、かつアンド回路４７によりフリ
ップフロップ２７に対するリセット指令は常に禁止され
ているため、ドライバ２４はイネーブル状態に保持され
ている。
合は、アドレスＰの内容が読出され、データＴＳ１，Ｔ
Ｒ２，Ｔ３Ｌ，Ｔ４Ｔが共に“１”となり、図２Ａに示
すようにタイミングＴ１〜Ｔ２とタイミングＴ３〜Ｔ４
の各間高レベルがフリップフロップ２２から出力され
る。このようにＰＡＴＡとＰＡＴＢの“１”，“０”を
選定することにより、試験サイクルの２倍の試験波形信
号を作ることができる。なお、倍速モードにおいては倍
速モード信号によりフリップフロップ２７に対するセッ
ト指令が常時与えられ、かつアンド回路４７によりフリ
ップフロップ２７に対するリセット指令は常に禁止され
ているため、ドライバ２４はイネーブル状態に保持され
ている。
【００２２】同様にして波形メモリ１９の記憶内容を選
定することにより、ＮＲＺ波形に対するフリップフロッ
プ２２の出力を、例えば図２Ｂに示すように試験サイク
ルの２倍の速度の試験信号を得ることができる。被試験
ＩＣ素子２６の出力が供給されるピン端子は期待値との
比較専用に用いられるが、この発明では第１、第２コン
パレータ２７，２８の各反転出力がアンド回路５１，５
２へそれぞれ供給され、アンド回路３１，５１の各出力
がオア回路５３を通じて第１セレクタ５４の入力端子Ｂ
へ供給され、アンド回路３２，５２の各出力がオア回路
５６を通じて第２セレクタ５７の入力端子Ｂへ供給され
る。コンパレータ２７，２８の各非反転出力はそれぞれ
セレクタ５４，５７の入力端子Ａへ供給される。セレク
タ５４，５７の各出力はそれぞれアンド回路５８，５９
へ供給され、オア回路５３，５６の各出力がオア回路６
１を通じてアンド回路５８，５９に入力される。セレク
タ５４，５７は端子４１からの倍速モード信号で制御さ
れ、倍速モードで入力端子Ｂの信号が選択出力され、そ
の他の場合は入力端子Ａの入力が選択出力される。アン
ド回路５８，５９の各出力はそれぞれオア回路６２，６
３へ供給される。アルゴリズムパターン発生器６４から
読出されたデータＣＰＥ１，ＣＰＥ２がそれぞれアンド
回路６２，６３へ供給される。アンド回路６２，６３の
出力はオア回路３５へも供給される。
定することにより、ＮＲＺ波形に対するフリップフロッ
プ２２の出力を、例えば図２Ｂに示すように試験サイク
ルの２倍の速度の試験信号を得ることができる。被試験
ＩＣ素子２６の出力が供給されるピン端子は期待値との
比較専用に用いられるが、この発明では第１、第２コン
パレータ２７，２８の各反転出力がアンド回路５１，５
２へそれぞれ供給され、アンド回路３１，５１の各出力
がオア回路５３を通じて第１セレクタ５４の入力端子Ｂ
へ供給され、アンド回路３２，５２の各出力がオア回路
５６を通じて第２セレクタ５７の入力端子Ｂへ供給され
る。コンパレータ２７，２８の各非反転出力はそれぞれ
セレクタ５４，５７の入力端子Ａへ供給される。セレク
タ５４，５７の各出力はそれぞれアンド回路５８，５９
へ供給され、オア回路５３，５６の各出力がオア回路６
１を通じてアンド回路５８，５９に入力される。セレク
タ５４，５７は端子４１からの倍速モード信号で制御さ
れ、倍速モードで入力端子Ｂの信号が選択出力され、そ
の他の場合は入力端子Ａの入力が選択出力される。アン
ド回路５８，５９の各出力はそれぞれオア回路６２，６
３へ供給される。アルゴリズムパターン発生器６４から
読出されたデータＣＰＥ１，ＣＰＥ２がそれぞれアンド
回路６２，６３へ供給される。アンド回路６２，６３の
出力はオア回路３５へも供給される。
【００２３】倍速モードではコンパレータ２７，２８に
対する各しきい値ＶH ，ＶL は同一値Ｖ0 に設定され、
一方のコンパレータ２７に試験サイクルの前半にタイミ
ングをもつストローブが遅延回路１７5 から与えられ、
他方のコンパレータ２８に試験サイクルの後半のタイミ
ングをもつストローブが遅延回路１７6 から与えられ
る。つまりコンパレータ２７は試験サイクルの前半の比
較に用いられ、コンパレータ２８は試験サイクルの後半
の比較に用いられる。
対する各しきい値ＶH ，ＶL は同一値Ｖ0 に設定され、
一方のコンパレータ２７に試験サイクルの前半にタイミ
ングをもつストローブが遅延回路１７5 から与えられ、
他方のコンパレータ２８に試験サイクルの後半のタイミ
ングをもつストローブが遅延回路１７6 から与えられ
る。つまりコンパレータ２７は試験サイクルの前半の比
較に用いられ、コンパレータ２８は試験サイクルの後半
の比較に用いられる。
【００２４】波形メモリ１９には期待値データとして、
高レベル期待値データＥＸＨ、低レベル期待値データＥ
ＸＬの他に、コンパレータ２７の出力に対する低レベル
期待値データとして非高レベル期待値データＥＸＨＺ
と、コンパレータ２８の出力に対する高レベル期待値デ
ータとして非低レベル期待値データＥＸＬＺとが記憶さ
れる。比較の無視（Ｄｏｎ’ｔ ｃａｒｅ）は試験サイ
クルの前半ではデータＣＰＥ１を“０”とし、後半では
データＣＰＥ２を“０”とし、比較結果を出力する時は
ＣＰＥ１，ＣＰＥ２を“１”にする。
高レベル期待値データＥＸＨ、低レベル期待値データＥ
ＸＬの他に、コンパレータ２７の出力に対する低レベル
期待値データとして非高レベル期待値データＥＸＨＺ
と、コンパレータ２８の出力に対する高レベル期待値デ
ータとして非低レベル期待値データＥＸＬＺとが記憶さ
れる。比較の無視（Ｄｏｎ’ｔ ｃａｒｅ）は試験サイ
クルの前半ではデータＣＰＥ１を“０”とし、後半では
データＣＰＥ２を“０”とし、比較結果を出力する時は
ＣＰＥ１，ＣＰＥ２を“１”にする。
【００２５】従って波形メモリ１９の各期待値データ、
及びデータＣＰＥ１，ＣＰＥ２は図２Ｃに示すように記
憶される。試験サイクルの前半の期待値が低レベルＬ、
後半の期待値がＸ（比較結果無視）の場合はＥＸＨを
“０”、ＥＸＨＺを“１”、ＥＸＬを“１”、ＥＸＬＺ
を“０”、ＣＰＥ１を“１”、ＣＰＥ２を“０”として
アドレスＬに書込む。前半の期待値がＸ、後半の期待値
が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥＲをそ
れぞれ“１”とし、その他は“０”とする。前半、後半
も期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰ
Ｅ１，ＣＰＥ２をそれぞれ“１”とし、その他は“０”
とする。これらは何れの場合もアドレスＬに書込む。
及びデータＣＰＥ１，ＣＰＥ２は図２Ｃに示すように記
憶される。試験サイクルの前半の期待値が低レベルＬ、
後半の期待値がＸ（比較結果無視）の場合はＥＸＨを
“０”、ＥＸＨＺを“１”、ＥＸＬを“１”、ＥＸＬＺ
を“０”、ＣＰＥ１を“１”、ＣＰＥ２を“０”として
アドレスＬに書込む。前半の期待値がＸ、後半の期待値
が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥＲをそ
れぞれ“１”とし、その他は“０”とする。前半、後半
も期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰ
Ｅ１，ＣＰＥ２をそれぞれ“１”とし、その他は“０”
とする。これらは何れの場合もアドレスＬに書込む。
【００２６】前半の期待値が高レベルＨ、後半の期待値
が無視Ｘの場合、前半の期待値が無視Ｘ、後半の期待値
が高レベルＨの場合、前半も後半も期待値が高レベルの
場合は、何れもＥＸＨ，ＥＸＬＺを“１”とし、ＥＸＨ
Ｚ，ＥＸＬを“０”とする。ＣＰＥ１，ＣＰＥ２は、比
較で“１”、無視で“０”とする。これらは何れもアド
レスＨに書込む。更に前半の期待値が低レベルＬ、後半
の期待値が高レベルＨの場合はＥＸＨＺ，ＥＸＬＺ，Ｃ
ＰＥ１，ＣＰＥ２を“１”とし、他は“０”としてアド
レスＺに書込む。前半の期待値が高レベルＨ、後半の期
待値が低レベルＬの場合はＥＸＨ，ＥＸＬ，ＣＰＥ１，
ＣＰＥ２を“１”とし、その他は“０”とする。
が無視Ｘの場合、前半の期待値が無視Ｘ、後半の期待値
が高レベルＨの場合、前半も後半も期待値が高レベルの
場合は、何れもＥＸＨ，ＥＸＬＺを“１”とし、ＥＸＨ
Ｚ，ＥＸＬを“０”とする。ＣＰＥ１，ＣＰＥ２は、比
較で“１”、無視で“０”とする。これらは何れもアド
レスＨに書込む。更に前半の期待値が低レベルＬ、後半
の期待値が高レベルＨの場合はＥＸＨＺ，ＥＸＬＺ，Ｃ
ＰＥ１，ＣＰＥ２を“１”とし、他は“０”としてアド
レスＺに書込む。前半の期待値が高レベルＨ、後半の期
待値が低レベルＬの場合はＥＸＨ，ＥＸＬ，ＣＰＥ１，
ＣＰＥ２を“１”とし、その他は“０”とする。
【００２７】従って倍速モードではＶH ＝ＶL ＝Ｖ0 で
あって、試験サイクルの前半の期待値がＨでＩＣ素子２
６の出力ＶがＶ0 以下ならばアンド回路３１の出力が高
レベルとなり、前半の期待値がＬでＩＣ素子２６の出力
ＶがＶ0 以上ならばコンパレータ２７の反転出力が高レ
ベルになり、アンド回路５１が高レベルとなる。また試
験サイクルの後半の期待値がＨでＩＣ素子２６の出力Ｖ
がＶ0 以下であるならばコンパレータ２８の出力が高レ
ベルとなり、アンド回路５２の出力が高レベルとなり、
後半で期待値がＬでＩＣ素子２６の出力ＶがＶ0 以上で
あれば、アンド回路３２の出力が高レベルとなる。つま
り不良が生じると、アンド回路３１，３２，５１，５２
の少くとも何れか１つは出力が高レベルとなり、その出
力によりアンド回路５８，５９が開とされ、その時のセ
レクタ５４，５７の出力が出力され、前半で不良が発生
すると、アンド回路６２の出力が高レベルとなり、後半
で不良が発生すると、アンド回路６３の出力が高レベル
となり、１試験サイクルにおける前半と後半との各試験
結果を出力することができる。
あって、試験サイクルの前半の期待値がＨでＩＣ素子２
６の出力ＶがＶ0 以下ならばアンド回路３１の出力が高
レベルとなり、前半の期待値がＬでＩＣ素子２６の出力
ＶがＶ0 以上ならばコンパレータ２７の反転出力が高レ
ベルになり、アンド回路５１が高レベルとなる。また試
験サイクルの後半の期待値がＨでＩＣ素子２６の出力Ｖ
がＶ0 以下であるならばコンパレータ２８の出力が高レ
ベルとなり、アンド回路５２の出力が高レベルとなり、
後半で期待値がＬでＩＣ素子２６の出力ＶがＶ0 以上で
あれば、アンド回路３２の出力が高レベルとなる。つま
り不良が生じると、アンド回路３１，３２，５１，５２
の少くとも何れか１つは出力が高レベルとなり、その出
力によりアンド回路５８，５９が開とされ、その時のセ
レクタ５４，５７の出力が出力され、前半で不良が発生
すると、アンド回路６２の出力が高レベルとなり、後半
で不良が発生すると、アンド回路６３の出力が高レベル
となり、１試験サイクルにおける前半と後半との各試験
結果を出力することができる。
【００２８】図１では６つのタイミング信号、つまり遅
延回路１７1 〜１７6 の各出力を利用したが、通常のモ
ード（試験サイクルで１パターン）では入出力ピンの場
合、フリップフロップ２２のセット、リセットタイミン
グと、フリップフロップ２７のセット、リセットタイミ
ングと、コンパレータ２７，２８のストローブとの少く
とも５つのタイミングがあればよく、倍速モードでは入
出力ピンには適用しないため、出力ピンに対しては、フ
リップフロップ２２のセット、リセットタイミングを各
２つ計４つのタイミングがあればよく、入力ピンについ
てはコンパレータ２７，２８の各別のストローブのため
の２つのタイミングがあればよい。従って図３に図１と
対応する部分に同一符号を付けて示すように、タイミン
グ（クロック）発生用遅延回路１７1 〜１７5 の５つを
設け、倍速モードで出力ピンとして使用する個所では図
１の場合と同様に、遅延回路１７1 〜１７4 の各出力ク
ロックのタイミングを利用するが、入力ピンとして使用
する個所では、遅延回路１７5 の出力クロックをコンパ
レータ２７へのストローブとして供給すると共に、遅延
回路１７1 〜１７4 の何れか１つ、図示例では遅延回路
１７2 の出力クロックをセレクタ７１を通じてコンパレ
ータ２８へストローブとして供給する。通常モードでは
セレクタ７１はその入力端子Ｂの信号を選択出力し、遅
延回路１７5の出力がストローブとしてコンパレータ２
７と２８とへ供給される。
延回路１７1 〜１７6 の各出力を利用したが、通常のモ
ード（試験サイクルで１パターン）では入出力ピンの場
合、フリップフロップ２２のセット、リセットタイミン
グと、フリップフロップ２７のセット、リセットタイミ
ングと、コンパレータ２７，２８のストローブとの少く
とも５つのタイミングがあればよく、倍速モードでは入
出力ピンには適用しないため、出力ピンに対しては、フ
リップフロップ２２のセット、リセットタイミングを各
２つ計４つのタイミングがあればよく、入力ピンについ
てはコンパレータ２７，２８の各別のストローブのため
の２つのタイミングがあればよい。従って図３に図１と
対応する部分に同一符号を付けて示すように、タイミン
グ（クロック）発生用遅延回路１７1 〜１７5 の５つを
設け、倍速モードで出力ピンとして使用する個所では図
１の場合と同様に、遅延回路１７1 〜１７4 の各出力ク
ロックのタイミングを利用するが、入力ピンとして使用
する個所では、遅延回路１７5 の出力クロックをコンパ
レータ２７へのストローブとして供給すると共に、遅延
回路１７1 〜１７4 の何れか１つ、図示例では遅延回路
１７2 の出力クロックをセレクタ７１を通じてコンパレ
ータ２８へストローブとして供給する。通常モードでは
セレクタ７１はその入力端子Ｂの信号を選択出力し、遅
延回路１７5の出力がストローブとしてコンパレータ２
７と２８とへ供給される。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、ド
ライバのイネーブル、ディスイネーブル制御のタイミン
グ信号を、ドライバの高レベル駆動、低レベル駆動制御
に利用することにより、試験装置の最高試験速度の２倍
の速度で試験をすることができ、しかも具備しているピ
ン端子をすべて有効に利用することができ、従来よりも
端子ピンの多いＩＣ素子を高速試験することができる。
なお、現在においては一般に高速動作するＩＣ素子は大
部分が入出力ピンではなく、出力ピンと入力ピンとを備
えているため、ドライバのイネーブル、ディスイネーブ
ル制御を必要とせず、前述のように倍速試験を行うこと
ができる。
ライバのイネーブル、ディスイネーブル制御のタイミン
グ信号を、ドライバの高レベル駆動、低レベル駆動制御
に利用することにより、試験装置の最高試験速度の２倍
の速度で試験をすることができ、しかも具備しているピ
ン端子をすべて有効に利用することができ、従来よりも
端子ピンの多いＩＣ素子を高速試験することができる。
なお、現在においては一般に高速動作するＩＣ素子は大
部分が入出力ピンではなく、出力ピンと入力ピンとを備
えているため、ドライバのイネーブル、ディスイネーブ
ル制御を必要とせず、前述のように倍速試験を行うこと
ができる。
【図１】この発明の実施例を示すブロック図。
【図２】Ａは倍速モード時のＲＺ波形でのドライバ駆動
用フリップフロップの出力例を示す図、ＢはそのＮＲＺ
波形での例を示す図、Ｃは期待値データの記憶を示す図
である。
用フリップフロップの出力例を示す図、ＢはそのＮＲＺ
波形での例を示す図、Ｃは期待値データの記憶を示す図
である。
【図３】この発明の他の実施例の要部を示すブロック
図。
図。
【図４】従来のＩＣ試験装置を示すブロック図。
【図５】Ａ〜Ｄは試験パターンとタイミングクロック
と、出力波形との関係例を示すタイムチャート、Ｅはコ
ンパレータ２７，２８のしきい値と正しいレベルの入力
信号との関係例を示す図である。
と、出力波形との関係例を示すタイムチャート、Ｅはコ
ンパレータ２７，２８のしきい値と正しいレベルの入力
信号との関係例を示す図である。
【図６】従来の倍速試験のための接続を示すブロック
図。
図。
Claims (1)
- 【請求項１】 試験サイクルごとに発生するパターンデ
ータをアドレスとして波形メモリから、ドライバ高レベ
ル駆動第１、第２データ、ドライバ低レベル駆動第１、
第２データ、ドライバイネーブルデータ、ドライバディ
スイネーブルデータ、低レベル期待値データ、高レベル
期待値データ、非低レベル期待値データ、非高レベル期
待値データを読出し、 上記試験サイクルごとに設定したタイミングで発生する
第１、第２クロックと上記高レベル駆動第１、第２デー
タとの各論理積により第１フリップフロップをセット
し、 上記第１、第２クロックと上記低レベル駆動第１、第２
データとの各論理積により上記第１フリップフロップを
リセットし、 上記試験サイクルごとに設定したタイミングで発生する
第３、第４クロックとの各論理積により第２フリップフ
ロップをセット、リセットし、 上記第１フリップフロップの出力でドライバを駆動し、
そのドライバの出力を被試験ＩＣ素子に印加し、 上記第２フリップフロップの出力により上記ドライバを
イネーブル又はディスイネーブルに制御し、 上記被試験ＩＣ素子の出力を第１、第２コンパレータで
高レベルしきい値、低レベルしきい値とそれぞれ比較
し、 上記試験サイクルごとに設定された同一タイミングのス
トローブにより上記第１、第２コンパレータの出力をサ
ンプリングし、 上記第１コンパレータの非反転サンプリング出力と上記
高レベル期待値データとの論理積と、 上記第２コンパレータの非反転サンプリング出力と上記
低レベル期待値データとの論理積とを試験結果として出
力する半導体ＩＣ試験装置において、 上記第３、第４クロックと上記イネーブルデータ、ディ
スイネーブルデータとの各論理積の出力と、倍速モード
信号との論理積をとって上記第１フリップフロップをセ
ット、リセットさせる手段と、 上記倍速モード信号で上記第２フリップフロップをセッ
トし、上記第２フリップフロップのリセットを禁止する
手段と、 上記第１、第２コンパレータを、上記試験サイクルの前
半、後半の各ストローブでそれぞれサンプリングする手
段と、 倍速モード信号により、上記第１コンパレータの非反転
サンプリング出力及び反転サンプリング出力と、上記高
レベル期待値データ及び上記非高レベル期待値データと
の各論理積の論理和を、上記第１コンパレータの非反転
サンプリング出力と高レベル期待値データとの論理積の
代りに試験結果として出力する第１セレクタ手段と、 上記倍速モード信号により、上記第２コンパレータの非
反転サンプリング出力及び反転サンプリング出力と、上
記低レベル期待値データ及び非低レベル期待値データと
の各論理積の論理和を、上記第２コンパレータの非反転
サンプリング出力と低レベル期待値データとの論理積の
代りに試験結果として出力する第２セレクタ手段と、 を設けたことを特徴とする半導体ＩＣ試験装置。
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|---|---|---|---|
| JP25553293A JP3591657B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体ｉｃ試験装置 |
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