JPH07325125A - 半導体試験方法およびこれを実施する装置 - Google Patents
半導体試験方法およびこれを実施する装置Info
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- JPH07325125A JPH07325125A JP6118140A JP11814094A JPH07325125A JP H07325125 A JPH07325125 A JP H07325125A JP 6118140 A JP6118140 A JP 6118140A JP 11814094 A JP11814094 A JP 11814094A JP H07325125 A JPH07325125 A JP H07325125A
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Abstract
(57)【要約】
【目的】 相異なるクロック周波数により動作する回路
部が混在する半導体装置を共通するクロック周波数によ
り同時に試験する半導体試験方法および装置。 【構成】 被試験半導体装置ＤＵＴにテストデータを印
加し、被試験半導体装置ＤＵＴから読み出される試験結
果と期待値データとを論理比較する半導体試験装置にお
いて、所定テストサイクル目毎にダミーのパターンが記
憶される期待値パターンメモリ部１０１2 を有するパタ
ーン発生器２を具備し、被試験半導体装置ＤＵＴにテス
トデータを印加するテストデータ印加部Ｐｉｎ nを具備
し、ダミーのパターンに応答してオープン処理データを
出力して論理比較動作を停止する回路を有する試験結果
入力比較部Ｐｉｎ (n+1)を具備する半導体試験方法およ
び装置。
部が混在する半導体装置を共通するクロック周波数によ
り同時に試験する半導体試験方法および装置。 【構成】 被試験半導体装置ＤＵＴにテストデータを印
加し、被試験半導体装置ＤＵＴから読み出される試験結
果と期待値データとを論理比較する半導体試験装置にお
いて、所定テストサイクル目毎にダミーのパターンが記
憶される期待値パターンメモリ部１０１2 を有するパタ
ーン発生器２を具備し、被試験半導体装置ＤＵＴにテス
トデータを印加するテストデータ印加部Ｐｉｎ nを具備
し、ダミーのパターンに応答してオープン処理データを
出力して論理比較動作を停止する回路を有する試験結果
入力比較部Ｐｉｎ (n+1)を具備する半導体試験方法およ
び装置。
Description
【０００１】
【産業上の利用分野】この発明は、半導体試験方法およ
びこれを実施する装置に関し、特に、相異なるクロック
周波数により動作する回路部が混在する半導体装置の試
験方法およびこの方法を実施する装置に関する。
びこれを実施する装置に関し、特に、相異なるクロック
周波数により動作する回路部が混在する半導体装置の試
験方法およびこの方法を実施する装置に関する。
【０００２】
【従来の技術】通信用半導体装置の如く、１個の半導体
装置内に相異なるクロック周波数により動作する回路部
が混在する半導体装置がある。これを図４を参照して説
明するに、１は通信用半導体装置全体を示しており、１
１は送信回路部、１２は受信回路部である。１３は制御
回路部であり、送信回路部１１と受信回路部１２の間の
調整をする回路部である。１４はＢＵＳインターフェイ
ス回路部である。送信回路部１１および受信回路部１２
より成る右方の通信側回路部側には入出力端子Ｉ／Ｏ
1 、入力端子Ｉ1 、出力端子Ｏ1 および送受信クロック
端子ＣＬＫ1 を具備する一方、左方のシステム側には入
出力端子Ｉ／Ｏ2 、入力端子Ｉ2 、出力端子Ｏ2 および
システムクロック端子ＣＬＫ2 を具備する。ここで、こ
の送受信クロックＣＬＫ1 のクロック周波数とインター
フェイス回路部１４のシステムクロックＣＬＫ2 のクロ
ック周波数とは相違している。一例を示すと、通信側の
フレームフォーマットは４８ｂｉｔ／２５０ｐｓである
ものと規定されているところから、１９２ｋＨｚ／ｂｉ
ｔである。そして、通信側においては３値表現をすると
共にシステム側は２値表現をするものとされているとこ
ろから、システム側は２５６ｋＨｚ／ｂｉｔである。シ
ステム側および通信側の動作タイミングチャートを図４
（ａ）に示す。システム側のクロック周波数と通信側の
クロック周波数の比はここに示される如く４：３であ
る。
装置内に相異なるクロック周波数により動作する回路部
が混在する半導体装置がある。これを図４を参照して説
明するに、１は通信用半導体装置全体を示しており、１
１は送信回路部、１２は受信回路部である。１３は制御
回路部であり、送信回路部１１と受信回路部１２の間の
調整をする回路部である。１４はＢＵＳインターフェイ
ス回路部である。送信回路部１１および受信回路部１２
より成る右方の通信側回路部側には入出力端子Ｉ／Ｏ
1 、入力端子Ｉ1 、出力端子Ｏ1 および送受信クロック
端子ＣＬＫ1 を具備する一方、左方のシステム側には入
出力端子Ｉ／Ｏ2 、入力端子Ｉ2 、出力端子Ｏ2 および
システムクロック端子ＣＬＫ2 を具備する。ここで、こ
の送受信クロックＣＬＫ1 のクロック周波数とインター
フェイス回路部１４のシステムクロックＣＬＫ2 のクロ
ック周波数とは相違している。一例を示すと、通信側の
フレームフォーマットは４８ｂｉｔ／２５０ｐｓである
ものと規定されているところから、１９２ｋＨｚ／ｂｉ
ｔである。そして、通信側においては３値表現をすると
共にシステム側は２値表現をするものとされているとこ
ろから、システム側は２５６ｋＨｚ／ｂｉｔである。シ
ステム側および通信側の動作タイミングチャートを図４
（ａ）に示す。システム側のクロック周波数と通信側の
クロック周波数の比はここに示される如く４：３であ
る。
【０００３】以上の通信用半導体装置１の試験は下記の
如く実施することができる。ここで、通信用半導体装置
の試験を説明するに先だって、半導体試験装置の従来例
の基本構成を簡単に説明しておく。図５において、１は
半導体試験装置のタイミング発生器、２はパターン発生
器、３は波形整形器であり、そしてＤＵＴは被試験半導
体装置を示す。４は論理比較器であり、被試験半導体装
置ＤＵＴの試験結果とパターン発生器２から出力される
期待値データとを比較する。パターン発生器２はタイミ
ング発生器１が発生する基準クロックに従って被試験半
導体装置ＤＵＴに供給するアドレス信号、テストデー
タ、制御信号を出力する。これらの信号は、波形整形器
３に与えられ、ここにおいて試験に必要な波形に整形さ
れてから被試験半導体装置ＤＵＴに印加される。被試験
半導体装置ＤＵＴについて、制御信号によりテストデー
タの書き込み、読みだし制御が行なわれる。被試験半導
体装置ＤＵＴから読み出されたテストデータは論理比較
器４に与えられ、ここにおいてパターン発生器２から出
力される期待値データと読みだした試験データとが比較
され、その一致、不一致により被試験半導体装置ＤＵＴ
の良否（パス、フェイル）を判定する。
如く実施することができる。ここで、通信用半導体装置
の試験を説明するに先だって、半導体試験装置の従来例
の基本構成を簡単に説明しておく。図５において、１は
半導体試験装置のタイミング発生器、２はパターン発生
器、３は波形整形器であり、そしてＤＵＴは被試験半導
体装置を示す。４は論理比較器であり、被試験半導体装
置ＤＵＴの試験結果とパターン発生器２から出力される
期待値データとを比較する。パターン発生器２はタイミ
ング発生器１が発生する基準クロックに従って被試験半
導体装置ＤＵＴに供給するアドレス信号、テストデー
タ、制御信号を出力する。これらの信号は、波形整形器
３に与えられ、ここにおいて試験に必要な波形に整形さ
れてから被試験半導体装置ＤＵＴに印加される。被試験
半導体装置ＤＵＴについて、制御信号によりテストデー
タの書き込み、読みだし制御が行なわれる。被試験半導
体装置ＤＵＴから読み出されたテストデータは論理比較
器４に与えられ、ここにおいてパターン発生器２から出
力される期待値データと読みだした試験データとが比較
され、その一致、不一致により被試験半導体装置ＤＵＴ
の良否（パス、フェイル）を判定する。
【０００４】以上の如き半導体試験装置を使用して通信
用半導体装置を試験する場合、通信側の送受信クロック
端子ＣＬＫ1 にクロック周波数ＣＬＫ1 のクロックパル
スを印加して送信回路部１１および受信回路部１２を動
作させると共に入出力端子Ｉ／Ｏ1 或は入力端子Ｉ1 に
データを供給し、入出力端子Ｉ／Ｏ1 或は出力端子Ｏ 1
から出力される出力波形を試験することにより、送信回
路部１１および受信回路部１２の動作と制御回路部１３
の動作の正否を判定することができる。
用半導体装置を試験する場合、通信側の送受信クロック
端子ＣＬＫ1 にクロック周波数ＣＬＫ1 のクロックパル
スを印加して送信回路部１１および受信回路部１２を動
作させると共に入出力端子Ｉ／Ｏ1 或は入力端子Ｉ1 に
データを供給し、入出力端子Ｉ／Ｏ1 或は出力端子Ｏ 1
から出力される出力波形を試験することにより、送信回
路部１１および受信回路部１２の動作と制御回路部１３
の動作の正否を判定することができる。
【０００５】通信側の試験が終了した後、同様に、シス
テム側のシステムクロック端子ＣＬＫ2 にクロック周波
数ＣＬＫ2 のクロックパルスを印加してＢＵＳインター
フェイス回路部１４を動作させると共に入出力端子Ｉ／
Ｏ2 或は入力端子Ｉ2 にデータを供給し、入出力端子Ｉ
／Ｏ2 或は出力端子Ｏ2 から出力される出力波形を試験
することにより、ＢＵＳインターフェイス回路部１４の
動作と制御回路部１３の動作の正否を判定することがで
きる。
テム側のシステムクロック端子ＣＬＫ2 にクロック周波
数ＣＬＫ2 のクロックパルスを印加してＢＵＳインター
フェイス回路部１４を動作させると共に入出力端子Ｉ／
Ｏ2 或は入力端子Ｉ2 にデータを供給し、入出力端子Ｉ
／Ｏ2 或は出力端子Ｏ2 から出力される出力波形を試験
することにより、ＢＵＳインターフェイス回路部１４の
動作と制御回路部１３の動作の正否を判定することがで
きる。
【０００６】上述した通り、通信側の試験が終了した
後、この試験とは別個に独立してシステム側の試験を実
施することにより、通信用半導体装置１全体の試験が終
了したものとすることができる。
後、この試験とは別個に独立してシステム側の試験を実
施することにより、通信用半導体装置１全体の試験が終
了したものとすることができる。
【０００７】
【発明が解決しようとする課題】以上の試験は通信側の
試験とシステム側の試験とを別個に独立して時間的にず
らして実施している。この様に試験を別個に実施するの
は、図４（ａ）の動作タイミングチャートから明らかな
如く、システム側のクロック周波数と通信側のクロック
周波数の比が４：３という様に相違しているからであ
る。図４（ａ）に示される通信側の動作タイミングチャ
ートのテストサイクルは３個のクロックパルスにより構
成される一方、システム側の動作タイミングチャートの
テストサイクルは４個のクロックパルスにより構成され
るところから、共通するクロックパルスを使用して通信
側およびシステム側の双方についてデータの供給とその
応答の読みだしとを実施することはできない。この様
に、相異なるクロック周波数により動作する回路部が混
在する半導体装置の各回路部を別個に時間をずらして試
験することは、半導体試験装置の構造を複雑過大にする
と共に試験時間も長期化して試験効率上も不都合であ
る。
試験とシステム側の試験とを別個に独立して時間的にず
らして実施している。この様に試験を別個に実施するの
は、図４（ａ）の動作タイミングチャートから明らかな
如く、システム側のクロック周波数と通信側のクロック
周波数の比が４：３という様に相違しているからであ
る。図４（ａ）に示される通信側の動作タイミングチャ
ートのテストサイクルは３個のクロックパルスにより構
成される一方、システム側の動作タイミングチャートの
テストサイクルは４個のクロックパルスにより構成され
るところから、共通するクロックパルスを使用して通信
側およびシステム側の双方についてデータの供給とその
応答の読みだしとを実施することはできない。この様
に、相異なるクロック周波数により動作する回路部が混
在する半導体装置の各回路部を別個に時間をずらして試
験することは、半導体試験装置の構造を複雑過大にする
と共に試験時間も長期化して試験効率上も不都合であ
る。
【０００８】この発明は、相異なるクロック周波数によ
り動作する回路部が混在する半導体装置に共通するクロ
ック周波数のクロックパルスを供給し、これらの回路部
を同時に試験する構成を採用して上述の問題を解消した
半導体試験方法およびこれを実施する装置を提供するも
のである。
り動作する回路部が混在する半導体装置に共通するクロ
ック周波数のクロックパルスを供給し、これらの回路部
を同時に試験する構成を採用して上述の問題を解消した
半導体試験方法およびこれを実施する装置を提供するも
のである。
【０００９】
【課題を解決するための手段】所定テストサイクル目毎
にダミーのパターンを挿入し、ダミーのパターンに応答
してオープン処理データを出力し、このデータに基づい
て論理比較器の動作を停止する半導体試験方法を構成し
た。そして、被試験半導体装置ＤＵＴにテストデータを
印加し、被試験半導体装置ＤＵＴから読み出される試験
結果と期待値データとを論理比較する半導体試験装置に
おいて、所定テストサイクル目毎にダミーのパターンが
記憶される期待値パターンメモリ部１０１2 を有するパ
ターン発生器２を具備し、被試験半導体装置ＤＵＴにテ
ストデータを印加するテストデータ印加部Ｐｉｎ nを具
備し、ダミーのパターンに応答してオープン処理データ
を出力して論理比較動作を停止する回路を有する試験結
果入力比較部Ｐｉｎ (n+1)を具備する半導体試験装置を
構成した。
にダミーのパターンを挿入し、ダミーのパターンに応答
してオープン処理データを出力し、このデータに基づい
て論理比較器の動作を停止する半導体試験方法を構成し
た。そして、被試験半導体装置ＤＵＴにテストデータを
印加し、被試験半導体装置ＤＵＴから読み出される試験
結果と期待値データとを論理比較する半導体試験装置に
おいて、所定テストサイクル目毎にダミーのパターンが
記憶される期待値パターンメモリ部１０１2 を有するパ
ターン発生器２を具備し、被試験半導体装置ＤＵＴにテ
ストデータを印加するテストデータ印加部Ｐｉｎ nを具
備し、ダミーのパターンに応答してオープン処理データ
を出力して論理比較動作を停止する回路を有する試験結
果入力比較部Ｐｉｎ (n+1)を具備する半導体試験装置を
構成した。
【００１０】また、被試験半導体装置ＤＵＴにテストデ
ータを印加し、被試験半導体装置ＤＵＴから読み出され
る試験結果と期待値データとを論理比較する半導体試験
装置において、パターンが記憶されるパターンメモリ部
１０１1 および所定テストサイクル目毎にダミーのパタ
ーンが記憶される期待値パターンメモリ部１０１2 より
成るパターンメモリ部１０１と、タイミングセットが記
憶されコントロールデータメモリ部１０２とを有するパ
ターン発生器２を具備し、パターンメモリ部１０１1 か
ら読みだされるパターンおよびコントロールデータメモ
リ部１０２から読みだされるタイミングセットによりア
クセスされる波形メモリ２００およびタイミングメモリ
２０１を有するテストデータ印加部Ｐｉｎ nを具備し、
期待値パターンメモリ部１０１2 から読みだされる期待
値パターンおよびコントロールデータメモリ部１０２か
ら読みだされるタイミングセットによりアクセスされる
期待値波形メモリ３００およびタイミングメモリ３０１
と、ダミーのパターンに応答してオープン処理データを
出力し、このデータに基づいて論理比較動作を停止する
回路とを有する試験結果入力比較部を具備する半導体試
験装置を構成した。
ータを印加し、被試験半導体装置ＤＵＴから読み出され
る試験結果と期待値データとを論理比較する半導体試験
装置において、パターンが記憶されるパターンメモリ部
１０１1 および所定テストサイクル目毎にダミーのパタ
ーンが記憶される期待値パターンメモリ部１０１2 より
成るパターンメモリ部１０１と、タイミングセットが記
憶されコントロールデータメモリ部１０２とを有するパ
ターン発生器２を具備し、パターンメモリ部１０１1 か
ら読みだされるパターンおよびコントロールデータメモ
リ部１０２から読みだされるタイミングセットによりア
クセスされる波形メモリ２００およびタイミングメモリ
２０１を有するテストデータ印加部Ｐｉｎ nを具備し、
期待値パターンメモリ部１０１2 から読みだされる期待
値パターンおよびコントロールデータメモリ部１０２か
ら読みだされるタイミングセットによりアクセスされる
期待値波形メモリ３００およびタイミングメモリ３０１
と、ダミーのパターンに応答してオープン処理データを
出力し、このデータに基づいて論理比較動作を停止する
回路とを有する試験結果入力比較部を具備する半導体試
験装置を構成した。
【００１１】
【実施例】この発明の実施例を図１および図２を参照し
て説明する。図１において、ＤＵＴは試験されるべき被
測定半導体である。Pin 1は図４（ｂ）におけるシステ
ム側の入力端Ｉ2 であり、Pin 2は通信側の出力端Ｏ1
であるものとする。２はパターン発生器である。１０１
はパターンメモリ部であり、そのパターンメモリ部１０
１1 には１、０より成るパターンが記憶されると共に期
待値パターンメモリ部１０１2 にはＨ、Ｌ、およびＸよ
り成るパターンが記憶されている。ここで、パターンＨ
およびＬは半導体試験装置のユーザが装置使用に際して
適宜に選択きおくするパターンであるのに対して、Ｘは
自動的に挿入されてユーザが意識することのないダミー
のパターンである。１０２はコントロールデータメモリ
部であり、これにはＴ１およびＴ２より成るタイミング
セットが記憶されている。そして、このパターン発生器
２は、テストサイクル１ないし１２に対応するパターン
１、０、およびＨ、Ｌ、Ｘをパターンメモリ部１０１か
ら読みだして出力すると共に、タイミングセットＴ１或
はＴ２をコントロールデータメモリ部１０２から読みだ
して出力し、これらを順次に後で説明されるＰｉｎ n側
およびＰｉｎ (n+1)側に印加する。
て説明する。図１において、ＤＵＴは試験されるべき被
測定半導体である。Pin 1は図４（ｂ）におけるシステ
ム側の入力端Ｉ2 であり、Pin 2は通信側の出力端Ｏ1
であるものとする。２はパターン発生器である。１０１
はパターンメモリ部であり、そのパターンメモリ部１０
１1 には１、０より成るパターンが記憶されると共に期
待値パターンメモリ部１０１2 にはＨ、Ｌ、およびＸよ
り成るパターンが記憶されている。ここで、パターンＨ
およびＬは半導体試験装置のユーザが装置使用に際して
適宜に選択きおくするパターンであるのに対して、Ｘは
自動的に挿入されてユーザが意識することのないダミー
のパターンである。１０２はコントロールデータメモリ
部であり、これにはＴ１およびＴ２より成るタイミング
セットが記憶されている。そして、このパターン発生器
２は、テストサイクル１ないし１２に対応するパターン
１、０、およびＨ、Ｌ、Ｘをパターンメモリ部１０１か
ら読みだして出力すると共に、タイミングセットＴ１或
はＴ２をコントロールデータメモリ部１０２から読みだ
して出力し、これらを順次に後で説明されるＰｉｎ n側
およびＰｉｎ (n+1)側に印加する。
【００１２】次に、Ｐｉｎ n側について説明する。テス
トデータを被測定半導体ＤＵＴに印加する側であるテス
トデータ印加部Ｐｉｎ nは、被測定半導体ＤＵＴに対し
てパターン１或は０に従って波形を印加する動作を継続
する。２００は波形メモリである。この波形メモリ２０
０は、パターン発生器２から送り込まれるタイミングセ
ットがＴ１、パターンが１である場合、ＳＥＴ側出力に
１を出力し、ＲＥＳＥＴ側出力に０を出力する。そし
て、パターン発生器２から送り込まれるタイミングセッ
トがＴ１、パターンが０である場合、ＳＥＴ側出力に０
を出力し、ＲＥＳＥＴ側出力に１を出力する。同様に、
タイミングセットがＴ２、パターンが１である場合、Ｓ
ＥＴ側出力に１を出力し、ＲＥＳＥＴ側出力に０を出力
するものである。
トデータを被測定半導体ＤＵＴに印加する側であるテス
トデータ印加部Ｐｉｎ nは、被測定半導体ＤＵＴに対し
てパターン１或は０に従って波形を印加する動作を継続
する。２００は波形メモリである。この波形メモリ２０
０は、パターン発生器２から送り込まれるタイミングセ
ットがＴ１、パターンが１である場合、ＳＥＴ側出力に
１を出力し、ＲＥＳＥＴ側出力に０を出力する。そし
て、パターン発生器２から送り込まれるタイミングセッ
トがＴ１、パターンが０である場合、ＳＥＴ側出力に０
を出力し、ＲＥＳＥＴ側出力に１を出力する。同様に、
タイミングセットがＴ２、パターンが１である場合、Ｓ
ＥＴ側出力に１を出力し、ＲＥＳＥＴ側出力に０を出力
するものである。
【００１３】２０２はインターリーブ回路である。この
インターリーブ回路２０２は、波形メモリ２００から出
力されるＳＥＴ出力およびＲＥＳＥＴ出力を取り込んで
出力する。２０１はタイミングメモリ、２０３は可変遅
延回路である。このタイミングメモリ２０１はパターン
発生器２から送り込まれるタイミングセットがＴ１、パ
ターンが１である場合、ＯＲゲート２０７およびＡＮＤ
ゲート２０８を介して可変遅延回路２０３に入力される
ＳＥＴ出力およびＲＥＳＥＴ出力を遅延時間ｔ1 だけ遅
延せしめる制御データを出力する。パターン発生器２か
ら送り込まれるタイミングセットがＴ１、パターンが０
である場合、遅延時間ｔ2 だけ遅延せしめる制御データ
を出力する。同様に、タイミングセットがＴ２、パター
ンが１である場合、遅延時間ｔ1 だけ遅延せしめる制御
データを出力する。
インターリーブ回路２０２は、波形メモリ２００から出
力されるＳＥＴ出力およびＲＥＳＥＴ出力を取り込んで
出力する。２０１はタイミングメモリ、２０３は可変遅
延回路である。このタイミングメモリ２０１はパターン
発生器２から送り込まれるタイミングセットがＴ１、パ
ターンが１である場合、ＯＲゲート２０７およびＡＮＤ
ゲート２０８を介して可変遅延回路２０３に入力される
ＳＥＴ出力およびＲＥＳＥＴ出力を遅延時間ｔ1 だけ遅
延せしめる制御データを出力する。パターン発生器２か
ら送り込まれるタイミングセットがＴ１、パターンが０
である場合、遅延時間ｔ2 だけ遅延せしめる制御データ
を出力する。同様に、タイミングセットがＴ２、パター
ンが１である場合、遅延時間ｔ1 だけ遅延せしめる制御
データを出力する。
【００１４】２０４はその一方の入力端にインターリー
ブ回路２０２からＳＥＴ出力が供給されるＡＮＤゲート
であり、２０４’はその一方の入力端にインターリーブ
回路２０２からＲＥＳＥＴ出力が供給されるＡＮＤゲー
トである。ＡＮＤゲート２０４およびＡＮＤゲート２０
４’の他方の入力端には、可変遅延回路２０３により遅
延せしめられたタイミングエッジが入力される。２０５
はＲ−Ｓフリップフロップ、２０６はドライバである。
ここで、例えば、タイミングセットがＴ１、パターンが
１であるとき、タイミングメモリ２０１は遅延時間ｔ1
を出力し、可変遅延回路２０３はこの遅延時間ｔ1 に基
づいて制御され、図２におけるｔ1 の遅延を付加された
タイミングエッジを出力する。従って、ＡＮＤゲート２
０４およびＡＮＤゲート２０４’の一方の入力端に供給
されたＳＥＴ入力およびＲＥＳＥＴ入力は、この遅延せ
しめられたタイミングエッジに同期してＲ−Ｓフリップ
フロップ２０５のＳＥＴ入力端子およびＲＥＳＥＴ入力
端子に供給される。Ｒ−Ｓフリップフロップ２０５の出
力はドライバ２０６を介して被試験半導体装置ＤＵＴを
駆動する。
ブ回路２０２からＳＥＴ出力が供給されるＡＮＤゲート
であり、２０４’はその一方の入力端にインターリーブ
回路２０２からＲＥＳＥＴ出力が供給されるＡＮＤゲー
トである。ＡＮＤゲート２０４およびＡＮＤゲート２０
４’の他方の入力端には、可変遅延回路２０３により遅
延せしめられたタイミングエッジが入力される。２０５
はＲ−Ｓフリップフロップ、２０６はドライバである。
ここで、例えば、タイミングセットがＴ１、パターンが
１であるとき、タイミングメモリ２０１は遅延時間ｔ1
を出力し、可変遅延回路２０３はこの遅延時間ｔ1 に基
づいて制御され、図２におけるｔ1 の遅延を付加された
タイミングエッジを出力する。従って、ＡＮＤゲート２
０４およびＡＮＤゲート２０４’の一方の入力端に供給
されたＳＥＴ入力およびＲＥＳＥＴ入力は、この遅延せ
しめられたタイミングエッジに同期してＲ−Ｓフリップ
フロップ２０５のＳＥＴ入力端子およびＲＥＳＥＴ入力
端子に供給される。Ｒ−Ｓフリップフロップ２０５の出
力はドライバ２０６を介して被試験半導体装置ＤＵＴを
駆動する。
【００１５】Ｐｉｎ (n+1)側について説明する。被測定
半導体ＤＵＴから試験結果を入力される側である試験結
果入力比較部Ｐｉｎ (n+1)側は、被測定半導体ＤＵＴの
出力波形を所定のタイミングによりストロービングし、
この結果と期待値との間の比較を継続する。３００は波
形メモリである。この波形メモリ３００は、パターン発
生器２から送り込まれるタイミングセットがＴ１、パタ
ーンがＨである場合、期待値Ｈ比較側出力に１を出力
し、期待値Ｌ比較側出力に０を出力する。そして、パタ
ーン発生器２から送り込まれるタイミングセットがＴ
１、パターンがＬである場合、期待値Ｈ比較側出力に０
を出力し、期待値Ｌ比較側出力に１を出力する。同様に
して、タイミングセットがＴ２、パターンがＨである場
合、期待値Ｈ比較側出力に１を出力し、期待値Ｌ比較側
出力に０を出力する。そして、タイミングセットがＴ
１、パターンがＸである場合は、期待値Ｈ比較側出力に
０を出力し、期待値Ｌ比較側出力にも０を出力する。
半導体ＤＵＴから試験結果を入力される側である試験結
果入力比較部Ｐｉｎ (n+1)側は、被測定半導体ＤＵＴの
出力波形を所定のタイミングによりストロービングし、
この結果と期待値との間の比較を継続する。３００は波
形メモリである。この波形メモリ３００は、パターン発
生器２から送り込まれるタイミングセットがＴ１、パタ
ーンがＨである場合、期待値Ｈ比較側出力に１を出力
し、期待値Ｌ比較側出力に０を出力する。そして、パタ
ーン発生器２から送り込まれるタイミングセットがＴ
１、パターンがＬである場合、期待値Ｈ比較側出力に０
を出力し、期待値Ｌ比較側出力に１を出力する。同様に
して、タイミングセットがＴ２、パターンがＨである場
合、期待値Ｈ比較側出力に１を出力し、期待値Ｌ比較側
出力に０を出力する。そして、タイミングセットがＴ
１、パターンがＸである場合は、期待値Ｈ比較側出力に
０を出力し、期待値Ｌ比較側出力にも０を出力する。
【００１６】３０２はインターリーブ回路であり、波形
メモリ３００から出力される期待値であるＨ比較側出力
およびＬ比較側出力を取り込んで出力する。３０１はタ
イミングメモリ、３０３は可変遅延回路である。このタ
イミングメモリ３０１は、パターン発生器２から送り込
まれるタイミングセットがＴ１、パターンがＨである場
合、ＯＲゲート３０７およびＡＮＤゲート３０８を介し
て波形メモリ３００から可変遅延回路３０３に入力され
るＨ比較側出力或はＬ比較側出力を遅延時間ｔ3 だけ遅
延せしめる制御データを出力する。パターン発生器２か
ら送り込まれるタイミングセットがＴ１、パターンがＬ
である場合、可変遅延回路３０３に入力されるＨ比較側
出力或はＬ比較側出力を遅延時間ｔ4 だけ遅延せしめる
制御データを出力する。同様に、タイミングセットがＴ
２、パターンがＨである場合、遅延時間ｔ5 だけ遅延せ
しめる制御データを出力する。そして、タイミングセッ
トがＴ１、パターンがＸである場合は、遅延時間ｔ6 だ
け遅延せしめる制御データを出力する。これらの制御デ
ータは可変遅延回路３０３に印加され、波形メモリ３０
０から可変遅延回路３０３に供給されるＨ比較側出力或
はＬ比較側出力を遅延せしめてこれをストローブ信号Ｓ
ＴＲＢとする。
メモリ３００から出力される期待値であるＨ比較側出力
およびＬ比較側出力を取り込んで出力する。３０１はタ
イミングメモリ、３０３は可変遅延回路である。このタ
イミングメモリ３０１は、パターン発生器２から送り込
まれるタイミングセットがＴ１、パターンがＨである場
合、ＯＲゲート３０７およびＡＮＤゲート３０８を介し
て波形メモリ３００から可変遅延回路３０３に入力され
るＨ比較側出力或はＬ比較側出力を遅延時間ｔ3 だけ遅
延せしめる制御データを出力する。パターン発生器２か
ら送り込まれるタイミングセットがＴ１、パターンがＬ
である場合、可変遅延回路３０３に入力されるＨ比較側
出力或はＬ比較側出力を遅延時間ｔ4 だけ遅延せしめる
制御データを出力する。同様に、タイミングセットがＴ
２、パターンがＨである場合、遅延時間ｔ5 だけ遅延せ
しめる制御データを出力する。そして、タイミングセッ
トがＴ１、パターンがＸである場合は、遅延時間ｔ6 だ
け遅延せしめる制御データを出力する。これらの制御デ
ータは可変遅延回路３０３に印加され、波形メモリ３０
０から可変遅延回路３０３に供給されるＨ比較側出力或
はＬ比較側出力を遅延せしめてこれをストローブ信号Ｓ
ＴＲＢとする。
【００１７】３０４はＥ・ＯＲゲートより成るＨ比較回
路であり、３０４’はＥ・ＯＲゲートより成るＬ比較回
路である。３０５はインターリーブ回路、３０６はコン
パレータである。被測定半導体ＤＵＴのPin 2から出力
される試験結果の出力波形は、可変遅延回路３０３から
出力される遅延時間ｔを付加された所定のタイミングに
よりストロービングされ、コンパレータ３０６を介して
インターリーブ回路３０５に取り込まれる。インターリ
ーブ回路３０５に取り込まれた被測定半導体ＤＵＴのPi
n 2から出力される試験結果の出力波形は、遅延回路３０
９’を介して印加されるテストサイクルにより読みださ
れ、遅延回路３０９を介してＡＮＤゲート３１１に印加
されるパルスに同期して、Ｈ比較回路３０４およびＬ比
較回路３０４’の一方の入力端に印加される。これに対
して、インターリーブ回路３０５と共通する遅延回路３
０９’を介して印加されるテストサイクルに応答して波
形メモリ３００からインターリーブ回路３０２に読みこ
まれた期待値Ｈおよび期待値Ｌは、遅延回路３０９を介
してＡＮＤゲート３１１に印加されるパルスに同期し
て、Ｈ比較回路３０４およびＬ比較回路３０４’の他方
の入力端に印加される。ここで、Ｈ比較回路３０４およ
びＬ比較回路３０４’において、被測定半導体ＤＵＴの
試験結果の出力波形と期待値の比較が行なわれ、Ｈ比較
結果およびＬ比較結果が得られることとなる。そして、
インターリーブ回路３０５の読みだし側Ｒには、遅延回
路３０９’’およびＡＮＤゲート３１２を介してＯＲゲ
ート３０７の出力が接続している。
路であり、３０４’はＥ・ＯＲゲートより成るＬ比較回
路である。３０５はインターリーブ回路、３０６はコン
パレータである。被測定半導体ＤＵＴのPin 2から出力
される試験結果の出力波形は、可変遅延回路３０３から
出力される遅延時間ｔを付加された所定のタイミングに
よりストロービングされ、コンパレータ３０６を介して
インターリーブ回路３０５に取り込まれる。インターリ
ーブ回路３０５に取り込まれた被測定半導体ＤＵＴのPi
n 2から出力される試験結果の出力波形は、遅延回路３０
９’を介して印加されるテストサイクルにより読みださ
れ、遅延回路３０９を介してＡＮＤゲート３１１に印加
されるパルスに同期して、Ｈ比較回路３０４およびＬ比
較回路３０４’の一方の入力端に印加される。これに対
して、インターリーブ回路３０５と共通する遅延回路３
０９’を介して印加されるテストサイクルに応答して波
形メモリ３００からインターリーブ回路３０２に読みこ
まれた期待値Ｈおよび期待値Ｌは、遅延回路３０９を介
してＡＮＤゲート３１１に印加されるパルスに同期し
て、Ｈ比較回路３０４およびＬ比較回路３０４’の他方
の入力端に印加される。ここで、Ｈ比較回路３０４およ
びＬ比較回路３０４’において、被測定半導体ＤＵＴの
試験結果の出力波形と期待値の比較が行なわれ、Ｈ比較
結果およびＬ比較結果が得られることとなる。そして、
インターリーブ回路３０５の読みだし側Ｒには、遅延回
路３０９’’およびＡＮＤゲート３１２を介してＯＲゲ
ート３０７の出力が接続している。
【００１８】ここで、タイミングセットがＴ１であって
パターンがダミーのパターンのＸである場合は、波形メ
モリ３００に記憶される期待値Ｈおよび期待値Ｌは上述
した通り何れも０とされている。この状態をオープン処
理と称する。従って、ＯＲゲート３０７を介して波形メ
モリ３００からＡＮＤゲート３０８の一方の入力端に印
加される入力は０であり、可変遅延回路３０３の出力は
消失してストローブ信号ＳＴＲＢは停止することとな
る。一方、この波形メモリ３００の０出力はＯＲゲート
３０７を介してＡＮＤゲート３１１の一方の入力端にも
印加される。これによりインターリーブ回路３０５は図
２における第４、第８および第１２テストサイクルにお
いて停止した状態となっている。そして、インターリー
ブ回路３０２に入力される期待値であるＨ比較およびＬ
比較データは第４、第８および第１２テストサイクルに
おいて出力されるが、波形メモリ３００の０出力は更に
遅延回路３０９を介してＡＮＤゲート３１０、ＡＮＤゲ
ート３１０’およびＡＮＤゲート３１１の三者にも印加
されてこれらのゲートはブロックされるので、結局Ｅ・
ＯＲゲートより成るＨ比較回路３０４およびＥ・ＯＲゲ
ートより成るＬ比較回路３０４’に対する出力はすべて
０となる。即ち、Ｈ比較回路３０４およびＬ比較回路３
０４’の比較結果は双方共に常にパスと判定されること
になる。この判定を強制的パス判定と称する。
パターンがダミーのパターンのＸである場合は、波形メ
モリ３００に記憶される期待値Ｈおよび期待値Ｌは上述
した通り何れも０とされている。この状態をオープン処
理と称する。従って、ＯＲゲート３０７を介して波形メ
モリ３００からＡＮＤゲート３０８の一方の入力端に印
加される入力は０であり、可変遅延回路３０３の出力は
消失してストローブ信号ＳＴＲＢは停止することとな
る。一方、この波形メモリ３００の０出力はＯＲゲート
３０７を介してＡＮＤゲート３１１の一方の入力端にも
印加される。これによりインターリーブ回路３０５は図
２における第４、第８および第１２テストサイクルにお
いて停止した状態となっている。そして、インターリー
ブ回路３０２に入力される期待値であるＨ比較およびＬ
比較データは第４、第８および第１２テストサイクルに
おいて出力されるが、波形メモリ３００の０出力は更に
遅延回路３０９を介してＡＮＤゲート３１０、ＡＮＤゲ
ート３１０’およびＡＮＤゲート３１１の三者にも印加
されてこれらのゲートはブロックされるので、結局Ｅ・
ＯＲゲートより成るＨ比較回路３０４およびＥ・ＯＲゲ
ートより成るＬ比較回路３０４’に対する出力はすべて
０となる。即ち、Ｈ比較回路３０４およびＬ比較回路３
０４’の比較結果は双方共に常にパスと判定されること
になる。この判定を強制的パス判定と称する。
【００１９】以下、強制的パス判定について説明する。
図５に示される如く、半導体試験装置全体はシステムク
ロックに同期して動作している。このタイミングチャー
トを図３に示す。図３において、波形整形器の出力とＤ
ＵＴの出力とは非同期となっているが、判定結果の取り
込みはシステムクロックに同期させる必要がある。ここ
で、パス／フェイルを判定する際にソフトウエアによる
処理方法を採用することができるが、これによる処理は
低速度であるので、フェイルの場合にフェイルをリアル
タイムにラッチする構成を採用している。詳細な説明は
省略するが、この構成を採用する場合、ダミーサイクル
にフェイルが存在してはならないので、この仮想のダミ
ーサイクルは上述の通りの強制的パス判定とする必要が
ある。
図５に示される如く、半導体試験装置全体はシステムク
ロックに同期して動作している。このタイミングチャー
トを図３に示す。図３において、波形整形器の出力とＤ
ＵＴの出力とは非同期となっているが、判定結果の取り
込みはシステムクロックに同期させる必要がある。ここ
で、パス／フェイルを判定する際にソフトウエアによる
処理方法を採用することができるが、これによる処理は
低速度であるので、フェイルの場合にフェイルをリアル
タイムにラッチする構成を採用している。詳細な説明は
省略するが、この構成を採用する場合、ダミーサイクル
にフェイルが存在してはならないので、この仮想のダミ
ーサイクルは上述の通りの強制的パス判定とする必要が
ある。
【００２０】そして、ストローブ信号ＳＴＲＢを第４テ
ストサイクルにおいて停止することについてであるが、
この様にすることにより、Ｐｉｎ n側は４テストサイク
ルであるのに対して、Ｐｉｎ (n+1)側はこれも４テスト
サイクルではあるが実質上は３テストサイクルであるも
のとすることができる。即ち、第４テストサイクルにお
いて遅延時間ｔ6 にストローブ信号ＳＴＲＢが発生する
と、図２においては第４テストサイクル中に遅延時間ｔ
5 のところおよび遅延時間ｔ6 のところの２箇所にスト
ローブ信号ＳＴＲＢが発生し、半導体試験装置は試験測
定不可能の状態になる。ここで、図２により図示説明さ
れた通り、ストローブ信号ＳＴＲＢを第１テストサイク
ルについて遅延時間ｔ3 だけ遅延せしめて発生させ、第
２テストサイクルについて遅延時間ｔ 4だけ遅延せしめ
て発生させ、そして第３テストサイクルについて遅延時
間ｔ5 だけ遅延せしめて発生させる様に設定すると共
に、第４テストサイクルにおいてはストローブ信号ＳＴ
ＲＢを発生させないこととすることにより、Ｐｉｎ n側
は４テストサイクルの動作であるのに対して、Ｐｉｎ
(n+1)側は実質上３テストサイクルの動作であるものと
することができる。
ストサイクルにおいて停止することについてであるが、
この様にすることにより、Ｐｉｎ n側は４テストサイク
ルであるのに対して、Ｐｉｎ (n+1)側はこれも４テスト
サイクルではあるが実質上は３テストサイクルであるも
のとすることができる。即ち、第４テストサイクルにお
いて遅延時間ｔ6 にストローブ信号ＳＴＲＢが発生する
と、図２においては第４テストサイクル中に遅延時間ｔ
5 のところおよび遅延時間ｔ6 のところの２箇所にスト
ローブ信号ＳＴＲＢが発生し、半導体試験装置は試験測
定不可能の状態になる。ここで、図２により図示説明さ
れた通り、ストローブ信号ＳＴＲＢを第１テストサイク
ルについて遅延時間ｔ3 だけ遅延せしめて発生させ、第
２テストサイクルについて遅延時間ｔ 4だけ遅延せしめ
て発生させ、そして第３テストサイクルについて遅延時
間ｔ5 だけ遅延せしめて発生させる様に設定すると共
に、第４テストサイクルにおいてはストローブ信号ＳＴ
ＲＢを発生させないこととすることにより、Ｐｉｎ n側
は４テストサイクルの動作であるのに対して、Ｐｉｎ
(n+1)側は実質上３テストサイクルの動作であるものと
することができる。
【００２１】結局、図１におけるインターリーブ回路３
０５のＲ側およびＷ側の双方のクロックは、ＡＮＤゲー
ト３１２およびＡＮＤゲート３０９’’がＯＲゲート３
０７の０出力によりブロックすることにより停止するの
で、図２における第４テストサイクル、第８テストサイ
クルおよび第１２テストサイクルはインターリーブ動作
において存在しないに等しい動作とすることができる。
０５のＲ側およびＷ側の双方のクロックは、ＡＮＤゲー
ト３１２およびＡＮＤゲート３０９’’がＯＲゲート３
０７の０出力によりブロックすることにより停止するの
で、図２における第４テストサイクル、第８テストサイ
クルおよび第１２テストサイクルはインターリーブ動作
において存在しないに等しい動作とすることができる。
【００２２】図１による図示説明は、半導体試験装置を
半導体装置ＤＵＴの独立の入出力端子に接続して試験す
る例についてのものであるが、Ｐｉｎ n側およびＰｉｎ
(n+ 1)側を１組具備し、これをＰｉｎ 1およびＰｉｎ 2
のそれぞれに接続して同様の試験をすることができる。
半導体装置ＤＵＴの独立の入出力端子に接続して試験す
る例についてのものであるが、Ｐｉｎ n側およびＰｉｎ
(n+ 1)側を１組具備し、これをＰｉｎ 1およびＰｉｎ 2
のそれぞれに接続して同様の試験をすることができる。
【００２３】
【発明の効果】以上の通りであって、この発明は、相異
なるクロック周波数により動作する回路部が混在する半
導体装置に共通するクロック周波数のクロックパルスを
供給してこれらの回路部を同時に試験することができ
る。その結果、クロック周波数が異なる回路部を別個に
試験する試験効率上の不都合が解消されると共に、半導
体試験装置の構造を簡略化することができる。
なるクロック周波数により動作する回路部が混在する半
導体装置に共通するクロック周波数のクロックパルスを
供給してこれらの回路部を同時に試験することができ
る。その結果、クロック周波数が異なる回路部を別個に
試験する試験効率上の不都合が解消されると共に、半導
体試験装置の構造を簡略化することができる。
【図１】実施例を説明する図。
【図２】図１の動作タイミングチャート。
【図３】半導体試験装置の動作タイミングチャート。
【図４】従来例を説明する図。
【図５】半導体試験装置を説明する図。
１０１ パターンメモリ部 １０１1 パターンメモリ部 １０１2 期待値パターンメモリ部 １０２ コントロールデータメモリ部 ２ パターン発生器 ２００ 波形メモリ ２０１ タイミングメモリ ３００ 期待値波形メモリ ３０１ タイミングメモリ ＤＵＴ 被試験半導体装置 Ｐｉｎ n テストデータ印加部 Ｐｉｎ (n+1) 試験結果入力比較部
Claims (3)
- 【請求項１】 所定テストサイクル目毎にダミーのパタ
ーンを挿入し、ダミーのパターンに応答してオープン処
理データを出力し、このデータに基づいて論理比較器の
動作を停止することを特徴とする半導体試験方法。 - 【請求項２】 被試験半導体装置にテストデータを印加
し、被試験半導体装置から読み出される試験結果と期待
値データとを論理比較する半導体試験装置において、所
定テストサイクル目毎にダミーのパターンが記憶される
期待値パターンメモリ部を有するパターン発生器を具備
し、被試験半導体装置にテストデータを印加するテスト
データ印加部を具備し、ダミーのパターンに応答してオ
ープン処理データを出力して論理比較動作を停止する回
路を有する試験結果入力比較部を具備することを特徴と
する半導体試験装置。 - 【請求項３】 被試験半導体装置にテストデータを印加
し、被試験半導体装置から読み出される試験結果と期待
値データとを論理比較する半導体試験装置において、パ
ターンが記憶されるパターンメモリ部および所定テスト
サイクル目毎にダミーのパターンが記憶される期待値パ
ターンメモリ部より成るパターンメモリ部と、タイミン
グセットが記憶されコントロールデータメモリ部とを有
するパターン発生器を具備し、パターンメモリ部から読
みだされるパターンおよびコントロールデータメモリ部
から読みだされるタイミングセットによりアクセスされ
る波形メモリおよびタイミングメモリを有するテストデ
ータ印加部を具備し、期待値パターンメモリ部から読み
だされる期待値パターンおよびコントロールデータメモ
リ部から読みだされるタイミングセットによりアクセス
される期待値波形メモリおよびタイミングメモリと、ダ
ミーのパターンに応答してオープン処理データを出力
し、このデータに基づいて論理比較動作を停止する回路
とを有する試験結果入力比較部を具備することを特徴と
する半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11814094A JP3558228B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体試験方法およびこれを実施する装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11814094A JP3558228B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体試験方法およびこれを実施する装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325125A true JPH07325125A (ja) | 1995-12-12 |
| JP3558228B2 JP3558228B2 (ja) | 2004-08-25 |
Family
ID=14729063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11814094A Expired - Fee Related JP3558228B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体試験方法およびこれを実施する装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002156414A (ja) * | 2000-11-16 | 2002-05-31 | Advantest Corp | タイミング校正機能を具備した半導体デバイス試験装置 |
| KR100487535B1 (ko) * | 2002-08-14 | 2005-05-03 | 삼성전자주식회사 | 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템 |
-
1994
- 1994-05-31 JP JP11814094A patent/JP3558228B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002156414A (ja) * | 2000-11-16 | 2002-05-31 | Advantest Corp | タイミング校正機能を具備した半導体デバイス試験装置 |
| KR100487535B1 (ko) * | 2002-08-14 | 2005-05-03 | 삼성전자주식회사 | 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3558228B2 (ja) | 2004-08-25 |
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