JPH10170610A - Ａｔｅテスターのアナログチャンネルにおけるパルスの発生 - Google Patents
Ａｔｅテスターのアナログチャンネルにおけるパルスの発生Info
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- JPH10170610A JPH10170610A JP9289374A JP28937497A JPH10170610A JP H10170610 A JPH10170610 A JP H10170610A JP 9289374 A JP9289374 A JP 9289374A JP 28937497 A JP28937497 A JP 28937497A JP H10170610 A JPH10170610 A JP H10170610A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Landscapes
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- Arrangements For Transmission Of Measured Signals (AREA)
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Abstract
(57)【要約】
【課題】 集積回路等の回路をテストするための自動テ
スト装置（ＡＴＥ）においてパルスを発生する技術を提
供する。 【解決手段】 一連のパルスにおける現在のパルスのフ
ィルタ動作をシミュレーションする方法が提供される。
この方法によれば、各パルスアドレスがｎ値の範囲内に
あり、一連のｎ＋１における最後のものとして現在のパ
ルスに対するパルスアドレスを含む一連のｎ＋１個の連
続したパルスアドレスを受取り、現在のパルスアドレス
の前のｎ個のパルスアドレスを格納し、現在のパルスア
ドレスと前のｎ個のパルスアドレスとから複合アドレス
を構築し且つ該複合アドレスを適用して少なくともｍ
n+1 個のパルス形状のメモリから１個のパルス形状を読
取る。本発明によれば、更に、プログラム可能な長さの
高速パルスを発生する装置が提供される。
スト装置（ＡＴＥ）においてパルスを発生する技術を提
供する。 【解決手段】 一連のパルスにおける現在のパルスのフ
ィルタ動作をシミュレーションする方法が提供される。
この方法によれば、各パルスアドレスがｎ値の範囲内に
あり、一連のｎ＋１における最後のものとして現在のパ
ルスに対するパルスアドレスを含む一連のｎ＋１個の連
続したパルスアドレスを受取り、現在のパルスアドレス
の前のｎ個のパルスアドレスを格納し、現在のパルスア
ドレスと前のｎ個のパルスアドレスとから複合アドレス
を構築し且つ該複合アドレスを適用して少なくともｍ
n+1 個のパルス形状のメモリから１個のパルス形状を読
取る。本発明によれば、更に、プログラム可能な長さの
高速パルスを発生する装置が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば集積回路又
は回路ボード等の回路をテストするための自動テスト装
置（ＡＴＥ）においてパルスを発生する技術に関するも
のである。更に詳細には、本発明は、混合信号テスター
のアナログチャンネルにおいてアナログパルスを発生さ
せる技術に関するものである。
は回路ボード等の回路をテストするための自動テスト装
置（ＡＴＥ）においてパルスを発生する技術に関するも
のである。更に詳細には、本発明は、混合信号テスター
のアナログチャンネルにおいてアナログパルスを発生さ
せる技術に関するものである。
【０００２】
【従来の技術】デジタル集積回路（ＩＣ）装置は、典型
的に、所定のパターンで且つタイミング関係でもって二
進励起信号からなるパターンを該装置のピンへ印加する
ことによってテストが行なわれる。テストシステムは該
装置の結果的に得られるデジタル出力信号を採取し且つ
それらを予め定めた真理値表と比較する。合否決定は、
該装置の出力ピンにおけるビット（１及び０）が各時間
インターバル期間中において該真理値表のビットと一致
するか否かに依存して行なわれる。このような装置のテ
ストシステムは、テストされるべき装置のタイプの条件
に適合させるべく柔軟性があり且つプログラム可能であ
る。高速でありプログラム可能なデジタルテストシステ
ムの一例は、カリフォルニア州サンノゼのシュルンベル
ジェテクノロジーズ社から入手可能なＩＴＳ９０００Ｆ
Ｘシステムがある。
的に、所定のパターンで且つタイミング関係でもって二
進励起信号からなるパターンを該装置のピンへ印加する
ことによってテストが行なわれる。テストシステムは該
装置の結果的に得られるデジタル出力信号を採取し且つ
それらを予め定めた真理値表と比較する。合否決定は、
該装置の出力ピンにおけるビット（１及び０）が各時間
インターバル期間中において該真理値表のビットと一致
するか否かに依存して行なわれる。このような装置のテ
ストシステムは、テストされるべき装置のタイプの条件
に適合させるべく柔軟性があり且つプログラム可能であ
る。高速でありプログラム可能なデジタルテストシステ
ムの一例は、カリフォルニア州サンノゼのシュルンベル
ジェテクノロジーズ社から入手可能なＩＴＳ９０００Ｆ
Ｘシステムがある。
【０００３】その他のテストすべき装置は純粋にデジタ
ルなものではない。このような装置は混合信号装置とし
て知られており、デジタル及びアナログの両方の信号特
性を有することが可能である。混合信号装置は殆どデジ
タル的であるが、純粋にデジタル装置がテストされるよ
うな態様でテストすることは不可能である。
ルなものではない。このような装置は混合信号装置とし
て知られており、デジタル及びアナログの両方の信号特
性を有することが可能である。混合信号装置は殆どデジ
タル的であるが、純粋にデジタル装置がテストされるよ
うな態様でテストすることは不可能である。
【０００４】ネットワークの構築及びデータ格納市場
は、最近、高速（１００Ｍｂｐｓ以上）のシリアルデー
タを取扱うことの可能な装置が導入されている。データ
は、通常、伝送リンクにおいて発生する物理的な相互作
用によって又はデータを格納及び検索するプロセスにお
いて破壊される。このようなデータに対する受信器の１
つの機能は、複雑なアナログ及び／又はデジタル処理に
よって元の情報を回復し且つその結果をデジタル形態で
与えることである。そのために受信器は混合信号装置と
考えることが可能である。
は、最近、高速（１００Ｍｂｐｓ以上）のシリアルデー
タを取扱うことの可能な装置が導入されている。データ
は、通常、伝送リンクにおいて発生する物理的な相互作
用によって又はデータを格納及び検索するプロセスにお
いて破壊される。このようなデータに対する受信器の１
つの機能は、複雑なアナログ及び／又はデジタル処理に
よって元の情報を回復し且つその結果をデジタル形態で
与えることである。そのために受信器は混合信号装置と
考えることが可能である。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、集積回路又は回路ボード等
の回路をテストするための自動テスト装置においてパル
スを発生する装置及び方法を提供することを目的とす
る。
鑑みなされたものであって、集積回路又は回路ボード等
の回路をテストするための自動テスト装置においてパル
スを発生する装置及び方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】一般的に、本発明の１側
面においては、一連のパルスにおける現在のパルスのフ
ィルタ動作をシミュレーションする方法が提供される。
この方法は、各パルスアドレスがｍ値の範囲内にあり現
在のパルスに対するパルスアドレスを一連のｎ＋１にお
ける最後のものとして含んでいる一連のｎ＋１個の連続
するパルスアドレスを受取り、前記現在のパルスアドレ
スより前のｎ個のパルスアドレスを格納し、前記現在の
パルスアドレスとその前のｎ個のパルスアドレスとから
複合アドレスを構築し且つ前記複合アドレスを適用して
少なくともｍn+1 個のパルス形状のメモリから１個のパ
ルス形状を読取る、ことを特徴としている。
面においては、一連のパルスにおける現在のパルスのフ
ィルタ動作をシミュレーションする方法が提供される。
この方法は、各パルスアドレスがｍ値の範囲内にあり現
在のパルスに対するパルスアドレスを一連のｎ＋１にお
ける最後のものとして含んでいる一連のｎ＋１個の連続
するパルスアドレスを受取り、前記現在のパルスアドレ
スより前のｎ個のパルスアドレスを格納し、前記現在の
パルスアドレスとその前のｎ個のパルスアドレスとから
複合アドレスを構築し且つ前記複合アドレスを適用して
少なくともｍn+1 個のパルス形状のメモリから１個のパ
ルス形状を読取る、ことを特徴としている。
【０００７】一般的に、本発明の別の側面によれば、プ
ログラム可能な長さの高速パルスを発生する装置が提供
される。この装置は、１個のパルス長を格納するための
プログラム可能なメモリのフィールドと、パルス周波数
を持ったパルスクロック信号を担持するパルスクロック
ラインと、パルスクロック信号及び前記プログラム可能
なメモリフィールド内に格納されているパルス長を受取
るべく接続されており且つ前記パルス長と前記パルスク
ロック周波数との積に等しい周波数を持ったサンプルク
ロック信号を発生する周波数逓倍器と、１個のパルスに
対するサンプルを保持するパルスメモリと、前記パルス
メモリへ結合されており且つ前記パルスメモリから受取
ったサンプルからアナログパルスを発生するＤＡＣと、
ＤＡＣのサンプリング周波数を設定し且つ前記パルスメ
モリから前記ＤＡＣへサンプルをクロック動作させるサ
ンプルクロック信号を担持する信号経路と、を有するこ
とを特徴としている。
ログラム可能な長さの高速パルスを発生する装置が提供
される。この装置は、１個のパルス長を格納するための
プログラム可能なメモリのフィールドと、パルス周波数
を持ったパルスクロック信号を担持するパルスクロック
ラインと、パルスクロック信号及び前記プログラム可能
なメモリフィールド内に格納されているパルス長を受取
るべく接続されており且つ前記パルス長と前記パルスク
ロック周波数との積に等しい周波数を持ったサンプルク
ロック信号を発生する周波数逓倍器と、１個のパルスに
対するサンプルを保持するパルスメモリと、前記パルス
メモリへ結合されており且つ前記パルスメモリから受取
ったサンプルからアナログパルスを発生するＤＡＣと、
ＤＡＣのサンプリング周波数を設定し且つ前記パルスメ
モリから前記ＤＡＣへサンプルをクロック動作させるサ
ンプルクロック信号を担持する信号経路と、を有するこ
とを特徴としている。
【０００８】本発明の利点としては以下のようなものが
ある。このアーキテクチュアはパルス指向型であり且つ
プログラム可能な長さの高速パルスを発生することが可
能である。パルス形状メモリのプログラミング及びアド
レッシングの構成は、妥当なメモリアクセス時間で高速
のパルス発生を行なうために連続するパルスをバッファ
することを可能としている。パルス形状メモリのこのプ
ログラミング及びアドレッシングの構成は、発生したパ
ルスに関するフィルタ動作又は歪をシミュレーションす
ることを可能としている。パルス歪関数を使用すること
は好適である。何故ならば、従来のＤＳＰをベースとし
たアーキテクチュアの場合には１Ｇｓｐｓ（即ち、１秒
あたり１×１０9 個のサンプル）より大きな速度でデジ
タルフィルタ動作を行なうことは実際的なものではない
からである。一方、プログラム可能なアナログフィルタ
動作は、多数のコンフィギュレーション（即ち、形態特
定）リレーを必要とし、その結果、寄生効果が発生し且
つ選択可能な時定数及びトポロジィの組が制限されてい
るという問題を発生する。歪をプログラミングする上で
の柔軟性は、アナログプログラミングにおいて得られる
ものよりも一層大きい。アナログフィルタ構成の場合と
異なり、本発明は、オンザフライ即ち進行中において、
即ちテスト中の回路へのデータの流れを中断させること
なしに、パルス歪における変化をプログラムすることを
可能とし、且つこのことはベクトル毎に行なうことが可
能である。
ある。このアーキテクチュアはパルス指向型であり且つ
プログラム可能な長さの高速パルスを発生することが可
能である。パルス形状メモリのプログラミング及びアド
レッシングの構成は、妥当なメモリアクセス時間で高速
のパルス発生を行なうために連続するパルスをバッファ
することを可能としている。パルス形状メモリのこのプ
ログラミング及びアドレッシングの構成は、発生したパ
ルスに関するフィルタ動作又は歪をシミュレーションす
ることを可能としている。パルス歪関数を使用すること
は好適である。何故ならば、従来のＤＳＰをベースとし
たアーキテクチュアの場合には１Ｇｓｐｓ（即ち、１秒
あたり１×１０9 個のサンプル）より大きな速度でデジ
タルフィルタ動作を行なうことは実際的なものではない
からである。一方、プログラム可能なアナログフィルタ
動作は、多数のコンフィギュレーション（即ち、形態特
定）リレーを必要とし、その結果、寄生効果が発生し且
つ選択可能な時定数及びトポロジィの組が制限されてい
るという問題を発生する。歪をプログラミングする上で
の柔軟性は、アナログプログラミングにおいて得られる
ものよりも一層大きい。アナログフィルタ構成の場合と
異なり、本発明は、オンザフライ即ち進行中において、
即ちテスト中の回路へのデータの流れを中断させること
なしに、パルス歪における変化をプログラムすることを
可能とし、且つこのことはベクトル毎に行なうことが可
能である。
【０００９】
【発明の実施の形態】図１を参照すると、パルス整形器
１００が動作して、パルス、即ち固定長及び可変形状の
アナログ波形を供給し、テスト中の装置を励起させる。
パルス整形器１００は、例えば、本願出願人に譲渡され
ており、引用によって本明細書に取込む係属中の米国特
許出願第０８／５１０，３９７号、「混合信号ＶＬＩＳ
テスター用アナログチャンネル（Ａｎａｌｏｇ Ｃｈａ
ｎｎｅｌ ｆｏｒ Ｍｉｘｅｄ−Ｓｉｇｎａｌ−ＶＬＳ
Ｉ Ｔｅｓｔｅｒ）」に記載されているチャンネル及び
テスターのような混合信号ＡＴＥテスターのアナログチ
ャンネルの一部を形成するために構成されているピンエ
レクトロニクスボードとして構成されている。このよう
なテスターにおいては、該ボードは複雑なテストを実行
するために使用することが可能であり、その場合にデジ
タルセクションとの時間的関係は既知であり且つ正確で
ある。
１００が動作して、パルス、即ち固定長及び可変形状の
アナログ波形を供給し、テスト中の装置を励起させる。
パルス整形器１００は、例えば、本願出願人に譲渡され
ており、引用によって本明細書に取込む係属中の米国特
許出願第０８／５１０，３９７号、「混合信号ＶＬＩＳ
テスター用アナログチャンネル（Ａｎａｌｏｇ Ｃｈａ
ｎｎｅｌ ｆｏｒ Ｍｉｘｅｄ−Ｓｉｇｎａｌ−ＶＬＳ
Ｉ Ｔｅｓｔｅｒ）」に記載されているチャンネル及び
テスターのような混合信号ＡＴＥテスターのアナログチ
ャンネルの一部を形成するために構成されているピンエ
レクトロニクスボードとして構成されている。このよう
なテスターにおいては、該ボードは複雑なテストを実行
するために使用することが可能であり、その場合にデジ
タルセクションとの時間的関係は既知であり且つ正確で
ある。
【００１０】パルス整形器１００はプログラム可能な長
さのパルスを格納し且つ再生するための回路を有してい
る。この回路は、７つの概念的なビルディングブロック
に分割することが可能である。即ち、（１）非同期ソー
スシーケンスモジュール（ＡＳＳＭ）バスインターフェ
ース及びアドレス発生器ブロック３０、（２）ビットス
ライスメモリモジュール４０（８個）、（３）制御論理
５０、（４）ＶＭＥバス対テスターインターフェース
（ＶＴＩ）インターフェース６０、（５）ＰＬＬ周波数
逓倍器７０、（６）高速ＤＡＣ８０、（７）出力キャリ
ブレイション及びリレー９０。
さのパルスを格納し且つ再生するための回路を有してい
る。この回路は、７つの概念的なビルディングブロック
に分割することが可能である。即ち、（１）非同期ソー
スシーケンスモジュール（ＡＳＳＭ）バスインターフェ
ース及びアドレス発生器ブロック３０、（２）ビットス
ライスメモリモジュール４０（８個）、（３）制御論理
５０、（４）ＶＭＥバス対テスターインターフェース
（ＶＴＩ）インターフェース６０、（５）ＰＬＬ周波数
逓倍器７０、（６）高速ＤＡＣ８０、（７）出力キャリ
ブレイション及びリレー９０。
【００１１】図２を参照すると、パルス整形器１００
は、テスターテストヘッド２００用のピンエレクトロニ
クスソースボード上に取付けることが可能である。パル
スは、テスト動作が開始する前に、ＶＭＥバス２２２及
びＶＭＥバス対テスターインターフェース（ＶＴＩ）２
２４を介してワークステーション２２０の制御下でパル
ス整形器１００のローカルメモリ（図４に示してある）
内へデジタル形態でロードされる。このことは、最大動
作速度及びパルスの動的選択を行なうことを可能とす
る。テスト期間中に、パルス整形器１００はアナログソ
ースシーケンスモジュール（ＡＳＳＭ）２２６によって
駆動されて、テストヘッド２００のロードボード２０２
上のテスト中の装置（ＤＵＴ）２０４に対してアナログ
パルスを供給する。シミュレーションされるＤＵＴの出
力はスペクトクル分析器２０６で測定され且つアナログ
測定シーケンスモジュール２２８へ送給されて、格納す
ると共に、該テスターのその他のモジュール（不図示）
による後処理及び分析が行なわれる。
は、テスターテストヘッド２００用のピンエレクトロニ
クスソースボード上に取付けることが可能である。パル
スは、テスト動作が開始する前に、ＶＭＥバス２２２及
びＶＭＥバス対テスターインターフェース（ＶＴＩ）２
２４を介してワークステーション２２０の制御下でパル
ス整形器１００のローカルメモリ（図４に示してある）
内へデジタル形態でロードされる。このことは、最大動
作速度及びパルスの動的選択を行なうことを可能とす
る。テスト期間中に、パルス整形器１００はアナログソ
ースシーケンスモジュール（ＡＳＳＭ）２２６によって
駆動されて、テストヘッド２００のロードボード２０２
上のテスト中の装置（ＤＵＴ）２０４に対してアナログ
パルスを供給する。シミュレーションされるＤＵＴの出
力はスペクトクル分析器２０６で測定され且つアナログ
測定シーケンスモジュール２２８へ送給されて、格納す
ると共に、該テスターのその他のモジュール（不図示）
による後処理及び分析が行なわれる。
【００１２】再度図１を参照すると、テスター内のパル
ス整形器１００の主要な機能は、プログラム可能な固定
した長さ及び可変の形状の高速のアナログ波形を発生す
ることである。それは以下のような基本的な特徴を有し
ている。サンプリング速度は高速デジタル・アナログ変
換器（ＤＡＣ）８０の速度によって制限される。この適
用に対して適切なＤＡＣは、オレゴン州ビーバートンの
トリクイントセミコンダクタ（ＴｒｉＱｕｉｎｔ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）社から入手可能な８ビット２
方向入力多重化ＧａＡｓＤＡＣであるＴＱ６１２２があ
る。このＤＡＣの分解能は８ビットであり且つ相補的な
出力が与えられる。それはマルチプレクサ８２を介して
多重化された入力を有する。このＤＡＣは、典型的に、
適切に冷却が行なわれる場合には、多重化動作に対して
最大で１．３Ｇｓｐｓで動作することが可能である。キ
ャリブレイション及びリレーブロック９０は、高速ＤＡ
Ｃ８０からの出力信号に対して利得を与え、それは、
又、ＶＴＩインターフェース６０を介して、利得及びオ
フセットキャリブレイションのプログラミングを与え、
且つＤＡＣ出力のテスト中の装置への信号経路への接続
のプログラミングを与える。
ス整形器１００の主要な機能は、プログラム可能な固定
した長さ及び可変の形状の高速のアナログ波形を発生す
ることである。それは以下のような基本的な特徴を有し
ている。サンプリング速度は高速デジタル・アナログ変
換器（ＤＡＣ）８０の速度によって制限される。この適
用に対して適切なＤＡＣは、オレゴン州ビーバートンの
トリクイントセミコンダクタ（ＴｒｉＱｕｉｎｔ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）社から入手可能な８ビット２
方向入力多重化ＧａＡｓＤＡＣであるＴＱ６１２２があ
る。このＤＡＣの分解能は８ビットであり且つ相補的な
出力が与えられる。それはマルチプレクサ８２を介して
多重化された入力を有する。このＤＡＣは、典型的に、
適切に冷却が行なわれる場合には、多重化動作に対して
最大で１．３Ｇｓｐｓで動作することが可能である。キ
ャリブレイション及びリレーブロック９０は、高速ＤＡ
Ｃ８０からの出力信号に対して利得を与え、それは、
又、ＶＴＩインターフェース６０を介して、利得及びオ
フセットキャリブレイションのプログラミングを与え、
且つＤＡＣ出力のテスト中の装置への信号経路への接続
のプログラミングを与える。
【００１３】パルス形状を格納するためのメモリはパル
ス格納部４０内に設けられており、それは８個のモジュ
ールから構成されており、各モジュールはＤＡＣ８０の
分解能の各ビットに対するものである。これら８個のモ
ジュールは、一体となって、１個のパルスの各点（サン
プル）の８ビットの分解能を与える。各モジュール４０
は、以下に説明するように、１つ又はそれ以上のパルス
を表わすことの可能な少なくとも１６ビットからなるア
ドレスによってアドレス可能である。各パルス格納部
は、パルスあたり１６ビットからなるワードを発生する
ためにアドレス可能なスライスメモリモジュールである
（然しながら、パルスあたりのプログラムした数の点の
設定は１６ビット全てより少ない数のものを使用させる
場合がある）。各モジュール４０は、図４を参照して説
明するように、交互に読取られる２個のメモリＡ及びＢ
を有している。通常、メモリＡ及びＢは同一のパターン
でプログラムされ、従って入力パルスアドレスは、Ａと
Ｂとの間の交互の状態に拘らずに同一の出力を発生す
る。然しながら、このメモリ構成は、該交互作用を利用
し且つ最大で該メモリの寸法まで任意の波形を発生する
ようにプログラムすることも可能である。
ス格納部４０内に設けられており、それは８個のモジュ
ールから構成されており、各モジュールはＤＡＣ８０の
分解能の各ビットに対するものである。これら８個のモ
ジュールは、一体となって、１個のパルスの各点（サン
プル）の８ビットの分解能を与える。各モジュール４０
は、以下に説明するように、１つ又はそれ以上のパルス
を表わすことの可能な少なくとも１６ビットからなるア
ドレスによってアドレス可能である。各パルス格納部
は、パルスあたり１６ビットからなるワードを発生する
ためにアドレス可能なスライスメモリモジュールである
（然しながら、パルスあたりのプログラムした数の点の
設定は１６ビット全てより少ない数のものを使用させる
場合がある）。各モジュール４０は、図４を参照して説
明するように、交互に読取られる２個のメモリＡ及びＢ
を有している。通常、メモリＡ及びＢは同一のパターン
でプログラムされ、従って入力パルスアドレスは、Ａと
Ｂとの間の交互の状態に拘らずに同一の出力を発生す
る。然しながら、このメモリ構成は、該交互作用を利用
し且つ最大で該メモリの寸法まで任意の波形を発生する
ようにプログラムすることも可能である。
【００１４】パルスあたりのポイント即ち点の数（８ビ
ットサンプル）は、ＶＴＩインターフェース６０及び制
御論理５０によってプログラム可能である。サンプリン
グ周波数はＰＬＬ及び周波数逓倍器７０によってパルス
クロックライン３０２上のパルス周波数とフェーズロッ
クされる。
ットサンプル）は、ＶＴＩインターフェース６０及び制
御論理５０によってプログラム可能である。サンプリン
グ周波数はＰＬＬ及び周波数逓倍器７０によってパルス
クロックライン３０２上のパルス周波数とフェーズロッ
クされる。
【００１５】ＰＬＬ及び周波数逓倍器ブロック７０は、
パルス整形器論理に対して及び高速ＤＡＣに対してライ
ン７２上にサンプルクロック信号を発生する。この信号
はＡＳＳＭからのパルスクロック信号とフェーズロック
される。パルスクロック周波数に対するサンプルクロッ
ク周波数の比は、プログラムされたパルスあたりのポイ
ント即ち点の数（サンプル数）に従って、３，４，５，
６，７，８，１０，１２，１４又は１６である。
パルス整形器論理に対して及び高速ＤＡＣに対してライ
ン７２上にサンプルクロック信号を発生する。この信号
はＡＳＳＭからのパルスクロック信号とフェーズロック
される。パルスクロック周波数に対するサンプルクロッ
ク周波数の比は、プログラムされたパルスあたりのポイ
ント即ち点の数（サンプル数）に従って、３，４，５，
６，７，８，１０，１２，１４又は１６である。
【００１６】図３を参照すると、ＡＳＳＭバスインター
フェース及びアドレス発生器ブロック３０は、パルスク
ロック（ライン３０２）に対すると共に、ＡＳＳＭが次
のパルスアドレスを供給するアドレスラインを含むデー
タライン３０４に対するインターフェースを与えるＥＣ
Ｌ受信器３０６のステージを有している。何本のこれら
のラインが使用されるかは、プログラムされているパル
スあたりの点の数（ｐｐｐ）に依存する。例えば、その
数が８ｐｐｐである場合には、単に８本のアドレスライ
ンが使用されるに過ぎない。何故ならば、８ｐｐｐにお
ける異なるパルスの最大数は以下に説明するように２５
６だからである。同様に、その数が３ｐｐｐである場合
には、４本のアドレスラインが使用されるに過ぎない。
何故ならば、その場合の異なるパルスの最大数は１６だ
からである。
フェース及びアドレス発生器ブロック３０は、パルスク
ロック（ライン３０２）に対すると共に、ＡＳＳＭが次
のパルスアドレスを供給するアドレスラインを含むデー
タライン３０４に対するインターフェースを与えるＥＣ
Ｌ受信器３０６のステージを有している。何本のこれら
のラインが使用されるかは、プログラムされているパル
スあたりの点の数（ｐｐｐ）に依存する。例えば、その
数が８ｐｐｐである場合には、単に８本のアドレスライ
ンが使用されるに過ぎない。何故ならば、８ｐｐｐにお
ける異なるパルスの最大数は以下に説明するように２５
６だからである。同様に、その数が３ｐｐｐである場合
には、４本のアドレスラインが使用されるに過ぎない。
何故ならば、その場合の異なるパルスの最大数は１６だ
からである。
【００１７】ＥＣＬ受信器３０６によってＡＳＳＭから
受取ったパルスアドレスは、前のパルスブロック３０８
及びアドレス発生器３１０を介して通過され、ライン３
１２上においてパルス格納アドレスを形成し、そのアド
レスはパルス格納部４０をアドレスするために使用され
る。ＥＣＬ受信器３０６からの１つ、２つ又は４つのパ
ルスアドレス（プログラムされているパルスあたりのポ
イント即ち点の数に従う）が結合されてパルス格納アド
レスを形成する。前のパルスブロックは、以下に説明す
るように、パルスアドレスを蓄積するマルチプレクサと
して作用する。ライン３０４上のパルスアドレスの幅及
びローカルメモリＡ及びＢの対応する寸法は、任意の幅
とすることが可能であり、且つ特に、１６ビットを超え
ることが可能である。然しながら、以下に説明する理由
により、パルスあたりのポイント（点）の数が８以下で
ある場合には、ライン３０４を介して入力するパルスア
ドレスの幅は以下に説明するように制限され且つメモリ
Ａ及びＢへ供給されるパルス格納アドレスは１６ビット
へ制限される。
受取ったパルスアドレスは、前のパルスブロック３０８
及びアドレス発生器３１０を介して通過され、ライン３
１２上においてパルス格納アドレスを形成し、そのアド
レスはパルス格納部４０をアドレスするために使用され
る。ＥＣＬ受信器３０６からの１つ、２つ又は４つのパ
ルスアドレス（プログラムされているパルスあたりのポ
イント即ち点の数に従う）が結合されてパルス格納アド
レスを形成する。前のパルスブロックは、以下に説明す
るように、パルスアドレスを蓄積するマルチプレクサと
して作用する。ライン３０４上のパルスアドレスの幅及
びローカルメモリＡ及びＢの対応する寸法は、任意の幅
とすることが可能であり、且つ特に、１６ビットを超え
ることが可能である。然しながら、以下に説明する理由
により、パルスあたりのポイント（点）の数が８以下で
ある場合には、ライン３０４を介して入力するパルスア
ドレスの幅は以下に説明するように制限され且つメモリ
Ａ及びＢへ供給されるパルス格納アドレスは１６ビット
へ制限される。
【００１８】歪シミュレーション機能は、又、前のパル
スブロック３０８の多重化動作を使用する。歪シミュレ
ーションは、ＶＴＩインターフェース６０におけるアド
レスモードを非０へ設定することによって活性化される
（ライン３１６上で受取られる）。これはＰＳＰＰＰＡ
ＤＭＤレジスタ６１２（図６）を参照して説明する。歪
又はフィルタ作用をシミュレーションするために、パル
ス整形器は、その出力のパルスが前に選択したパルスの
制限した数に依存するようにプログラムされる。このよ
うな態様で、各パルスは、ｎ個の先行するパルスの任意
の組合わせによって先行される場合に有するであろうよ
うな形状を有するべく画定することが可能である。ｍが
画定されたパルスの数であり且つｎが現在のパルスに関
して認知可能な効果を有する前のパルスの数である場合
には、ｍn+1 個の異なるパルスが必要とされる（発生し
うる複製物は無視する）。
スブロック３０８の多重化動作を使用する。歪シミュレ
ーションは、ＶＴＩインターフェース６０におけるアド
レスモードを非０へ設定することによって活性化される
（ライン３１６上で受取られる）。これはＰＳＰＰＰＡ
ＤＭＤレジスタ６１２（図６）を参照して説明する。歪
又はフィルタ作用をシミュレーションするために、パル
ス整形器は、その出力のパルスが前に選択したパルスの
制限した数に依存するようにプログラムされる。このよ
うな態様で、各パルスは、ｎ個の先行するパルスの任意
の組合わせによって先行される場合に有するであろうよ
うな形状を有するべく画定することが可能である。ｍが
画定されたパルスの数であり且つｎが現在のパルスに関
して認知可能な効果を有する前のパルスの数である場合
には、ｍn+1 個の異なるパルスが必要とされる（発生し
うる複製物は無視する）。
【００１９】６４Ｋ個の１６ビットワードで構成された
パルス格納メモリ４０２及び４０４（図４）の場合に
は、ｎに対する有用な値は１，３，７であり、以下の制
限が適用される。
パルス格納メモリ４０２及び４０４（図４）の場合に
は、ｎに対する有用な値は１，３，７であり、以下の制
限が適用される。
【００２０】 ｎが１である場合には、前のパルスブロック３０８は、
ＥＣＬ受信器３０６からの８ビットのパルスアドレス
（「現在の」パルスアドレス）をアドレス発生器３１０
からの最も最近の８ビットのアドレスと結合させて１６
ビットパルス格納アドレスを構築する（ライン３１
２）。ｎが３である場合には、ＥＣＬ受信器３０６から
の現在のパルスアドレスの４ビットを３個の最も最近の
４ビットパルスアドレス（即ち、アドレス発生器３１０
からのアドレスの最も最近の１２ビット）と結合させ、
且つｎが７である場合には、現在のアドレスと７個の最
も最近の２ビットアドレスとが結合される。全ての場合
において、パルスあたりのポイント（点）の数はメモリ
の速度限界内に留まるために１０以上とせねばならな
い。どのように形成されようとも、パルス格納アドレス
はライン３１２を介して一対のＥＣＬ対ＴＴＬレベルシ
フター及び３状態バッファラッチＡ及びＢ（３１２ａ及
び３１２ｂ）へ送信され且つ新たなアドレス信号（ライ
ン３２０上）が発生されてパルス格納アドレスの間の境
界を画定する。そのアドレスデータは、ライン３１８ａ
及び３１８ｂ上のラッチＡ及びラッチＢ信号の交互作用
によって、夫々、ラッチＡ及びＢへ交互にラッチされ
る。
ＥＣＬ受信器３０６からの８ビットのパルスアドレス
（「現在の」パルスアドレス）をアドレス発生器３１０
からの最も最近の８ビットのアドレスと結合させて１６
ビットパルス格納アドレスを構築する（ライン３１
２）。ｎが３である場合には、ＥＣＬ受信器３０６から
の現在のパルスアドレスの４ビットを３個の最も最近の
４ビットパルスアドレス（即ち、アドレス発生器３１０
からのアドレスの最も最近の１２ビット）と結合させ、
且つｎが７である場合には、現在のアドレスと７個の最
も最近の２ビットアドレスとが結合される。全ての場合
において、パルスあたりのポイント（点）の数はメモリ
の速度限界内に留まるために１０以上とせねばならな
い。どのように形成されようとも、パルス格納アドレス
はライン３１２を介して一対のＥＣＬ対ＴＴＬレベルシ
フター及び３状態バッファラッチＡ及びＢ（３１２ａ及
び３１２ｂ）へ送信され且つ新たなアドレス信号（ライ
ン３２０上）が発生されてパルス格納アドレスの間の境
界を画定する。そのアドレスデータは、ライン３１８ａ
及び３１８ｂ上のラッチＡ及びラッチＢ信号の交互作用
によって、夫々、ラッチＡ及びＢへ交互にラッチされ
る。
【００２１】該メモリへサンプルデータを書込むか又は
該メモリからサンプルデータを読取るためには、カウン
タ３１４が、読取又は書込が開始されるメモリアドレス
でＶＴＩインターフェース６０を介してプログラムされ
る。その後、全ての読取又は書込動作は自動的にこのカ
ウンタをインクリメントさせる。
該メモリからサンプルデータを読取るためには、カウン
タ３１４が、読取又は書込が開始されるメモリアドレス
でＶＴＩインターフェース６０を介してプログラムされ
る。その後、全ての読取又は書込動作は自動的にこのカ
ウンタをインクリメントさせる。
【００２２】上述したアドレス選択論理は、ＡＳＳＭか
ら最も高いデータ速度において正しい動作を与えるため
にＥＣＬ論理で実現され、一方該メモリブロックは、格
納容量、アクセス時間、電力消費の良好なバランスを達
成するためにＢｉＣＭＯＳ技術で実現することが可能で
ある。
ら最も高いデータ速度において正しい動作を与えるため
にＥＣＬ論理で実現され、一方該メモリブロックは、格
納容量、アクセス時間、電力消費の良好なバランスを達
成するためにＢｉＣＭＯＳ技術で実現することが可能で
ある。
【００２３】図４を参照すると、ビットスライスモジュ
ール４０は、高速ＤＡＣの分解能の８ビットのおのおの
に対して１つづつ８回繰返して設けられている。動作に
ついて説明すると、メモリＡ４０２及びＢ４０４からの
１６ビットワードは交互にＰＩＳＯ（並列入力直列出
力）レジスタ４０６内へローディングされる。この交互
動作は、ライン５０６上の選択信号Ａ／Ｂに応答してマ
ルチプレクサとレベルシフター４０８との組合わせによ
って行なわれる。ＰＩＳＯレジスタ４０６は該データ
を、ライン４１６ａ及び４１６ｂ上を交互に高速ＤＡＣ
へ送られるべきシリアル即ち直列のストリームへ変換さ
せる。マルチプレクサとレベルシフタとの組合わせ４０
８は、又、ＴＴＬ対ＥＣＬレベル変換を与える。３状態
バッファ４１２及び４１４は、プログラミング期間中
に、メモリＡ４０２及びＢ４０４の夫々へアクセスを与
え、且つそれらは通常（パルス発生）動作期間中に分離
を与える。
ール４０は、高速ＤＡＣの分解能の８ビットのおのおの
に対して１つづつ８回繰返して設けられている。動作に
ついて説明すると、メモリＡ４０２及びＢ４０４からの
１６ビットワードは交互にＰＩＳＯ（並列入力直列出
力）レジスタ４０６内へローディングされる。この交互
動作は、ライン５０６上の選択信号Ａ／Ｂに応答してマ
ルチプレクサとレベルシフター４０８との組合わせによ
って行なわれる。ＰＩＳＯレジスタ４０６は該データ
を、ライン４１６ａ及び４１６ｂ上を交互に高速ＤＡＣ
へ送られるべきシリアル即ち直列のストリームへ変換さ
せる。マルチプレクサとレベルシフタとの組合わせ４０
８は、又、ＴＴＬ対ＥＣＬレベル変換を与える。３状態
バッファ４１２及び４１４は、プログラミング期間中
に、メモリＡ４０２及びＢ４０４の夫々へアクセスを与
え、且つそれらは通常（パルス発生）動作期間中に分離
を与える。
【００２４】図５を参照すると、制御論理ブロック５０
がライン５０２を介してパルスあたりのポイント（点）
の数を受取り、ライン３０２を介してＡＳＳＭパルスク
ロックを受取り、且つライン３２０を介して新たなアド
レス信号を受取る。これらの信号から、カウンタ５０８
内においてライン５０４を介してＰＩＳＯレジスタ４０
６（図４）に対しロードパルスが発生され、且つ割算器
５１０において、ライン５０６を介してマルチプレクサ
４０８（図４）に対して選択パルスを発生する。該ロー
ドパルス及び選択パルスは、パルスクロック信号（ライ
ン３０２）及びＡＳＳＭから来るその他の信号と固定し
た位相関係を得るために、ライン３２０を介して前のパ
ルスブロック３０８（図３）から来る新たなアドレス信
号と同期される。
がライン５０２を介してパルスあたりのポイント（点）
の数を受取り、ライン３０２を介してＡＳＳＭパルスク
ロックを受取り、且つライン３２０を介して新たなアド
レス信号を受取る。これらの信号から、カウンタ５０８
内においてライン５０４を介してＰＩＳＯレジスタ４０
６（図４）に対しロードパルスが発生され、且つ割算器
５１０において、ライン５０６を介してマルチプレクサ
４０８（図４）に対して選択パルスを発生する。該ロー
ドパルス及び選択パルスは、パルスクロック信号（ライ
ン３０２）及びＡＳＳＭから来るその他の信号と固定し
た位相関係を得るために、ライン３２０を介して前のパ
ルスブロック３０８（図３）から来る新たなアドレス信
号と同期される。
【００２５】図６を参照すると、ハウスキーピング及び
一般的なコンフィギュレーション（形態特定）レジスタ
のブロック６０６は、パルス整形器コンフィギュレーシ
ョン及びステータスに関する一般的なプログラミング及
び情報を供給する。
一般的なコンフィギュレーション（形態特定）レジスタ
のブロック６０６は、パルス整形器コンフィギュレーシ
ョン及びステータスに関する一般的なプログラミング及
び情報を供給する。
【００２６】ＰＳＳＴＡＤＨＩＧＨレジスタ６１０はロ
ーカルメモリをプログラミングする場合に使用される開
始アドレスの高次ビットを定義する。これらのビットの
うちの３個が出力ビット３−７を選択し（即ち、それら
は８個のパルス格納部４０（図１及び４）のうちの１つ
を選択する）、且つ１ビットがリーフ（ｌｅａｆ）０又
は１、即ちメモリＡ４０２又はメモリＢ４０４（図４）
を選択する。
ーカルメモリをプログラミングする場合に使用される開
始アドレスの高次ビットを定義する。これらのビットの
うちの３個が出力ビット３−７を選択し（即ち、それら
は８個のパルス格納部４０（図１及び４）のうちの１つ
を選択する）、且つ１ビットがリーフ（ｌｅａｆ）０又
は１、即ちメモリＡ４０２又はメモリＢ４０４（図４）
を選択する。
【００２７】ＰＳＳＴＡＤＬＯＷレジスタ６１４はビッ
トスライスメモリＡ及びＢをプログラミングするための
開始アドレスの最下位１６ビットを定義する。ＰＳＰＰ
ＰＡＤＭＤレジスタ６１２は、歪機能の活性化を制御す
るアドレッシングモード（ライン３１６、図３）及びパ
ルスあたりのポイント（サンプル）数（ｐｐｐ）を保持
する。４ビットがパルスあたりのポイント数を保持し、
正当な値（１６進数）は２，３，４，５，６，７，９，
Ｂ，Ｄ，Ｆである。値２はパルスあたり３個のポイント
を示すものとして取られ、Ｆはパルスあたり１６個（二
進数）のポイントを示すものとして取られる。テスター
をプログラムするソフトウエアは、パルスあたりのポイ
ントの数とパルス周波数との積が高速ＤＡＣの最大周波
数を超えるものではないことを検証する。２ビット（ア
ドレスモード）がパルス歪機能を選択し、即ち、０＝パ
ルス歪なし（ＡＳＳＭから来るパルス）、０＝１個前の
パルスのメモリを有する歪、２＝３個前のパルスのメモ
リを有する歪、３＝７個前のパルスのメモリを有する
歪、である。指定したビットを書込むことは指定された
機能を選択する。
トスライスメモリＡ及びＢをプログラミングするための
開始アドレスの最下位１６ビットを定義する。ＰＳＰＰ
ＰＡＤＭＤレジスタ６１２は、歪機能の活性化を制御す
るアドレッシングモード（ライン３１６、図３）及びパ
ルスあたりのポイント（サンプル）数（ｐｐｐ）を保持
する。４ビットがパルスあたりのポイント数を保持し、
正当な値（１６進数）は２，３，４，５，６，７，９，
Ｂ，Ｄ，Ｆである。値２はパルスあたり３個のポイント
を示すものとして取られ、Ｆはパルスあたり１６個（二
進数）のポイントを示すものとして取られる。テスター
をプログラムするソフトウエアは、パルスあたりのポイ
ントの数とパルス周波数との積が高速ＤＡＣの最大周波
数を超えるものではないことを検証する。２ビット（ア
ドレスモード）がパルス歪機能を選択し、即ち、０＝パ
ルス歪なし（ＡＳＳＭから来るパルス）、０＝１個前の
パルスのメモリを有する歪、２＝３個前のパルスのメモ
リを有する歪、３＝７個前のパルスのメモリを有する
歪、である。指定したビットを書込むことは指定された
機能を選択する。
【００２８】上述したパルス整形器コンフィギュレーシ
ョン（形態特定）に対する制限は以下の表に要約されて
いる。
ョン（形態特定）に対する制限は以下の表に要約されて
いる。
【００２９】 パルスあたり 最大パルス 最大差 サンプルクロック 遅 延 のポイント数 速 度 パルス ／パルスクロック （パルス数） １６ ７５ MHZ ６４Ｋ １６ ２ １４ ８５．７MHZ ６４Ｋ １４ ２ １２ １００ MHZ ６４Ｋ １２ ２ １０ １２０ MHZ ６４Ｋ １０ ２ ８ １５０ MHZ ２５６ ８ ４ ７ １７１．４MHZ ２５６ ７ ４ ６ ２００ MHZ ２５６ ６ ４ ５ ２４０ MHZ ２５６ ５ ４ ４ ３００ MHZ １６ ４ ８ ３ ４００ MHZ １６ ３ ８ パルスあたりのポイント数は前述した表に従って使用可
能な最大のパルス数に影響を与える。上に示した最大の
パルス速度は高速ＤＡＣの１．２Ｇｓｐｓ最大速度に影
響を与えるに過ぎないが、それは、例えば、ＡＳＳＭの
速度（即ち、パルスクロック信号の最大周波数）等のテ
スターのその他の側面によって制限される場合がある。
能な最大のパルス数に影響を与える。上に示した最大の
パルス速度は高速ＤＡＣの１．２Ｇｓｐｓ最大速度に影
響を与えるに過ぎないが、それは、例えば、ＡＳＳＭの
速度（即ち、パルスクロック信号の最大周波数）等のテ
スターのその他の側面によって制限される場合がある。
【００３０】再度図４を参照すると、ビットスライスモ
ジュール４０内に格納する形状をプログラミングし且つ
パルスアドレスのシーケンスにおいてＡＳＳＭが各パル
スアドレスを２度発生させることによって、パルスあた
り１６個を超える数のサンプルを得ることが可能であ
る。特に、メモリＡ４０２内に半分の波形を格納し且つ
メモリＢ４０４内に半分の波形を格納することによっ
て、２０，２４，２８又は３２個のサンプルの長さの６
４Ｋ個の異なるパルスを有することが可能である。ロー
カルクロックとパルスクロックとの間の比は、夫々、１
０，１２，１４又は１６である。特定のアドレスが最初
に発生されると、それはメモリのうちの１つ、例えば、
メモリＡへ進む。それが再び発生されると、それはメモ
リＢへ進行する。通常、メモリＡ及びメモリＢは各パル
スアドレスに対して同一のサンプルデータでプログラム
される。然しながら、これらのメモリが異なる半分の波
形サンプルでプログラムされる場合には、より長いパル
スを得ることが可能である。
ジュール４０内に格納する形状をプログラミングし且つ
パルスアドレスのシーケンスにおいてＡＳＳＭが各パル
スアドレスを２度発生させることによって、パルスあた
り１６個を超える数のサンプルを得ることが可能であ
る。特に、メモリＡ４０２内に半分の波形を格納し且つ
メモリＢ４０４内に半分の波形を格納することによっ
て、２０，２４，２８又は３２個のサンプルの長さの６
４Ｋ個の異なるパルスを有することが可能である。ロー
カルクロックとパルスクロックとの間の比は、夫々、１
０，１２，１４又は１６である。特定のアドレスが最初
に発生されると、それはメモリのうちの１つ、例えば、
メモリＡへ進む。それが再び発生されると、それはメモ
リＢへ進行する。通常、メモリＡ及びメモリＢは各パル
スアドレスに対して同一のサンプルデータでプログラム
される。然しながら、これらのメモリが異なる半分の波
形サンプルでプログラムされる場合には、より長いパル
スを得ることが可能である。
【００３１】同様に、アドレス０からパルス格納メモリ
Ａ４０２及びＢ４０４によって認識可能な最大アドレス
までのアドレスへ各パルスを２度発生するようにＡＳＳ
Ｍをプログラミングすることによって、メモリ容量によ
ってのみ制限される長さのサンプルからなる任意のアレ
イを容易に発生させることが可能である。
Ａ４０２及びＢ４０４によって認識可能な最大アドレス
までのアドレスへ各パルスを２度発生するようにＡＳＳ
Ｍをプログラミングすることによって、メモリ容量によ
ってのみ制限される長さのサンプルからなる任意のアレ
イを容易に発生させることが可能である。
【００３２】再度図６を参照すると、ＰＳＣＯＮＴＲＯ
Ｌレジスタ６０８はホルト（ｈｏｌｔ）、スタンバイ
（ｓｔａｎｄｂｙ）、又は稼動の動作モードを保持す
る。そのスターテスビットを書込むことはモードを変化
させる。該レジスタのその他のビットはエラー条件を報
告するために使用される。ホルト状態はパルス格納メモ
リをプログラムし且つ該レジスタを設定するために使用
される。この状態においてはパルスは発生されず且つＡ
ＳＳＭは無視される。スタンバイ状態においては、パル
ス格納メモリはプログラムされており且つパルス整形器
はＰＬＬがパルスクロック信号（約１００μｓ）へロッ
クするのを待機する。稼動状態においては、パルス整形
器はＡＳＳＭからパルスクロック信号（ライン３０２）
を受取ると共にデータ（ライン３０４、図３）を受取
り、ＰＬＬがロックされ、且つパルス整形器はＡＳＳＭ
から命令を実行してパルスを発生する。
Ｌレジスタ６０８はホルト（ｈｏｌｔ）、スタンバイ
（ｓｔａｎｄｂｙ）、又は稼動の動作モードを保持す
る。そのスターテスビットを書込むことはモードを変化
させる。該レジスタのその他のビットはエラー条件を報
告するために使用される。ホルト状態はパルス格納メモ
リをプログラムし且つ該レジスタを設定するために使用
される。この状態においてはパルスは発生されず且つＡ
ＳＳＭは無視される。スタンバイ状態においては、パル
ス格納メモリはプログラムされており且つパルス整形器
はＰＬＬがパルスクロック信号（約１００μｓ）へロッ
クするのを待機する。稼動状態においては、パルス整形
器はＡＳＳＭからパルスクロック信号（ライン３０２）
を受取ると共にデータ（ライン３０４、図３）を受取
り、ＰＬＬがロックされ、且つパルス整形器はＡＳＳＭ
から命令を実行してパルスを発生する。
【００３３】８ビットの分解能を維持しならがら、異な
るピークツーピーク電圧を必要とする適用例において該
パルス整形器を使用することを可能とするために、出力
電圧範囲はＶＴＩインターフェース６０におけるレジス
タ（不図示）を設定することによってプログラムするこ
とが可能である。このことは、主要な１つの基準電圧を
制御する補助的なＤＡＣに関して動作を行なう。別のＤ
ＡＣは微細調節に対するキャリブレイションを行なうこ
とを可能とする。
るピークツーピーク電圧を必要とする適用例において該
パルス整形器を使用することを可能とするために、出力
電圧範囲はＶＴＩインターフェース６０におけるレジス
タ（不図示）を設定することによってプログラムするこ
とが可能である。このことは、主要な１つの基準電圧を
制御する補助的なＤＡＣに関して動作を行なう。別のＤ
ＡＣは微細調節に対するキャリブレイションを行なうこ
とを可能とする。
【００３４】異なるオフセットを必要とする適用例にお
いて該パルス整形器を使用することを可能とするため
に、出力オフセット範囲はＶＴＩインターフェース６０
におけるレジスタ（不図示）を設定することによってプ
ログラムすることが可能である。このことは、加算ノー
ドにおける電流を制御する補助的なＤＡＣに関して動作
を行なう。別のＤＡＣは微細調節に対するキャリブレイ
ションを行なうことを可能とする。
いて該パルス整形器を使用することを可能とするため
に、出力オフセット範囲はＶＴＩインターフェース６０
におけるレジスタ（不図示）を設定することによってプ
ログラムすることが可能である。このことは、加算ノー
ドにおける電流を制御する補助的なＤＡＣに関して動作
を行なう。別のＤＡＣは微細調節に対するキャリブレイ
ションを行なうことを可能とする。
【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の１実施例に基づくパルス整形器を示
した概略ブロック図。
した概略ブロック図。
【図２】 混合信号テスターのアナログチャンネルの一
部として構成されたパルス整形器を示した概略ブロック
図。
部として構成されたパルス整形器を示した概略ブロック
図。
【図３】 パルス整形器のインターフェース及びアドレ
ス発生器を示した概略ブロック図。
ス発生器を示した概略ブロック図。
【図４】 パルス整形器のパルス格納メモリモジュール
を示した概略ブロック図。
を示した概略ブロック図。
【図５】 パルス整形器の制御論理を示した概略ブロッ
ク図。
ク図。
【図６】 パルス整形器制御レジスタ及び制御コンピュ
ータを示した概略ブロック図。
ータを示した概略ブロック図。
３０ 非同期ソースシーケンスモジュール（ＡＳＳＭ）
バスインターフェース及びアドレス発生器ブロック ４０ ビットスライスメモリモジュール ５０ 制御論理 ６０ ＶＭＥバス対テスターインターフェース（ＶＴＩ
インターフェース） ７０ ＰＬＬ周波数逓倍器 ８０ 高速ＤＡＣ ９０ 出力キャリブレイション及びリレー １００ パルス整形器 ２００ テスターテストヘッド ２０２ ロードボード ２０４ テスト中の装置（ＤＵＴ） ２０６ スペクトル分析器 ２２０ ワークステーション ２２２ ＶＭＥバス ２２４ ＶＭＥバス対テスターインターフェース（ＶＴ
Ｉ） ２２６ アナログソースシーケンスモジュール（ＡＳＳ
Ｍ） ２２８ アナログ測定シーケンスモジュール
バスインターフェース及びアドレス発生器ブロック ４０ ビットスライスメモリモジュール ５０ 制御論理 ６０ ＶＭＥバス対テスターインターフェース（ＶＴＩ
インターフェース） ７０ ＰＬＬ周波数逓倍器 ８０ 高速ＤＡＣ ９０ 出力キャリブレイション及びリレー １００ パルス整形器 ２００ テスターテストヘッド ２０２ ロードボード ２０４ テスト中の装置（ＤＵＴ） ２０６ スペクトル分析器 ２２０ ワークステーション ２２２ ＶＭＥバス ２２４ ＶＭＥバス対テスターインターフェース（ＶＴ
Ｉ） ２２６ アナログソースシーケンスモジュール（ＡＳＳ
Ｍ） ２２８ アナログ測定シーケンスモジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル ローゼンタール アメリカ合衆国， カリフォルニア 95070， サラトガ， ブルックグレン ドライブ 11891
Claims (19)
- 【請求項１】 一連のパルスにおける現在のパルスのフ
ィルタ動作をシミュレーションする方法において、 各パルスアドレスがｍ値の範囲内でありｎ＋１のシリー
ズにおける最後のものとして前記現在のパルスに対する
パルスアドレスを含む一連のｎ＋１個の連続したパルス
アドレスを受取り、 前記現在のパルスアドレスの前に前記ｎ個のパルスアド
レスを格納し、 前記現在のパルスアドレスとその前のｎ個のパルスアド
レスから複合アドレスを構築し且つ前記複合アドレスを
適用して少なくともｍn+1 個のパルス形状のメモリから
１個のパルス形状を読取る、ことを特徴とする方法。 - 【請求項２】 請求項１において、ｎは１，３，７から
なるグループから選択され、且つｍn+1 が２16であるこ
とを特徴とする方法。 - 【請求項３】 請求項１において、前記パルス形状のメ
モリがパルスあたり１０個以上のサンプル点を与えるこ
とを特徴とする方法。 - 【請求項４】 請求項１において、前記パルス形状のメ
モリがサンプル点あたり８ビット以上の分解能を与える
ことを特徴とする方法。 - 【請求項５】 パルスを画定するサンプル点を発生する
装置において、 各パルスアドレスがｍ値の範囲内である複数個のパルス
アドレスを担持するアドレス端子、 前記アドレス端子へ結合されており且つ現在のパルスア
ドレスの前に前記アドレス端子上に表われるｎ個の最も
最近のパルスアドレスを格納するパルスメモリ、 少なくともｍn+1 個のパルス形状を格納するためのメモ
リ位置を具備しており且つ前記ｎ個の最も最近のパルス
及び前記現在のパルスアドレスから形成した複合アドレ
ス入力を受取るために前記パルスメモリへ結合されてい
るパルス形状メモリ、 を有することを特徴とする装置。 - 【請求項６】 請求項５において、更に、アドレスモー
ド信号を担持するアドレスモード端子を有しており、前
記アドレスモード端子は前記パルスメモリへ結合されて
おり且つ前記パルスメモリは前記アドレスモード信号に
応答して格納すべきパルスアドレスの数ｎを決定するこ
とを特徴とする装置。 - 【請求項７】 請求項５において、ｎは１，３，７から
構成されるグループから選択され、且つｍn+1 が２16で
あることを特徴とする装置。 - 【請求項８】 請求項５において、前記メモリ位置を有
するパルス形状メモリがパルス形状あたり１０個以上の
サンプル点を格納することを特徴とする装置。 - 【請求項９】 請求項５において、前記パルス形状のメ
モリのメモリ位置が１個のパルス形状のサンプル点あた
り８ビット以上の分解能を格納することを特徴とする装
置。 - 【請求項１０】 プログラム可能な長さの高速パルスを
発生する装置において、 １つのパルス長を格納するためのプログラム可能なメモ
リのフィールド、 パルス周波数を持ったパルスクロック信号を担持するパ
ルスクロックライン、 パルスクロック信号及び前記プログラム可能なメモリフ
ィールド内に格納されているパルス長を受取るべく接続
されており且つ前記パルス長と前記パルスクロック周波
数との積に等しい周波数を具備するサンプルクロック信
号を発生する周波数逓倍器、 １個のパルスに対するサンプルを保持するパルスメモ
リ、 前記パルスメモリへ結合されており且つ前記パルスメモ
リから受取ったサンプルからアナログパルスを発生する
ＤＡＣ、 ＤＡＣのサンプリング周波数を設定し且つ前記パルスメ
モリから前記ＤＡＣへサンプルをクロック動作させるた
めにサンプルクロック信号を担持する信号経路、 を有することを特徴とする装置。 - 【請求項１１】 請求項１０において、前記ＤＡＣが少
なくとも１Ｇｓｐｓのサンプリング周波数を有しており
且つ少なくとも８ビットの分解能を有していることを特
徴とする装置。 - 【請求項１２】 請求項１０において、前記パルス長が
パルスあたり３，４，５，６，７，８，１０，１２，１
４，１６個のサンプルからなるグループから選択される
ことを特徴とする装置。 - 【請求項１３】 請求項１０において、前記パルス周波
数が７５ＭＨｚ乃至４００ＭＨｚの範囲内であることを
特徴とする装置。 - 【請求項１４】 請求項１０において、更に、 前記パルスクロック信号に同期されているパルスアドレ
ス信号を担持する１組のパルスアドレス入力ライン、 前記パルスアドレス入力ライン及び前記パルスメモリへ
接続されており且つパルスアドレスを前記パルス形状メ
モリ用のアドレスへ変換するアドレス発生器回路、を有
することを特徴とする装置。 - 【請求項１５】 プログラム可能な長さの高速パルスを
発生する方法において、 パルス長Ｌを受取り、 複数個のパルスアドレスからなるシーケンスを受取り、 ＮはＳ／Ｌを超えるものではないとして、前記シーケン
スにおけるＮ個の連続したパルスアドレスから構築した
１つのアドレスに従ってパルスサンプルメモリからＳ個
のパルスサンプルからなる１個のアドレス可能なブロッ
クを選択し、 前記ブロックから高速ＤＡＣへＮ×Ｌ個のパルスサンプ
ルを転送する、上記各ステップを有することを特徴とす
る方法。 - 【請求項１６】 請求項１５において、転送速度が少な
くとも１Ｇｓｐｓであることを特徴とする方法。 - 【請求項１７】 請求項１５において、パルス長Ｌが、
パルスあたり３，４，５，６，７，８，１０，１２，１
４，１６個のサンプルからなるグループから選択され、
且つブロック寸法Ｓが１６個のサンプルであることを特
徴とする方法。 - 【請求項１８】 請求項１５において、Ｓ：Ｌの比が正
確に１，２又は４であり且つＮに等しいことを特徴とす
る方法。 - 【請求項１９】 請求項１５において、更に、前記パル
スアドレスからなるシーケンスを受取る前に前記パルス
サンプルメモリのアドレス可能なブロック内における連
続したサンプル位置においてパルス長ＬのＮ個のサンプ
ルを格納することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/734994 | 1996-10-22 | ||
| US08/734,994 US5918198A (en) | 1996-10-22 | 1996-10-22 | Generating pulses in analog channel of ATE tester |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10170610A true JPH10170610A (ja) | 1998-06-26 |
Family
ID=24953907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9289374A Pending JPH10170610A (ja) | 1996-10-22 | 1997-10-22 | Ａｔｅテスターのアナログチャンネルにおけるパルスの発生 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5918198A (ja) |
| JP (1) | JPH10170610A (ja) |
| KR (1) | KR100492231B1 (ja) |
| FR (1) | FR2754904B1 (ja) |
| TW (1) | TW338797B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449741B1 (en) | 1998-10-30 | 2002-09-10 | Ltx Corporation | Single platform electronic tester |
| US7092837B1 (en) | 1998-10-30 | 2006-08-15 | Ltx Corporation | Single platform electronic tester |
| US6512989B1 (en) * | 1999-03-26 | 2003-01-28 | Ltx Corporation | Generating and controlling analog and digital signals on a mixed signal test system |
| US6504395B1 (en) * | 2001-08-30 | 2003-01-07 | Teradyne, Inc. | Method and apparatus for calibration and validation of high performance DUT power supplies |
| US20040145507A1 (en) * | 2003-01-29 | 2004-07-29 | Geraghty Donal P. | Integrated circuit signal generator and a method for generating an analog output signal representative of a waveform |
| US7493434B1 (en) * | 2005-05-25 | 2009-02-17 | Dafca, Inc. | Determining the value of internal signals in a malfunctioning integrated circuit |
| US8098178B2 (en) * | 2008-05-09 | 2012-01-17 | Mediatek Inc. | Chip and system utilizing the same |
| CN111272252A (zh) * | 2020-03-09 | 2020-06-12 | 苏州长光华医生物医学工程有限公司 | 一种用于底物液液量探测的自动校准方法、系统和装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140613A (en) * | 1990-05-25 | 1992-08-18 | Hewlett-Packard Company | Baseband modulation system with improved ROM-based digital filter |
| US5065370A (en) * | 1990-11-28 | 1991-11-12 | The United States Of America As Represented By The Secretary Of The Navy | Programmable pulse shaper for sonobouy apparatus |
| US5230008A (en) * | 1991-01-18 | 1993-07-20 | Motorola, Inc. | Multi-amplitude sample generating apparatus and method |
| US5309514A (en) * | 1992-06-01 | 1994-05-03 | Scientific-Atlanta, Inc. | Pulse generator including a memory for storing pulses for modulation on a carrier of a television signal |
| US5644311A (en) * | 1995-07-07 | 1997-07-01 | Novatel Communications, Ltd. | Pulse width modulation pulse shaper |
| US5646521A (en) * | 1995-08-01 | 1997-07-08 | Schlumberger Technologies, Inc. | Analog channel for mixed-signal-VLSI tester |
-
1996
- 1996-10-22 US US08/734,994 patent/US5918198A/en not_active Expired - Lifetime
-
1997
- 1997-07-16 TW TW086110103A patent/TW338797B/zh not_active IP Right Cessation
- 1997-08-25 KR KR1019970040545A patent/KR100492231B1/ko not_active IP Right Cessation
- 1997-10-01 FR FR9712233A patent/FR2754904B1/fr not_active Expired - Fee Related
- 1997-10-22 JP JP9289374A patent/JPH10170610A/ja active Pending
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| US5918198A (en) | 1999-06-29 |
| KR19980032311A (ko) | 1998-07-25 |
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