JP2000002749A - Ｉｃ試験装置のデータ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速クロックによる消費電流及びそれに伴う
発熱を極力抑えるようにする。 【解決手段】 フリップフロップ回路は書き込みクロッ
クに応じて入力データを取り込んで出力する。このフリ
ップフロップ回路が複数存在する。書き込み制御手段は
入力クロックに応じて書き込みクロックをこれらのフリ
ップフロップ回路群に順番に供給する。セレクタ手段は
フリップフロップ回路群の各出力を選択信号に応じて前
記順番と同じ順番で出力する。読み出し制御手段は入力
クロックの先頭から所定数分だけをマスキングし、その
マスキング後の入力クロックに応じた選択信号をセレク
タ手段に出力する。これによって、セレクタ手段から出
力される各フリップフロップ回路の出力はその所定数分
に相当するクロックタイミングだけ遅延したものとな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特に複数
の試験用パターンデータの転送時間を調節する転送部に
改良を加えたＩＣ試験装置のデータ転送装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。

【０００３】ＩＣ試験装置はこのような電気的特性を検
査する装置である。ＩＣ試験装置は、被測定ＩＣに所定
の試験用パターンデータを与え、それによる被測定ＩＣ
の出力データを読み取り、被測定ＩＣの基本的動作及び
機能に問題が無いかどうかを被測定ＩＣの出力データか
ら不良情報を解析し、電気的特性を検査している。

【０００４】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。すなわち、ファ
ンクション試験は、アドレス、データ、書込みイネーブ
ル信号、チップセレクト信号などの被測定ＩＣの各入力
信号の入力タイミングや振幅などの入力条件などを変化
させて、その出力タイミングや出力振幅などを試験した
りするものである。

【０００５】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。

【０００６】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはＩＣ取付装置７０の全入出力端
子数ｍと同じ数だけ存在する。ＩＣ取付装置７０は、複
数個の被測定ＩＣ７１をソケットに搭載できるように構
成されている。被測定ＩＣ７１の入出力端子とＩＣ取付
装置７０の入出力端子とはそれぞれ１対１に対応付けら
れて接続されている。例えば、入出力端子数２８個の被
測定ＩＣ７１を１０個搭載可能なＩＣ取付装置７０の場
合は、全体で２８０個の入出力端子を有することにな
る。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。制御手段５１は、直
流試験用のデータをＤＣ測定手段５２に、ファンクショ
ン試験開始用のタイミングデータをタイミング発生手段
５３に、テストパターン発生に必要なプログラムや各種
データ等をパターン発生手段５４に、期待値データ等を
ピン制御手段５５に、それぞれ出力する。この他にも制
御手段５１は各種のデータをテスタバス６９を介してそ
れぞれの構成部品に出力している。また、制御手段５１
は、ＤＣ測定手段５２内の内部レジスタ、フェイルメモ
リ５７及びピン制御手段５５内のパス／フェイル（ＰＡ
ＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を示すデ
ータ（直流データやパス／フェイルデータＰＦＤ）を読
み出して、それらを解析し、被測定ＩＣ７１の良否を判
定する。

【０００８】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。

【０００９】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４及びピン制御手段５５の
動作速度は、この高速動作クロックＣＬＫによって決定
し、被測定ＩＣ７１に対するデータ書込及び読出のタイ
ミングはこのタイミング信号ＰＨによって決定する。ま
た、フェイルメモリ５７に対するパス／フェイルデータ
ＰＦＤの書込タイミングもこのタイミング信号ＰＨによ
って決定する。

【００１０】従って、フォーマッタ６０からピンエレク
トロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏ
フォーマッタ６１から入出力切替手段５８に出力される
切替信号Ｐ６の出力タイミングもタイミング発生手段５
３からの高速動作クロックＣＬＫ及びタイミング信号Ｐ
Ｈに応じて制御される。また、タイミング発生手段５３
は、パターン発生手段５４からのタイミング切替用制御
信号ＣＨを入力し、それに基づいて動作周期や位相等を
適宜切り替えるようになっている。

【００１１】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ＩＣがＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）等の揮発性メモリの試験に対応し、
メモリストアド方式はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）等の不揮発性メモリの試験に対応してい
る。なお、メモリストアド方式の場合でも被測定ＩＣに
供給されるアドレスの発生はプログラム方式で行われ
る。

【００１２】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【００１３】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、ＩＣ取付装置７０に搭載可能な被測定ＩＣ７１の個
数に対応したビット数で構成されている。すなわち、被
測定ＩＣ７１がＩＣ取付装置７０に最大３２個搭載可能
な場合には、パス／フェイルレジスタ６３Ｐは３２ビッ
ト構成となる。このパス／フェイルレジスタ６３Ｐの対
応するビットがハイレベル“１”のパス（ＰＡＳＳ）の
場合にはその被測定ＩＣ７１は良品であると判定され、
ローレベル“０”のフェイル（ＦＡＩＬ）の場合にはそ
の被測定ＩＣ７１には何らかの欠陥があり、不良品であ
ると判定される。従って、その不良箇所を詳細に解析す
る場合にはフェイルメモリ５７を用いる必要がある。

【００１４】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応
じてドライバ６４及びアナログコンパレータ６５のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６４、
アナログコンパレータ６５及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１５】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。アナログコンパレータ６５は、被測定ＩＣ７
１のデータ出力端子から入出力切替手段５８を介して出
力される信号を入力し、それをタイミング発生手段５３
からのストローブ信号（図示せず）のタイミングで基準
電圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベ
ル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”のデジタル
の読出データＰ３としてコンパレータロジック回路６２
に出力する。通常、アナログコンパレータ６５は基準電
圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパレータか
ら構成されるが、図では省略してある。

【００１６】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からのタイミ
ング信号ＰＨの入力タイミングで記憶するものである。
フェイルメモリ５７は被測定ＩＣ７１と同程度の記憶容
量を有する随時読み書き可能なＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）のＳＲＡＭで構成されてお
り、被測定ＩＣ７１が不良だと判定された場合にその不
良箇所などを詳細に解析する場合に用いられるものであ
る。従って、通常の簡単な良否判定においては、このフ
ェイルメモリ５７は使用されることはない。また、フェ
イルメモリ５７は、ＩＣ取付装置７０のデータ出力端子
に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたパス／フ
ェイルデータＰＦＤは制御手段５１によって読み出さ
れ、図示していないデータ処理用のメモリに転送され、
解析される。

【００１７】

【発明が解決しようとする課題】従来のＩＣ試験装置に
おいては、パターン発生手段によって発生された複数の
試験用パターンデータの同期を取りながら、それを試験
用パターンデータとして各デバイスに供給している。と
ころが、最近では被測定ＩＣの高速化に伴い試験用パタ
ーンデータも高速になり、各試験用パターンデータのタ
イミング調整も約１００ＭＨｚのオーダで行わなければ
ならないようになってきている。

【００１８】図４は従来のＩＣ試験装置における試験用
パターンデータの時間調節を行うデータ転送装置の構成
を示す図である。図において、データ転送装置は複数の
フリップフロップ回路（Ｆ／Ｆ）Ｆ０〜Ｆｎを直列接続
したものと、各フリップフロップ回路Ｆ０〜Ｆｎの出力
を選択的に出力するセレクタ回路（ＳＥＬ）とから構成
されている。

【００１９】各フリップフロップ回路Ｆ０〜Ｆｎのクロ
ック端子Ｃ０〜Ｃｎには入力クロックＣＬＫが取り込ま
れる。各フリップフロップ回路Ｆ１〜Ｆｎの入力端子Ｄ
１〜Ｄｎには前段のフリップフロップ回路Ｆ０〜Ｆｎ−
１の出力信号ＦＱ０〜ＦＱｎ−１が取り込まれる。各フ
リップフロップ回路Ｆ０〜Ｆｎの出力端子Ｑ０〜Ｑｎか
らは１クロック相当遅延した出力信号ＦＱ０〜ＦＱｎ−
１が次段のフリップフロップ回路Ｆ１〜Ｆｎに出力され
ると共にセレクタ回路２の各選択入力端子Ｓ０〜Ｓｎに
出力される。

【００２０】セレクタ回路２にはフリップフロップ回路
Ｆ０〜Ｆｎのどの出力端子Ｑ０〜Ｑｎから出力される出
力信号ＦＱ０〜ＦＱｎを最終的な出力データＯｕＤｔと
するかを決定するための段数選択信号ＳＳが入力されて
いる。

【００２１】図５はフリップフロップ回路が３段の場合
に各フリップフロップ回路Ｆ０〜Ｆ２から出力されるデ
ータの様子を示すタイミングチャート図である。図から
明らかなように、１クロック相当遅延した信号を出力す
る場合にはフリップフロップ回路Ｆ０の出力信号ＦＱ０
を選択するような段数選択信号ＳＳ０を出力すればよ
い。２クロック相当遅延した信号や３クロック相当遅延
した信号を出力したい場合には、それぞれのフリップフ
ロップ回路の出力信号ＦＱ１，ＦＱ２を選択するような
段数選択信号ＳＳ１，ＳＳ２を出力すればよい。

【００２２】ところが、このようにフリップフロップ回
路をシリーズに接続して、これらのフリップフロップ回
路を高速の入力クロックＣＬＫで動作させると、全ての
フリップフロップ回路が高速の入力クロックＣＬＫで動
作することになる。すなわち、１クロック遅延させる場
合であれば、最初のフリップフロップ回路だけ動作させ
ればよいにも係わらず、従来の転送部はそれ以外の後段
側のフリップフロップ回路も動作させるような構成にな
っている。従って、無駄な消費電流が流れ、発熱の原因
ともなり、問題であった。

【００２３】本発明は上述の点に鑑みてなされたもので
あり、高速クロックによる消費電流及びそれに伴う発熱
を極力抑えることのできるＩＣ試験装置のデータ転送装
置を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のＩＣ試験装置の
データ転送装置は、書き込みクロックに応じて入力デー
タを取り込んで出力する複数の記憶回路群と、入力クロ
ックに応じて前記書き込みクロックを前記記憶回路群に
順番に供給する書き込み制御手段と、前記記憶回路群の
各出力を選択信号に応じて前記順番と同じ順番で出力す
るセレクタ手段と、前記入力クロックの先頭から所定数
分だけをマスキングし、そのマスキング後の入力クロッ
クに応じて前記選択信号を前記セレクタ手段に出力する
読み出し制御手段とを備えたものである。

【００２５】各記憶回路は例えばフリップフロップ回路
からなり、その入力端子には入力データが入力され、書
き込みクロックに応じて入力データを取り込み、出力端
子から出力する。書き込み制御手段は、この各フリップ
フロップ回路に供給する書き込みクロックを生成するも
のである。書き込み制御手段は入力クロックに基づいて
各フリップフロップ回路に順番に書き込みクロックを供
給する。従って、書き込みクロックに応じて各フリップ
フロップ回路は順番に入力データを取り込んでは出力す
るように動作する。各フリップフロップ回路の出力は、
セレクタ手段を介して選択的に出力される。セレクタ手
段は読み出し制御手段からの選択信号に応じた順番すな
わち前記書き込み制御手段が書き込みクロックをフリッ
プフロップ回路に供給するのと同じ順番で各フリップフ
ロップ回路の出力を出力データとして出力する。読み出
し制御手段は、書き込み制御手段に入力している入力ク
ロックの先頭から所定数分をマスキングしているので、
その所定数分だけ遅れて動作するので、セレクタ手段か
ら出力される各フリップフロップ回路の出力はその所定
数分に相当するクロックタイミングだけ遅延したものと
なり、入力クロックタイミングに応じて入力データと出
力データのタイミングを調節できる。また、各フリップ
フロップ回路は高速の入力クロックよりも低速で動作す
るようになるので、消費電力及び発熱を低く抑えること
ができる。記憶回路としては、いわゆるフリップフロッ
プ回路に限らず、要するに、書き込みクロックに応じて
入力データを取り込んで出力する回路であればよい。

【００２６】なお、請求項２に記載のデータ転送装置
は、マスキングされたクロック数分に応じたタイミング
だけ入力データを遅延して出力データとして出力するも
のである。すなわち、マスキングするクロックの数を種
々選択することによって、遅延タイミングを調節するこ
とができる。

【００２７】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って詳細に説明する。図１は本発明のＩＣ試
験装置の試験用パターンデータの転送部の概略構成を示
す図である。この転送部は、所定数のフリップフロップ
回路（Ｆ／Ｆ）Ｆ０〜Ｆｎと、セレクタ回路（ＳＥＬ）
２と、書き込み制御部３と、読み出し制御部４とから構
成される。

【００２８】各フリップフロップ回路Ｆ０〜Ｆｎはそれ
ぞれ独立に入力端子Ｄ０〜Ｄｎに入力データＩｎＤｔを
取り込む。各フリップフロップ回路Ｆ０〜Ｆｎは、書き
込み制御部３から出力される書き込みクロック信号ＣＬ
Ｋ０〜ＣＬＫｎをクロック端子Ｃ０〜Ｃｎにそれぞれ取
り込む。各フリップフロップ回路Ｆ０〜Ｆｎはこの転送
部を構成するフリップフロップ回路の段数に相当するク
ロック数だけ遅延した出力信号ＦＱ０〜ＦＱｎを出力端
子Ｑ０〜Ｑｎからセレクタ回路２の各選択入力端子Ｓ０
〜Ｓｎに出力する。

【００２９】セレクタ回路２は、フリップフロップ回路
Ｆ０〜Ｆｎのどの出力端子Ｑ０〜Ｑｎから出力される出
力信号ＦＱ０〜ＦＱｎを出力データＯｕＤｔとして出力
するかを読み出し制御部４からの選択信号ＳＳ０〜ＳＳ
ｎに応じて決定して出力する。

【００３０】書き込み制御部３は、入力クロックＣＬＫ
を巡回的にカウントアップ又はダウンするカウンタと、
そのカウント値に応じた書き込みクロック信号ＣＬＫ０
〜ＣＬＫｎを順次出力する回路とから構成される。カウ
ンタのカウント値はフリップフロップ回路の段数と同じ
である。すなわち、書き込み制御部３に入力する入力ク
ロックＣＬＫをカウントし、そのカウント値が『０』の
場合には書き込みクロック信号ＣＬＫ０をフリップフロ
ップ回路Ｆ０に、『１』の場合には書き込みクロック信
号ＣＬＫ１をフリップフロップ回路Ｆ１に、『２』の場
合には書き込みクロック信号ＣＬＫ２をフリップフロッ
プ回路Ｆ２に、という具合にカウント値に応じて順次フ
リップフロップ回路Ｆ０〜Ｆｎのクロック端子Ｃ０〜Ｃ
ｎに書き込みクロック信号ＣＬＫ０〜ＣＬＫｎを出力す
る。

【００３１】読み出し制御部４は、入力クロックＣＬＫ
の先頭から所定数をマスクキングするレジスタと、この
レジスタを通過した入力クロックＣＬＫを巡回的にカウ
ントアップ又はダウンするカウンタとから構成される。
すなわち、読み出し制御部４は、入力クロックＣＬＫを
所定数だけ遅れたタイミングでカウントするように動作
する。このマスクされた所定数が転送部の遅延時間に相
当することになる。

【００３２】次に、図１のＩＣ試験装置の転送部の動作
について図２を用いて説明する。図２は図１のフリップ
フロップ回路が３段の場合に各フリップフロップ回路Ｆ
０〜Ｆ２、セレクタ回路２、書き込み制御部３及び読み
出し制御部４の動作を示すタイミングチャート図であ
る。このタイミングチャート図では、転送部は入力デー
タＩｎＤｔを２クロック分遅延させて出力するように動
作する。

【００３３】すなわち、入力クロックＣＬＫを入力した
書き込み制御回路３は図２のような書き込みクロックＣ
ＬＫ０〜ＣＬＫ２を各フリップフロップ回路Ｆ０〜Ｆ２
に出力する。入力データＩＤ１〜ＩＤ９はこの入力クロ
ックＣＬＫに同期して各フリップフロップ回路Ｆ０〜Ｆ
２に供給される。フリップフロップ回路Ｆ０は書き込み
クロックＣＬＫ０に同期して、入力データＩＤ１，ＩＤ
４，ＩＤ７，・・・を取り込み、出力信号ＦＱ０をセレ
クタ回路２に出力する。フリップフロップ回路Ｆ１は書
き込みクロックＣＬＫ１に同期して、入力データＩＤ
２，ＩＤ５，ＩＤ８，・・・を取り込み、出力信号ＦＱ
１をセレクタ回路２に出力する。フリップフロップ回路
Ｆ２は書き込みクロックＣＬＫ２に同期して、入力デー
タＩＤ３，ＩＤ６，ＩＤ９，・・・を取り込み、出力信
号ＦＱ２をセレクタ回路２に出力する。

【００３４】このとき、読み出し制御部４は１番目及び
２番目の入力クロックＣＬＫをマスクするので、図２の
マスキングクロックＣＬＫＭのようなクロックに基づい
て動作することになる。従って、読み出し制御部４は３
番目の入力クロックＣＬＫに基づいてカウント動作を行
い、そのカウント値を選択信号ＳＳ０〜ＳＳ２としてセ
レクタ回路２の選択端子に出力する。選択信号ＳＳ０を
入力したセレクタ回路２はフリップフロップ回路Ｆ０の
出力信号ＦＱ０を選択的に出力する。選択信号ＳＳ１を
入力したセレクタ回路２はフリップフロップ回路Ｆ１の
出力信号ＦＱ１を選択的に出力する。選択信号ＳＳ２を
入力したセレクタ回路２はフリップフロップ回路Ｆ２の
出力信号ＦＱ２を選択的に出力する。これによって、セ
レクタ回路２からは入力データＩｎＤｔが２クロック分
遅延した出力データＯｕＤｔが出力されるようになる。

【００３５】このように本発明の実施の形態によれば、
入力クロックの周波数が高速化されてもフリップフロッ
プ回路に供給されるクロック周波数は、その数分の１の
クロック周波数でよくなり、消費電流及び発熱量を極力
抑えることができる。

【００３６】

【発明の効果】本発明によれば、高速クロックによる消
費電流及びそれに伴う発熱を極力抑えることができると
いう効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置の試験用パターンデー
タの転送部の詳細構成を示す図である。

【図２】 図１のフリップフロップ回路が３段の場合に
おけるデータ転送部の動作タイミングチャート図であ
る。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のＩＣ試験装置における試験用パターン
データの時間調節を行うデータ転送部の構成を示す図で
ある。

【図５】 図４のフリップフロップ回路が３段の場合に
おけるデータ転送部の動作タイミングチャート図であ
る。

【符号の説明】

Ｆ０，Ｆ１〜Ｆｎ…フリップフロップ回路、２…セレク
タ回路、３…書き込み制御部、４…読み出し制御部、５
０…テスタ部、５１…制御手段、５２…ＤＣ測定手段、
５３…タイミング発生手段、５４…パターン発生手段、
５５…ピン制御手段、５６…ピンエレクトロニクス、５
７…フェイルメモリ、５８…入出力切替手段、５９…デ
ータセレクタ、６０…フォーマッタ、６１…Ｉ／Ｏフォ
ーマッタ、６２…コンパレータロジック回路、６３Ｐ…
パス／フェイルレジスタ、６４…ドライバ、６５…アナ
ログコンパレータ、６９…テスタバス、７０…ＩＣ取付
装置、７１…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 書き込みクロックに応じて入力データを
   取り込んで出力する複数の記憶回路群と、 入力クロックに応じて前記書き込みクロックを前記記憶
   回路群に順番に供給する書き込み制御手段と、 前記記憶回路群の各出力を選択信号に応じて前記順番と
   同じ順番で出力するセレクタ手段と、 前記入力クロックの先頭から所定数分だけをマスキング
   し、そのマスキング後の入力クロックに応じて前記選択
   信号を前記セレクタ手段に出力する読み出し制御手段と
   を備えたことを特徴とするＩＣ試験装置のデータ転送装
   置。
2. 【請求項２】 前記マスキングされたクロック数分に応
   じたタイミングだけ前記入力データを遅延して前記出力
   データとして出力することを特徴する請求項１に記載の
   ＩＣ試験装置のデータ転送装置。