JP2003315414A - 半導体試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 異なるテストレートでの複数のＤＵＴ（試験
対象）の同時試験や、同一ＤＵＴでの複数の異なる機能
別の並列試験を実現する。 【解決手段】 各測定ユニット１において、パターンシ
ーケンサ５に格納されているテスト実行順序を制御する
シーケンステストパターンを基にアドレス情報を生成
し、このアドレス情報で指定されるパターンメモリ６の
アドレスから試験対象への印加・期待値情報を示すラン
ダムテストパターンを読み出し、ピンファンクション７
は、これを基に試験信号を生成してＤＵＴに供給し、こ
れによってＤＵＴから出力される信号を受信して検査結
果を判定するのであるが、ユニット間同期制御部３は、
かかる試験動作を同期させたり、非同期にしたりする制
御を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスを
テストパターンを用いて試験する半導体試験装置と半導
体試験方法に関する。

【０００２】

【従来の技術】図１２は従来の半導体試験装置の一例を
示す概略構成である。

【０００３】同図において、パターンシーケンサ１０１
から生成されるパターンアドレスをもとに、パターンメ
モリ１０２に格納されている印加・期待値情報及びタイ
ミング生成情報が読み出され、テストデータ（テストパ
ターン）として測定ユニット１０７に供給される。この
測定ユニット１０７では、ピンファンクション１０３と
ドライバ１０４とで、このテストデータが電気的なテス
ト信号に変換され、試験対象となる半導体部品（以下、
ＤＵＴという）に印加される。ＤＵＴからの出力信号は
コンパレータ１０５を介してピンファンクション１０３
に供給され、期待値と比較されてこのＤＵＴの良否が判
定される。なお、ＤＣ測定回路１０６は、ＤＣ（直流レ
ベル）を測定するものである。

【０００４】このような従来の半導体試験装置では、複
数の測定ユニット１０７を設けて夫々にＤＵＴを接続
し、これら測定ユニットに同じ試験パターンを同時に与
えることにより、これら複数の測定ユニットを全てを同
期して動作させて複数のＤＵＴの試験を同時に行なうこ
とができるものであって、これは、同期動作の実現が容
易な単一のパターンシーケンサやパターンメモリを設け
ることで実現していた。

【０００５】最近の半導体製造では、ＳｏＣ（System O
n Chip）に代表される複雑で大規模なＬＳＩのテストで
は、テスト項目も莫大になり、テスト工数が増大してい
る。そのため、複数のＤＵＴの同時測定による多数個取
りでスループットを上げる傾向にある。この多数個取り
を実現するには、図１２に示す構成でも、同一テストパ
ターンを測定する多数のＤＵＴに与え、これらを同時に
テストすることは可能である。しかし、この方法では、
同一種類のＤＵＴでのみ同時測定が可能であり、種類が
異なるＤＵＴを同時にテストすることは不可能である。

【０００６】種類が異なるＤＵＴを同時に測定する方式
として、例えば、特開2001-174522号公報に開示される
方法がある。これは、測定ユニット(ピンユニット)毎に
パターンシーケンサ及びパターンメモリを設け、ＤＵＴ
毎に別々にテストパターンを与えるものである。

【０００７】

【発明が解決しようとする課題】半導体試験装置におい
ては、テストパターンをＤＵＴへ印加して判定するタイ
ミングを規定する一般にテストレートと呼ばれるクロッ
クが存在し、同一テストパターンを複数の測定ユニット
でテストする場合、全ての測定ユニットがこのテストレ
ートに同期して動作することが必須である。

【０００８】しかし、上記の特開2001-174522号公報に
記載の方法では、テストパターンのメモリへの書き込み
とテスト開始とを外部バスクロックで規定しているた
め、テストレートとの同期を取ることが困難である。ま
た、全ての測定ユニットで共通のクロックをベースにし
ているため、異なるテストレートで同時に複数のＤＵＴ
の試験を行なうことができないという問題もあるし、ま
た、ＳｏＣなどをＤＵＴとする場合には、同一ＤＵＴを
機能毎に分割し、夫々を並列テストすることもあるが、
このような場合も同様である。その上、異なるテストパ
ターンでテストした後、連続して複数の機能を同一パタ
ーン・同一テストレートにしてテストするようなことは
できない。

【０００９】本発明の目的は、かかる問題を解消し、複
数のＤＵＴの同時測定や同一ＤＵＴ内での機能別並列テ
ストを実現する自由度の高い同時測定を可能とした半導
体試験装置及び試験方法を提供することにある。

【００１０】

【課題を解決しようとする手段】上記目的を達成するた
めに、本発明は、試験対象への印加・期待値情報を示す
ランダムテストパターンを格納する第１の手段と、テス
ト実行順序を制御するシーケンステストパターンを格納
する第２の手段と、該シーケンステストパターンを基に
ランダムテストパターンの該第２の手段での位置を示す
アドレス情報を生成する手段と、該アドレス情報で指定
された該第２の手段でのアドレスに格納されている印加
・期待値情報を基に試験対象に電気的な試験信号を印加
し、これに対する該試験対象からの判定信号を受信して
該試験対象の試験判定をする手段と、ピンもしくは複数
のピンをグループ化したピングループ毎にかかる印加・
判定の同期及び非同期動作を制御する手段とを設けたも
のである。

【００１１】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００１２】図１は本発明による半導体試験装置の第１
の実施例を示すブロック図であって、１は測定ユニッ
ト、２は測定ブロック、３はユニット間同期制御部、４
はユニット属性レジスタであり、図１２に対応する部分
には同一符号を付けている。

【００１３】同図において、半導体試験装置でのピン及
びピングループを形成する最小構成要素毎の測定ブロッ
ク２を夫々測定ユニット１とし、この測定ユニット１
に、測定ユニット１間の同期及び非同期動作をダイナミ
ックに制御する同期制御部３と測定ユニット１の属性を
格納した属性レジスタ４とが設けられている。これら測
定ユニット１毎に、ＤＵＴがテストされる。

【００１４】この属性レジスタ４には、例えば、ピング
ループを形成する構成単位の制御の中心となるマスタ属
性とこのマスタに従属することを示すスレーブ属性を格
納する。属性レジスタ４では、かかるマスタ／スレーブ
属性を書き換え可能とし、これにより、ダイナミックに
グループ構成の変更を可能にする。

【００１５】このように、この実施形態は、ＤＵＴの電
気的試験を行なう測定及び良品判定手段を備え、測定単
位となる測定対象と接続するピンをグループ化する手段
と、該ピンのグループ化に際し、ピングループを形成す
る最小構成要素単位毎に属性を記憶する手段とを設けた
構成をなすものである。

【００１６】そして、かかる実施形態によると、システ
ムＬＳＩに代表される複数の機能を１チップにまとめた
ＬＳＩを並列にテストすることが可能である上、テスト
対象としている内部ブロックの構成を同一パターン実行
中にダイナミックに変更して、より効率の良い並列テス
トを実現できる。

【００１７】図２は本発明による半導体試験装置の他の
実施形態を示すブロック図であって、５はパターンシー
ケンサ、６はテストパターンメモリ、７はピンファンク
ション（タイミング生成回路）、８はドライバ、９はコ
ンパレータ、１０はＤＣ測定回路であり、図１に対応す
る部分は同一符号を付けており、また、ピンファンクシ
ョン７，ドライバ８，コンパレータ９，ＤＣ測定回路１
０は図１２におけるピンファンクション１０３，ドライ
バ１０４，コンパレータ１０５，ＤＣ測定回路１０６と
同様である。

【００１８】同図において、ＤＵＴ毎の測定ユニット１
には、単一ピンもしくは複数のピン機能をまとめたＤＵ
Ｔへの印加・期待値データ及びタイミングデータを含む
テストパターンから電気的なタイミングパルスを生成す
るピンファンクション７と、ＤＵＴの入出力インターフ
ェイスの電気的な特性に合わせた電気的なテスト信号を
出力するドライバ８と、ＤＵＴの出力信号を入力し、ピ
ンファンクション７に供給するコンパレータ９と、ＤＣ
テストを行なうＤＣ測定回路１０とが含まれており、ま
た、パターンシーケンサ５やテストパターンメモリ６が
設けられているとともに、測定ユニット間同期制御部３
や測定ユニット１の種類に応じたデータを格納する属性
レジスタ４も設けられている。ここでは、パターンシー
ケンサ５にテスト順序を規定するシーケンスパターンが
格納されており、このシーケンスパターンに従ってテス
トパターンメモリ６内のテストパターンが出力される。
ユニット間同期制御部３とユニット属性レジスタ４との
組み合わせにより、測定ユニット１の自由なグルーピン
グを実現することが可能となる。

【００１９】図３はかかるシーケンスパターンとテスト
パターンとの一具体例を示す図である。

【００２０】同図において、シーケンスパターンは、マ
イコンなどのマイクロコードのような実行順序を示すコ
マンドによって構成されている。かかるコマンドを解釈
し、実行順序を算出した結果からテストパターンメモリ
６のアドレスが生成され、テストパターンメモリ６のこ
のアドレスで指定される格納領域のテストパターンが読
み出されて出力される。

【００２１】また、図示するテストパターンは、一例と
して、印加・期待値データの部分のみ示しており、勿
論、テストパターンメモリ６には、テストに必要なデー
タが全て含まれるものである。

【００２２】次に、測定ユニットについて説明するが、
これは、１つのＤＵＴの複数のピンを１つの最小構成要
素としてのグループにまとめてピングループ化した例を
示すものであって、かかるピングルーブでは、制御の中
心となるピンをマスタとし、他のピンをスレーブとする
ものであるが、このようなピングループでは、テストす
るピンにテストパターンを同時に与える同期制御を可能
とするものである。この場合も、ピングループの夫々の
ピン毎に測定ユニットを用いるものであるが、これらの
接続関係を規定し、かつその接続関係に応じた順序で起
動させるとともに、これらピンに同時にテストパターン
を与える同期制御を可能とするものである。

【００２３】図４はかかる測定ユニット１の接続関係の
一具体例を示すものであって、いま、ＤＵＴ１にｎ個の
テストパターンが与えられ、ＤＵＴ２にｍ個のテストパ
ターンが与えられるものとすると、ＤＵＴ１に対して
は、ｎ個の測定ユニット１ａ₁，１ａ₂，……１ａ_nが用
いられ、ＤＵＴ２に対しては、ｍ個の測定ユニット１ｂ
₁，１ｂ₂，……１ｂ_mが用いられることになる。

【００２４】ここで、ＤＵＴ１に対しては、測定ユニッ
ト１ａ₁,１ａ₂,……,１ａ_nが直列に接続され、先頭の測
定ユニット１ａ₁をマスタシーケンサと規定し、これに
順次接続される測定ユニット１ａ₂，……，１ａ_nをスレ
ーブシーケンサと規定する。なお、このように直列に接
続されて同じＤＵＴの夫々のピンまたはピングループに
夫々テストパターンを与える複数の測定ユニットをまと
めてシーケンスグループという。

【００２５】同じシーケンスグループのマスタシーケン
サ１ａ₁とスレーブシーケンサ１ａ₂，……，１ａ_nとが
同期動作し、夫々から同時にテストパターンが出力され
てＤＵＴ１の各ピンもしくはピングループに供給される
のであるが、このような同期動作ができるようにするた
めに、マスタシーケンサ１ａ₁に外部から起動指示があ
ると、これにより動作を開始するとともに、次に接続さ
れるスレーブシーケンサ１ａ₂に起動指令を渡す。これ
によってこのスレーブシーケンサ１ａ₂が起動して動作
を開始し、次に接続される図示しないスレーブシーケン
サに起動指示が渡される。このようにして、最後のスレ
ーブシーケンサ１ａ_nまでの接続されるスレーブシーケ
ンサに順次起動指令が渡されていく。これによって同じ
シーケンスグループの全ての測定ユニット１ａ₂，…
…，１ａ_nが作動し、これらから同時にテストパターン
が出力されてＤＵＴ１に供給される。

【００２６】ＤＵＴ２などの他のＤＵＴに対しても同様
であり、このようにして、各ＤＵＴに対して、同期制御
が行なわれることになる。また、ＤＵＴ間の同期制御の
ためには、夫々に対するマスタシーケンサに同時に起動
指令を与えるようにすればよい。

【００２７】図５はかかる測定ユニット１（図４におけ
るマスタ・スレーブシーケンサ）の詳細な構成を示すブ
ロック図であって、１１はシーケンスパターンメモリ、
１２はシーケンス制御部、１３はプログラムカウンタ、
１４はアドレス生成部、１５はテストパターンメモリ、
１６は同期制御部、１７はＦＩＦＯ(First In FirstOu
t)、１８は可変パイプラインである。

【００２８】同図において、シーケンス制御部１２とプ
ログラムカウンタ１３とシーケンスパターンメモリ１１
とが図２におけるパターンシーケンサ５を構成するもの
であり、アドレス生成部１４とテストパターンメモリ１
５とが図２におけるテストパターンメモリ６を構成して
いる。また、同期制御部１６とFIFO１７とが図２でのユ
ニット間同期制御部３を構成している。

【００２９】外部バスからテストの起動要求Ｃ₁ がある
と、各部が稼働状態となる。シーケンスパターンメモリ
１１には、図３で示したようなシーケンスパターンが格
納されており、可変パイプライン１８を介して読み取り
指令Ｃ₂ がシーケンス制御部１２に供給されると、シー
ケンス制御部１２は、シーケンスパターンメモリ１１に
格納されているシーケンスパターンでのプログラムカウ
ンタ１３のカウント値Ｄ₂で指定されるアドレスのコマ
ンドＣ₃を読み取り、これを解釈してアドレス生成デー
タＡ_Dを作成し、これをアドレス生成部１４に供給する
とともに、プログラムカウンタ１３を更新する。可変パ
イプライン１８を介して次の読み取り指令Ｃ₂がシーケ
ンス制御部１２に供給されると、シーケンス制御部１２
は、同様にして、シーケンスパターンメモリ１１からプ
ログラムカウンタ１３のカウント値Ｄ₂で指定されるア
ドレスのコマンドＣ₃を読み取り、これを解釈してアド
レス生成データＡ_Dを作成し、これをアドレス生成部１
４に供給するとともに、プログラムカウンタ１３をさら
に更新する。このようにして、可変パイプライン１８を
介して読み取り指令Ｃ₂が供給される毎に、シーケンス
制御部１２はシーケンスパターンメモリ１１から順番に
コマンドＣ₃を読み取り、アドレス生成データＡ_D を作
成してアドレス生成部１４に供給するとともに、プログ
ラムカウンタ１３を更新する。

【００３０】アドレス生成部１４は、シーケンス制御部
１２からのアドレス生成データＡ_Dをもとにテストパタ
ーンメモリ１５のリードアドレスＲ_Aを生成し、これが
生成される毎に、テストパターンメモリ１５からこのリ
ードアドレスＲ_AでのテストパターンＰ_Tが読み出され
る。

【００３１】ここで、可変パイプライン８からの読み取
り指令Ｃ₂は、シーケンシャルパターンメモリ１１から
のコマンドＣ₃の読み取りタイミングを決めるために設
けられたものであるが、図４で説明したように、複数の
測定ユニット１（マスタシーケンサとスレーブシーケン
サ）とによってＤＵＴの各ピンもしくは各ピングループ
で同時にテストするための同期制御が行なわれるように
するために、各測定ユニット１に、可変パイプライン１
８とともに、同期制御部１６やＦＩＦＯ１７などが設け
られている。

【００３２】ここで、図４におけるマスタシーケンサ１
ａ₁，スレーブシーケンサ１ａ₂，……，１ａ_n について
概略的に説明すると、マスタシーケンサ１ａ₁に対して
は、外部バスからの起動要求Ｃ₁ とともに、同期制御部
１６に起動信号としての外部制御信号Ｓ₁が供給され
る。これにより、同期制御部１６で信号Ｓ₄が生成され
て出力され、可変パイプライン１８でタイミング調整さ
れて、読み取り指令Ｃ₂ として、シーケンス制御部１２
に供給される。また、この同期制御部１６の出力信号Ｓ
₄は、このマスタシーケンサ１ａ₁に接続されるスレーブ
シーケンサ１ａ₂に起動信号Ｓ₅として供給される。

【００３３】このマスタシーケンサ１ａ₁ に接続された
同じシーケンスグループでのスレーブシーケンサ１ａ₂
に対しては、マスタシーケンサ１ａ₁ からの起動信号Ｓ
₅が起動信号Ｓ₂として同期制御部１６に供給され、マス
タシーケンサ１ａ₁と同様、信号Ｓ₄が出力される。この
信号Ｓ₄が可変パイプライン８でタイミング調整され
て、読み取り指令Ｃ₂として、シーケンス制御部１２に
供給され、また、スレーブシーケンサ１ａ₂に接続され
た次のスレーブシーケンサに起動信号Ｓ₂として供給さ
れる。

【００３４】また、ＦＩＦＯ１７は、テストレート（テ
ストパターンをＤＵＴへ印加して判定するタイミングを
規定するクロック)が高速な場合、測定ユニット１間で
の遅延のために、このクロックの１サイクルでデータを
渡すことができないことを想定し、この遅延を吸収する
ために設けられている。

【００３５】そこで、このような場合、スレーブシーケ
ンサ１ａ₂においては、同期制御部１６がＦＩＦＯ１７
を制御することにより、入力される同期制御信号Ｓ₃を
このＦＩＦＯ１７で所定時間遅延し、これを可変パイプ
ライン１８に供給してシーケンス制御部１２の読み取り
指令Ｃ₂とするとともに、次に接続されるスレーブシー
ケンサに起動信号Ｓ₅として供給する。勿論、テストレ
ートが低速な試験装置である場合には、このＦＩＦＯ１
７を使用せず、もしくは設ける必要もなく、同期制御部
１６の出力信号を可変パイプライン１８に供給するよう
にすればよい。

【００３６】図６は図５における同期制御部１６の一具
体例を可変パイプライン１８やＦＩＦＯ１７とともに示
すブロック図であって、１９はマスタライト制御部、２
０はスレーブリード制御部、２１はスレーブライト制御
部、２２はセレクタ、２３はマスタ／スレーブ属性レジ
スタであり、図５に対応する部分には同一符号を付けて
いる。

【００３７】同図において、同期制御部１６は、マスタ
シーケンサであるときに使用され、可変パイプライン１
８への書き込み制御を行なうマスタライト制御部１９
と、スレーブシーケンサであるときに使用され、ＦＩＦ
Ｏのライトポインタの動作を開始させるスレーブリード
制御部２０，ＦＩＦＯ１７のリードポインタの起動や可
変パイプライン１８への書き込み制御を行なうスレーブ
ライト制御部２１と、図２でのユニット属性レジスタ４
の一部をなすマスタ／スレーブ属性レジスタ２３の格納
データに応じて制御されるセレクタ２２とから構成され
ている。

【００３８】マスタシーケンサ１ａ₁では、マスタ／ス
レーブ属性レジスタ２３にマスタシーケンサの属性デー
タが格納されており、この属性データにより、セレクタ
２２はマスタライト制御部１９側を選択している。

【００３９】測定ユニット１間で同時起動するために、
外部制御信号Ｓ₁より起動指示が発行されて同期制御部
１６に供給されると、テストレートもしくはテストレー
トに同期したクロック信号r-CLKで動作するマスタライ
ト制御部１９がこの起動指示を受けて指令Ｓ₄を出力
し、これを可変パイプライン８に書き込む。可変パイプ
ライン１８はこの指令Ｓ₄を処理して読み取り指令Ｃ₂を
生じさせ、また、次のスレーブシーケンサ１ａ₂に起動
指示Ｓ₅を渡す。可変パイプライン１８では、そこでの
処理時間が後述する所定の時間となるように設定されて
いる。

【００４０】次のスレーブシーケンサ１ａ₂の場合に
は、マスタ／スレーブ属性レジスタ２３にこのスレーブ
シーケンサ１ａ₂の属性データが格納されており、この
属性データにより、セレクタ２２はスレーブライト制御
部２１側を選択している。

【００４１】マスタシーケンサ１ａ₁から出力された起
動指示Ｓ₅は、起動信号Ｓ₂として、同期制御部１６のス
レーブリード制御部２０に供給される。このスレーブリ
ード制御部２０はマスタシーケンサ１ａ₁の動作クロッ
クr-CLKで動作し、この起動信号Ｓ₂を受けると、ＦＩＦ
Ｏ１７のライトポインタの動作を開始させるとともに、
スレーブライト制御部２１に起動信号Ｓ₆ を送る。スレ
ーブライト制御部２１は、クロック信号 m-CLKで動作
し、この起動信号Ｓ₆ を受けると、ＦＩＦＯ１７のリー
ドポインタを起動する。これにより、ＦＩＦＯ１７に供
給される同期制御信号Ｓ₃はそのライトポインタからリ
ードポインタまでの間に相当する時間遅延されてＦＩＦ
Ｏ１７から出力され、可変パイプライン１８’に供給さ
れる。スレーブライト制御部２１が、このＦＩＦＯ１７
から出力される同期制御信号の可変パイプライン１８’
への制御を行なう。この可変パイプライン１８’は、供
給された同期制御信号を処理してシーケンス制御部１２
の書き込み指令Ｃ₂’を生成し、また、次に接続される
スレーブシーケンサ１ａ₃（図示せず）の起動指示Ｓ₅’
とする。可変パイプライン１８’では、そこでの処理時
間が後述する所定の時間となるように設定されている。

【００４２】また、スレーブライト制御部２１は、起動
信号Ｓ₆ を受けると、指令Ｓ₄ を出力して、セレクタ２
２を介し、可変パイプライン１８に供給し、その書き込
み制御を行なう。可変パイプライン１８はこの指令Ｓ₄
を処理してシーケンス制御部１２の読み取り指令Ｃ₂ を
生成する。また、セレクタ２２の出力指令Ｓ₄ は、ま
た、次段のスレーブシーケンサに起動信号Ｓ₅ として供
給される。可変パイプライン１８では、そこでの処理時
間が後述する所定の時間となるように設定されている。

【００４３】そこで、スレーブシーケンサ１ａ₂では、
他のスレーブシーケンサも同様であるが、２つの可変パ
イプライン１８，１８’から読み取り指令Ｃ₂，Ｃ₂’が
得られ、また、次のスレーブシーケンサに対する２つの
起動信号Ｓ₅，Ｓ₅’が得られることになるが、テストレ
ートに応じて、即ち、テストレートが高い場合には、可
変パイプライン１８’からの読み取り指令Ｃ₂’と起動
信号Ｓ₅’が使用され、テストレートが低い場合には、
可変パイプライン１８からの読み取り指令Ｃ₂と起動信
号Ｓ₅ が使用される。

【００４４】このようにして、各スレーブシーケンサで
は、その前段のスレーブシーケンサから起動信号が渡さ
れ、これにより、上記の読み取り指令Ｃ₂ の生成が行な
われる。つまり、起動信号がマスタシーケンサから順次
リレー形式でスレーブシーケンサへ転送することによ
り、マスタシーケンサから各スレーブシーケンサに起動
指示が伝えられる。

【００４５】このとき、起動指示を受けた各シーケンサ
では、可変パイプライン１８の段数が図４に示すような
自分の接続位置に合わせて設定され、この段数に応じた
遅延時間を有しており、これにより、マスタシーケンサ
１ａ₁やスレーブシーケンサ１ａ₂〜１ａ_nの全てにおい
て、シーケンス制御部１２に同時に読み取り指令Ｃ₂も
しくはＣ₂’が供給されることになり、従って、テスト
パターンが同期して出力されることになる。

【００４６】図７は以上のシーケンサ同時起動を示すタ
イミングチャートである。

【００４７】同図において、マスタシーケンサ１ａ₁へ
の外部バスからの起動指示Ｓ₁を基に、スレーブシーケ
ンサ１ａ₂，……，１ａ_n毎にパイプライン１８，１８’
の段数分内部起動が遅らさせ、最終段のスレーブシーケ
ンサ１ａ_nに起動指示が届いた時点で、マスタシーケン
サ１ａ₁とスレーブシーケンサ１ａ₂〜１ａ_nのシーケン
ス制御部１２が同時に動作を開始することにより、同期
制御動作が行なわれることになる。

【００４８】図８はマスタシーケンサ１ａ₁における図
６に示すマスタライト制御部１９の制御を表わす状態遷
移図である。

【００４９】同図において、このマスタライト制御部１
９は、リセット後の初期状態（Init）で外部バスからの
起動指示を受信すると、可変パイプライン１８への書き
込み制御を行ない（Write）、シーケンス制御部１２へ
書き込み指令Ｃ₂を出力する。

【００５０】図９はスレーブリード制御部２０とスレー
ブライト制御部２１の制御を示す状態遷移図である。

【００５１】同図において、高速テストレートに対応さ
せるために、ＦＩＦＯ１７が使用されるものとする。ス
レーブリード制御部２０は、測定ユニット間の同期制御
信号Ｓ₃をＦＩＦＯ１７に蓄えるためのオフセットを確
保し、オフセットを確保後、ライト開始信号Ｓ₆をスレ
ーブライト制御部２１へ出力する。スレーブライト制御
部２１は、このライト開始信号Ｓ₆を受けると、ＦＩＦ
Ｏ１７から同期制御信号Ｓ₃を読み出し（Read）、書き
込み制御を行なって可変パイプライン１８’にこの同期
信号Ｓ₃を書き込んで処理させる（Write）。これによ
り、この可変パイプライン１８’で読み取り指令Ｃ₂’
が生成されてシーケンス制御部１２（図５）に供給され
る。

【００５２】以上の構成により、テスト開始を同期化す
ることが可能であり、テストを進める中で、他のＤＵＴ
もしくは機能ブロックを測定している測定ユニットグル
ープと同期をとるため、同期制御を同様の手順で行なう
ことにより、ダイナミックに同期・非同期動作を切り替
えて実行することが可能になる。

【００５３】即ち、図６に示したマスタ／スレーブ属性
レジスタ２３での属性データにより、セレクタ２２がマ
スタライト制御部１９側とスレーブライト制御部２１側
とに切り変えられ、従って、かかる属性データがマスタ
属性データか、スレーブ属性データかに応じて、測定ユ
ニット１がマスタシーケンサとなったり、スレーブシー
ケンサとなったりする。そして、スレーブシーケンサと
なった場合には、マスタシーケンサと接続された関係と
なってこれとの同期動作がなされるし、マスタシーケン
サとなった場合には、セレクタ２２でスレーブライト制
御部２１側が遮断されるし、可変パイプライン１８’側
が遮断されることになり、外部信号Ｓ₁が供給されたと
きに動作するマスタライト制御部１９が有効になるだけ
である。従って、このような状態の測定ユニット１間で
は、非同期の動作を行なうことができる。

【００５４】また、図５でのテストパターンメモリ１５
に格納されるテストパターンに応じて、同じＤＵＴであ
っても、このピンもしくはピングループに応じてテスト
パターンを異ならせることもできる。

【００５５】以上、図５〜図９で説明した方法は、シー
ケンスパターンの実行制御によって同期動作を実現する
ものであるが、他の実施形態として、マスタクロックに
よる制御の場合も、同様に、測定ユニット１間での同期
を実現することができる。これは、各測定ユニット１に
供給する動作クロックをテストレートもしくはテストレ
ートに同期したマスタクロックで測定グループ毎に起動
・停止するイネーブル回路を設けることで実現できる。

【００５６】以上のように、この第２の実施形態は、半
導体デバイスを試験対象とする半導体試験において、該
試験対象への印加・期待値情報を示すテストパターンと
テストの実行順序を制御するシーケンステストパターン
を夫々格納手段に格納し、該シーケンステストパターン
を基に、該格納手段でのランダムテストパターンの位置
を示すアドレス情報を生成して、該アドレス情報で指定
された該格納手段のアドレスに格納されている該印加・
期待値情報を基に、該試験対象に電気的な試験信号を該
試験対象に印加し、これに対して該試験対象からの判定
信号を受信して該試験対象に対する試験判定を行ない、
ピンもしくは複数のピンをグループ化してなるピングル
ープ毎のかかる印加と判定との同期及び非同期動作を制
御するようにし、単一の試験対象に対しては同期した試
験動作を保証し、複数の試験対象に対しては互いに独立
した試験動作とするものである。

【００５７】そして、ピンもしくはピングループ毎にシ
ーケンステストパターンの同期及び非同期動作を制御
し、単一試験対象に対しては同期した試験動作を保証
し、複数の試験対象に対しては互いに独立した試験動作
とするものであり、また、ピンもしくはピングループ毎
に、上記の印加・判定の同期及び非同期動作を制御し、
単一の試験対象に対しては、その内部機能毎に並列に同
時試験を行なうものであり、また、ピンもしくはピング
ループ毎にシーケンステストパターンの同期及び非同期
動作を制御し、単一の試験対象に対しては、その内部機
能毎に並列に同時試験を行なうものであり、また、ピン
もしくはピングループ毎に上記の印加・判定の同期及び
非同期動作の制御を行なうための動作クロックを、ピン
もしくはピングループ毎に、同期起動・停止させるよう
にし、単一試験対象に対しては同期動作を保証し、複数
の試験対象に対しては互いに独立した試験動作とするも
のであり、また、ピンもしくはピングループ毎に上記の
印加・判定の同期及び非同期動作の制御を行なうための
動作クロックを、ピンもしくはピングループ毎に、同期
起動・停止させるようにし、単一試験対象に対しては、
その内部機能毎に並列に同時試験をするものである。

【００５８】図１０は本発明を用いた試験装置の一具体
例の全体構成を示す図である。

【００５９】同図において、この試験装置は、制御用コ
ンピュータ３０と試験装置本体３２とＤＵＴとの物理的
な接続点となるテストヘッド３２を基本的な構成として
実現する。多数個同時に測定する場合、テストヘッド３
２を複数にすることも可能である。また、単一チップ内
の並列試験の場合、テストヘッド３２を１つもしくはそ
れ以上で構成することが可能である。制御用コンピュー
タ３０は、試験順序や試験条件，判定条件などの試験デ
ータの入力・記憶と、このデータをＤＵＴへ出力するた
めのビットデータへ変換する。このビットデータをもと
に、試験装置本体３１及びテストヘッド３２で実際の電
気信号を生成し、ＤＵＴに供給する。本発明は、制御用
コンピュータ３０と試験装置本体３１もしくはテストヘ
ッド３２に搭載される測定ユニットで構成できる。

【００６０】図１１（ａ）は半導体デバイスの製造プロ
セスを示すフローチャートであって、図示するように、
マスクを用いてシリコン基板（ウエハ）に加工処理を施
すウエハプロセスと、かかるウエハ上に各層や電極，ホ
ールなどを形成する基板工程と、かかる基板工程を経た
ウエハに配線パターンやビアホールなどを形成する配線
工程による前処理がなされ、かかる前処理がなされたウ
エハの各チップに必要な電子部品を取り付けてチップ毎
に分離し、分離された夫々のチップを他の必要な電子部
品とともにパッケージに収納する組立工程を経て、半導
体デバイスが得られる。そして、かかる半導体デバイス
は、試験工程，信頼性試験工程を経て、製品出荷される
ことになる。

【００６１】図１１（ｂ）は図１１（ａ）での試験工
程，信頼性試験工程を示すフローチャートである。

【００６２】同図において、組立工程で得られたパッケ
ージ化された半導体デバイスは、バーンイン構成で高温
動作試験が行なわれ、初期信頼性不良が抽出されてある
程度の一次選別がなされる。次に、この高温動作試験を
パスした半導体デバイスは、半導体試験装置を用いて性
能試験を行なう最終試験が行なわれるが、本発明による
半導体試験装置は、この最終試験工程で使用されること
になる。

【００６３】この最終試験をパスした半導体デバイス
は、パッケージの外観検査がなされ、あるいは、熱衝撃
や物理的衝撃，高温高湿などの環境試験がなされてパッ
ケージ外観検査がなされ、これらをパスした製品が出荷
されることになる。

【００６４】以上にように、この実施形態では、複雑・
大規模化・高機能化する半導体ＬＳＩを機能ブロック毎
に並列テストでき、異なる種類の複数ＤＵＴの並列テス
トも実現できる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
自由度の高い並列テストを実現でき、テスト工程のスル
ープット向上を図れる。また、単一ＤＵＴ内の機能ブロ
ック毎に独立にテストをすることができることにより、
従来機能ブロック毎にシーケンシャルにテストしていた
テスト項目を並列テストすることができ、スループット
を向上できる。

【図面の簡単な説明】

【図１】本発明による半導体試験装置と試験方法の第１
の実施形態を示すブロック図である。

【図２】本発明による半導体試験装置と試験方法の第２
の実施形態を示すブロック図である。

【図３】図１及び図２に示した実施形態でのシーケンシ
ャルパターンとテストパターンとの関係の一具体例を示
す図である。

【図４】図２に示した実施形態での測定ユニットの一接
続例を示すブロック図である。

【図５】図４における測定ユニットの一具体例を示すブ
ロック図である。

【図６】図５における同期制御部の一具体例を示すブロ
ック図である。

【図７】図５及び図６に示す構成の図４における各測定
ユニットの同期動作を示すタイミングチャートである。

【図８】図６におけるマスタライト制御部の状態遷移を
示す図である。

【図９】図６におけるスレーブリード制御部とスレーブ
ライト制御部との状態遷移を示す図である。

【図１０】本発明による半導体装置の全体構成図であ
る。

【図１１】半導体製造プロセスでの本発明の使用工程を
説明するための図である。

【図１２】一般的なテスト試験装置における測定部の構
成を示す図である。

【符号の説明】

１ 測定ユニット １ａ₁，１ｂ₁ マスタシーケンサ １ａ₂〜１ａ_n，１ｂ₂〜１ｂ_m スレーブシーケンサ ２ 測定ブロック ３ ユニット間同期制御部 ４ ユニット属性レジスタ ５ パターンシーケンサ ６ テストパターンメモリ ７ ピンファンクション（タイミング生成回路） ８ ドライバ ９ コンパレータ １０ ＤＣ測定回路 １１ シーケンスパターンメモリ １２ シーケンス制御部 １３ プログラムカウンタ １４ アドレス生成部 １５ テストパターンメモリ １６ 同期制御部 １７ ＦＩＦＯ １８，１８’ 可変パイプライン １９ マスタライト制御部 ２０ スレーブリード制御部 ２１ スレーブライト制御部 ２２ セレクタ ２３ マスタ／スレーブ属性レジスタ ３０ 制御用コンピュータ ３１ 試験装置本体 ３２ テストヘッド

フロントページの続き (72)発明者 菊地 修司 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 2G132 AA01 AB01 AB03 AE23 AG01 AG02 AG05 AK09 AL06 AL07 AL26

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを試験対象とする半導体
   試験装置において、 試験対象の電気的試験を行なう測定及び良品判定手段を
   備え、 測定単位となる測定対象と接続するピンをグループ化す
   る手段と、該ピンのグループ化に際し、ピングループを
   形成する最小構成要素単位毎に属性を記憶する手段とを
   設けたことを特徴とする半導体試験装置。
2. 【請求項２】 半導体デバイスを試験対象とする半導体
   試験装置において、 該試験対象への印加・期待値情報を示すテストパターン
   を格納した第１の手段と、 テストの実行順序を制御するシーケンステストパターン
   を格納した第２の手段と、 該シーケンステストパターンを基に、該第２の手段での
   ランダムテストパターンの位置を示すアドレス情報を生
   成する第３の手段と、 該アドレス情報で指定された該第２の手段のアドレスに
   格納されている該印加・期待値情報を基に該試験対象に
   電気的な試験信号を印加し、これに対する該試験対象か
   らの判定信号を受信して該試験対象の試験判定を行なう
   第４の手段と、 ピンもしくは複数のピンをグループ化してなるピングル
   ープ毎に該印加と該判定との同期もしくは非同期動作を
   制御する第５の手段とを設け、単一の試験対象に対して
   は同期した試験動作を保証し、複数の試験対象に対して
   は互いに独立した試験動作とすることを特徴とする半導
   体試験装置。
3. 【請求項３】 請求項２記載の半導体試験装置におい
   て、 前記ピンもしくはピングループ毎にシーケンステストパ
   ターンを同期及び非同期動作で制御する手段を設け、 単一の試験対象に対しては同期した試験動作を保証し、
   複数の試験対象に対しては互いに独立した試験動作とす
   ることを特徴とする半導体試験装置。
4. 【請求項４】 請求項２記載の半導体試験装置におい
   て、 前記単一の試験対象については、その内部機能毎に並列
   に同期して試験を行なうことを特徴とする半導体試験装
   置。
5. 【請求項５】 半導体デバイスを試験対象としてテスト
   パターンパターンを用いて試験する半導体試験方法にお
   いて、 該試験対象への印加・期待値情報を示すテストパターン
   とテスト実行順序を制御するシーケンステストパターン
   とをメモリに格納し、 該シーケンステストパターンを基にランダムテストパタ
   ーンの位置を示すアドレス情報を生成して、該アドレス
   情報で指定された該メモリのアドレスに格納されている
   印加・期待値情報を基に該試験対象に電気的な試験信号
   を印加し、これに対する該試験対象からの判定信号を受
   信して該試験対象の試験判定を行ない、 ピンもしくは複数のピンをグループ化したピングループ
   毎に、該シーケンステストパターンを同期または非同期
   制御し、 単一試験対象に対しては同期した試験動作を保証し、複
   数の試験対象に対しては互いに独立した試験動作とする
   ことを特徴とする半導体試験方法。
6. 【請求項６】 請求項５記載の半導体試験方法におい
   て、 前記ピンもしくはピングループ毎に前記印加と判定との
   同期及び非同期動作を制御するための動作クロックを、
   前記ピンもしくはピングループ毎に、同期起動・停止さ
   せ、 単一試験対象に対しては同期動作を保証し、複数の試験
   対象では独立に試験を行なうことを特徴とする半導体試
   験方法。
7. 【請求項７】 請求項５または６記載の半導体試験方法
   において、 前記単一の試験対象については、その内部機能毎に並列
   に同期して試験を行なうことを特徴とする半導体試験方
   法。