JP2002071763A - イベント型テストシステム - Google Patents
イベント型テストシステムInfo
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31915—In-circuit Testers
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】メモリやロジックデバイスを含む複数の半導体
デバイスを同時にテストするためのモジュール構造のイ
ベント型テストシステムを提供する。 【解決手段】このテストシステムは、複数のピンユニッ
トを有する２またはそれ以上のテスタモジュール２４を
有し、各ピンユニットは、被試験半導体デバイス（ＤＵ
Ｔ）のピンに対応している。テスタモジュールを収容す
るためのメインフレームと、テスタモジュールと被試験
デバイス間を電気的に接続するためにそのメインフレー
ム上に装備されたテストフィクスチャと、テストシステ
ムの総合的動作を制御するホストコンピュータ３５と、
個別メモリあるいは被試験デバイスに埋込まれたメモリ
をテストするためのメモリテストパターンを生成するた
めのアルゴリズミックパターンおよびソフトウェアツー
ルのライブラリを格納するデータ記憶部とを有する。各
テスタモジュールは、互いに独立して動作する。
デバイスを同時にテストするためのモジュール構造のイ
ベント型テストシステムを提供する。 【解決手段】このテストシステムは、複数のピンユニッ
トを有する２またはそれ以上のテスタモジュール２４を
有し、各ピンユニットは、被試験半導体デバイス（ＤＵ
Ｔ）のピンに対応している。テスタモジュールを収容す
るためのメインフレームと、テスタモジュールと被試験
デバイス間を電気的に接続するためにそのメインフレー
ム上に装備されたテストフィクスチャと、テストシステ
ムの総合的動作を制御するホストコンピュータ３５と、
個別メモリあるいは被試験デバイスに埋込まれたメモリ
をテストするためのメモリテストパターンを生成するた
めのアルゴリズミックパターンおよびソフトウェアツー
ルのライブラリを格納するデータ記憶部とを有する。各
テスタモジュールは、互いに独立して動作する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
をテストするためのイベント型テストシステムに関す
る。特に本発明は、メモリやロジックデバイスを含む複
数の半導体デバイスを同時にテストするためのモジュー
ル構造を有するイベント型テストシステムに関する。本
発明のイベント型テストシステムは、埋込み型メモリ及
びスタンド・アロンメモリ内の機能的欠陥や物理的欠陥
を検出する。
をテストするためのイベント型テストシステムに関す
る。特に本発明は、メモリやロジックデバイスを含む複
数の半導体デバイスを同時にテストするためのモジュー
ル構造を有するイベント型テストシステムに関する。本
発明のイベント型テストシステムは、埋込み型メモリ及
びスタンド・アロンメモリ内の機能的欠陥や物理的欠陥
を検出する。
【０００２】
【従来の技術】半導体メモリは、コンピュータやマイク
ロプロセッサをベースとした応用におけるようなデジタ
ルロジックによるシステムデザインにおいて、最も重要
なマイクロエレクトロニクス素子と考えられている。特
に、埋込み型メモリは、今日のＩＣにおいてキーとなる
重要な素子である。この埋込み型メモリは、レジスタフ
ァイル、ＦＩＦＯ（ファーストイン・ファーストアウ
ト）、データキャッシュ、インストラクションキャッシ
ュ、送信・受信バッファー、テクスチュア・プロセシン
グ用記憶等として用いられている。現在においては、埋
込み型メモリやスタンド・アロンメモリ（個別メモリ）
は、ＬＳＩテスタのＡＬＰＧ（アルゴリズミックパター
ン発生）ユニットにより生成された、サイクル形式のテ
ストパターンに基づいて、テストされている。イベント
形式のテストベクターを用いてメモリデバイスをテスト
する方法は、現在は未だ行われていないと思われる。本
発明は、イベント形式の環境の下で、メモリテストを実
施する方法に関するものである。本発明によるテスト方
法は、スタンド・アロンメモリにも埋込み型メモリに適
用できる。
ロプロセッサをベースとした応用におけるようなデジタ
ルロジックによるシステムデザインにおいて、最も重要
なマイクロエレクトロニクス素子と考えられている。特
に、埋込み型メモリは、今日のＩＣにおいてキーとなる
重要な素子である。この埋込み型メモリは、レジスタフ
ァイル、ＦＩＦＯ（ファーストイン・ファーストアウ
ト）、データキャッシュ、インストラクションキャッシ
ュ、送信・受信バッファー、テクスチュア・プロセシン
グ用記憶等として用いられている。現在においては、埋
込み型メモリやスタンド・アロンメモリ（個別メモリ）
は、ＬＳＩテスタのＡＬＰＧ（アルゴリズミックパター
ン発生）ユニットにより生成された、サイクル形式のテ
ストパターンに基づいて、テストされている。イベント
形式のテストベクターを用いてメモリデバイスをテスト
する方法は、現在は未だ行われていないと思われる。本
発明は、イベント形式の環境の下で、メモリテストを実
施する方法に関するものである。本発明によるテスト方
法は、スタンド・アロンメモリにも埋込み型メモリに適
用できる。
【０００３】イベント型テストシステムにおいては、イ
ベントという概念を用いている。このイベントとは、半
導体デバイスをテストするために使用する信号につい
て、そのロジック状態のあらゆる変化点を示すものであ
る。例えば、このような変化点の例は、テスト信号の立
ち上がりエッジや下りエッジ、あるいはストローブ信号
のタイミングエッジである。イベントのタイミングは、
基準点からの時間長によって定義される。一般に、この
ような基準点は、直前のイベントのタイミング（デルタ
タイム）である。別の基準点として、全てのイベントに
共通した動作開始点（絶対時間）でもよい。
ベントという概念を用いている。このイベントとは、半
導体デバイスをテストするために使用する信号につい
て、そのロジック状態のあらゆる変化点を示すものであ
る。例えば、このような変化点の例は、テスト信号の立
ち上がりエッジや下りエッジ、あるいはストローブ信号
のタイミングエッジである。イベントのタイミングは、
基準点からの時間長によって定義される。一般に、この
ような基準点は、直前のイベントのタイミング（デルタ
タイム）である。別の基準点として、全てのイベントに
共通した動作開始点（絶対時間）でもよい。
【０００４】イベント型テストシステムでは、サイクル
型テストシステムの場合と異なり、テストサイクル毎に
テスト信号の波形、ベクター、遅延時間等に関する複雑
な情報をタイミングメモリ（イベントメモリ）内のタイ
ミングデータに含む必要がないので、タイミングデータ
の記述は大幅に単純化できる。またイベント型テストシ
ステムでは、上述したように、イベントメモリ内に格納
される各イベントのタイミング（イベント）データは、
一般に、現在のイベントと直前のイベント間の時間差で
表現されている。このような互いに隣接したイベント間
の時間差（デルタタイム）は、固定のイベント開始点か
らの時間差（絶対時間）と異なり、その値は小さいの
で、メモリ内のデータサイズも小さくすることができ、
結果としてメモリ容量を減少できる。
型テストシステムの場合と異なり、テストサイクル毎に
テスト信号の波形、ベクター、遅延時間等に関する複雑
な情報をタイミングメモリ（イベントメモリ）内のタイ
ミングデータに含む必要がないので、タイミングデータ
の記述は大幅に単純化できる。またイベント型テストシ
ステムでは、上述したように、イベントメモリ内に格納
される各イベントのタイミング（イベント）データは、
一般に、現在のイベントと直前のイベント間の時間差で
表現されている。このような互いに隣接したイベント間
の時間差（デルタタイム）は、固定のイベント開始点か
らの時間差（絶対時間）と異なり、その値は小さいの
で、メモリ内のデータサイズも小さくすることができ、
結果としてメモリ容量を減少できる。
【０００５】ＩＣのデザインの段階において、ＩＣの設
計者は、埋込み型メモリのようなメモリデバイスのＲＴ
Ｌ（レジスタトランスファーレベル）モデルを作成す
る。このモデルは、ＶｅｒｉｌｏｇやＶＨＤＬのような
高級レベル言語（ＨＤＬ）で書き込みされている。設計
者はこれらのモデルを用いることで、Ｖｅｒｉｌｏｇや
ＶＨＤＬ（以下「Ｖｅｒｉｌｏｇ／ＶＨＤＬ」という）
シミュレーションテストベンチを作成することができ
る。このシミュレーションテストベンチにおける基本的
な方式は、各サイクル毎に対象メモリについて書き込み
・読み出し動作を行い、そのメモリへの出し入れにおけ
るデータの取り扱いが有効にされているかを確認するこ
とである。これは、機能的テストベンチと呼ばれてい
る。機能的テストベンチにおけるテストベクターは、イ
ベント形式になっている。イベント形式のテストベクタ
ーは、本発明の譲受人の所有する米国特許番号０９／３
４０３７１および０９／４０６３００に開示されている
イベント型テストシステムにより、被試験デバイスの機
能テストをするために使用できる。
計者は、埋込み型メモリのようなメモリデバイスのＲＴ
Ｌ（レジスタトランスファーレベル）モデルを作成す
る。このモデルは、ＶｅｒｉｌｏｇやＶＨＤＬのような
高級レベル言語（ＨＤＬ）で書き込みされている。設計
者はこれらのモデルを用いることで、Ｖｅｒｉｌｏｇや
ＶＨＤＬ（以下「Ｖｅｒｉｌｏｇ／ＶＨＤＬ」という）
シミュレーションテストベンチを作成することができ
る。このシミュレーションテストベンチにおける基本的
な方式は、各サイクル毎に対象メモリについて書き込み
・読み出し動作を行い、そのメモリへの出し入れにおけ
るデータの取り扱いが有効にされているかを確認するこ
とである。これは、機能的テストベンチと呼ばれてい
る。機能的テストベンチにおけるテストベクターは、イ
ベント形式になっている。イベント形式のテストベクタ
ーは、本発明の譲受人の所有する米国特許番号０９／３
４０３７１および０９／４０６３００に開示されている
イベント型テストシステムにより、被試験デバイスの機
能テストをするために使用できる。
【０００６】これら機能的テストベクターは、被試験メ
モリについてデータが有効に出し入れ処理されているか
について、被試験メモリの機能的不良を検出するもので
ある。したがって、このテストベクターは、被試験メモ
リの物理的不良（例えばメモリセルのスタック・アト・
フォルト、２つのセル間のカップリング、ライン間のブ
リッジ、パターン感度型フォルト等）を検出するように
形成されていないため、被試験メモリ内の物理的不良を
検出することはできない。もしメモリに物理的不良があ
っても、機能テストベクターによるテストにおいては、
メモリのデータ出し入れ機能は、正常であるように判断
され得る（その際のデータ自体が欠陥であっても）。従
って、被試験メモリの物理的不良をテストすることが必
要となる。
モリについてデータが有効に出し入れ処理されているか
について、被試験メモリの機能的不良を検出するもので
ある。したがって、このテストベクターは、被試験メモ
リの物理的不良（例えばメモリセルのスタック・アト・
フォルト、２つのセル間のカップリング、ライン間のブ
リッジ、パターン感度型フォルト等）を検出するように
形成されていないため、被試験メモリ内の物理的不良を
検出することはできない。もしメモリに物理的不良があ
っても、機能テストベクターによるテストにおいては、
メモリのデータ出し入れ機能は、正常であるように判断
され得る（その際のデータ自体が欠陥であっても）。従
って、被試験メモリの物理的不良をテストすることが必
要となる。
【０００７】さらに、例えば上述した米国特許出願番号
によるイベント型テストシステムにより、被試験メモリ
の機能的テストを行う場合には、テストベクタが既にイ
ベント形式で作成されているので、イベント形式の環境
下でメモリをテストするのが自然でありかつ費用効果が
得られる。従って、イベント形式によるメモリテストベ
クター生成を行い、それをテスタにより、被試験メモリ
に印加する方法が必要である。
によるイベント型テストシステムにより、被試験メモリ
の機能的テストを行う場合には、テストベクタが既にイ
ベント形式で作成されているので、イベント形式の環境
下でメモリをテストするのが自然でありかつ費用効果が
得られる。従って、イベント形式によるメモリテストベ
クター生成を行い、それをテスタにより、被試験メモリ
に印加する方法が必要である。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、埋込み型メモリやスタンド・アロンメモリのような
メモリデバイスをテストするために、イベント形式でメ
モリテストベクターを生成するイベント型半導体テスト
システムを提供することにある。
は、埋込み型メモリやスタンド・アロンメモリのような
メモリデバイスをテストするために、イベント形式でメ
モリテストベクターを生成するイベント型半導体テスト
システムを提供することにある。
【０００９】また、本発明の他の目的は、サイクル形式
で作成されたアルゴリズミックテストパターンを用い
て、イベント形式のメモリテストベクター生成を行うこ
とによって、被試験メモリデバイスにおける機能的不良
および物理的不良を検出することができるイベント型テ
ストシステムを提供することにある。
で作成されたアルゴリズミックテストパターンを用い
て、イベント形式のメモリテストベクター生成を行うこ
とによって、被試験メモリデバイスにおける機能的不良
および物理的不良を検出することができるイベント型テ
ストシステムを提供することにある。
【００１０】本発明の更に他の目的は、２またはそれ以
上の異なるテストを同時に並列に行うことができ、その
内の少なくとも１つはメモリテストである、モジュール
方式で構成されたイベント型テストシステムを提供する
ことにある。
上の異なるテストを同時に並列に行うことができ、その
内の少なくとも１つはメモリテストである、モジュール
方式で構成されたイベント型テストシステムを提供する
ことにある。
【００１１】また、本発明の更に他の目的は、２または
それ以上の同一または異なるメモリテストを同時に並行
に行うために、２またはそれ以上のテスタモジュール
（ピンユニットグループ）が、互いに独立して動作をす
ることができるようなモジュール方式で構成されたイベ
ント型テストシステムを提供することにある。
それ以上の同一または異なるメモリテストを同時に並行
に行うために、２またはそれ以上のテスタモジュール
（ピンユニットグループ）が、互いに独立して動作をす
ることができるようなモジュール方式で構成されたイベ
ント型テストシステムを提供することにある。
【００１２】
【課題を解決するための手段】本発明のイベント型テス
トシステムは、２またはそれ以上のテスタモジュールを
有しており、その各テスタモジュールは複数のピンユニ
ットを有している。ピンユニットのそれぞれは、被試験
半導体デバイス（ＤＵＴ）のピンに対応している。イベ
ント型テストシステムは、そのテスタモジュールの他
に、２またはそれ以上のテスタモジュールを収容するた
めのメインフレームと、テスタモジュールとＤＵＴ間を
電気的に接続するためにそのメインフレーム上に装備さ
れたテストフィクスチャと、テスタモジュールとのコミ
ュニケーションを行いテストシステムの総合的動作を制
御するホストコンピュータと、そのホストコンピュータ
によりアクセスされ、スタンド・アロンメモリあるいは
被試験デバイスに埋込まれたメモリをテストするメモリ
テストパターンを生成するための、アルゴリズミックパ
ターンやソフトウェアルーチンのライブラリを格納する
データ記憶部と、を有している。本発明では、テスタモ
ジュールのそれぞれは、互いに独立して動作し、被試験
メモリに関する情報やメモリテストアルゴリズムは、メ
モリテストの開始前にホストコンピュータにより指定さ
れる。
トシステムは、２またはそれ以上のテスタモジュールを
有しており、その各テスタモジュールは複数のピンユニ
ットを有している。ピンユニットのそれぞれは、被試験
半導体デバイス（ＤＵＴ）のピンに対応している。イベ
ント型テストシステムは、そのテスタモジュールの他
に、２またはそれ以上のテスタモジュールを収容するた
めのメインフレームと、テスタモジュールとＤＵＴ間を
電気的に接続するためにそのメインフレーム上に装備さ
れたテストフィクスチャと、テスタモジュールとのコミ
ュニケーションを行いテストシステムの総合的動作を制
御するホストコンピュータと、そのホストコンピュータ
によりアクセスされ、スタンド・アロンメモリあるいは
被試験デバイスに埋込まれたメモリをテストするメモリ
テストパターンを生成するための、アルゴリズミックパ
ターンやソフトウェアルーチンのライブラリを格納する
データ記憶部と、を有している。本発明では、テスタモ
ジュールのそれぞれは、互いに独立して動作し、被試験
メモリに関する情報やメモリテストアルゴリズムは、メ
モリテストの開始前にホストコンピュータにより指定さ
れる。
【００１３】本発明のイベント型テストシステムは、メ
モリデバイスをテストするためのイベント形式のメモリ
テストベクターを生成することができる。このようなメ
モリテストベクターは、サイクル形式のアルゴリズミッ
クパターンを用いて生成することができる。従って、被
試験メモリデバイスの機能的不良のみではなく、物理的
不良も検出することができる。本発明のイベント型テス
トシステムは、２またはそれ以上のテスタモジュールが
互いに独立して動作をするモジュール構成を有するの
で、２またはそれ以上の同一または異なるメモリテスト
を、あるいは２またはそれ以上の異なるタイプのテスト
を同時に並行して実施することができる。スタンド・ア
ロンメモリあるいは埋込み型メモリのいずれであって
も、イベント形式の環境下でテストをすることができ、
これはデザインシミュレーションの環境と同一である。
また、本発明は、メモリの物理的欠陥を検出するための
いかなるメモリテストアルゴリズムを使用することも可
能である。イベント形式のメモリベクターを、オフライ
ンで生成することにより、イベント型テストシステムを
メモリベクター形成のためには専用しないので、テスト
の効率をさらに向上させることができる。
モリデバイスをテストするためのイベント形式のメモリ
テストベクターを生成することができる。このようなメ
モリテストベクターは、サイクル形式のアルゴリズミッ
クパターンを用いて生成することができる。従って、被
試験メモリデバイスの機能的不良のみではなく、物理的
不良も検出することができる。本発明のイベント型テス
トシステムは、２またはそれ以上のテスタモジュールが
互いに独立して動作をするモジュール構成を有するの
で、２またはそれ以上の同一または異なるメモリテスト
を、あるいは２またはそれ以上の異なるタイプのテスト
を同時に並行して実施することができる。スタンド・ア
ロンメモリあるいは埋込み型メモリのいずれであって
も、イベント形式の環境下でテストをすることができ、
これはデザインシミュレーションの環境と同一である。
また、本発明は、メモリの物理的欠陥を検出するための
いかなるメモリテストアルゴリズムを使用することも可
能である。イベント形式のメモリベクターを、オフライ
ンで生成することにより、イベント型テストシステムを
メモリベクター形成のためには専用しないので、テスト
の効率をさらに向上させることができる。
【００１４】
【発明の実施の形態】本発明のイベント型テストシステ
ムは、第１図に示すようなモジュール式構造を有してお
り、この構造についてここで簡単に説明する。より詳細
には、本発明の譲受人が所有する米国特許出願番号０９
／４３４８２１「モジュール型フレキシブル半導体テス
トシステム」、あるいは米国特許出願番号０９／４３９
８６５「混成信号デバイステストのためのイベント型テ
スタアーキテクチャ」に記述されている。
ムは、第１図に示すようなモジュール式構造を有してお
り、この構造についてここで簡単に説明する。より詳細
には、本発明の譲受人が所有する米国特許出願番号０９
／４３４８２１「モジュール型フレキシブル半導体テス
トシステム」、あるいは米国特許出願番号０９／４３９
８６５「混成信号デバイステストのためのイベント型テ
スタアーキテクチャ」に記述されている。
【００１５】テストヘッド（テストシステムメインフレ
ーム）２４には、例えばテストフィクスチャ２７のピン
数や、被試験デバイスのタイプ、被試験デバイスのピン
数等に基づいて、複数のテスタモジュールが搭載され
る。そのテストフィクスチャとテスタモジュール間のイ
ンタフェース（接続）についての仕様は、標準化されて
いるので、いかなるテスタモジュールをテストシステム
メインフレーム２４内のいかなる位置に搭載することも
できる。
ーム）２４には、例えばテストフィクスチャ２７のピン
数や、被試験デバイスのタイプ、被試験デバイスのピン
数等に基づいて、複数のテスタモジュールが搭載され
る。そのテストフィクスチャとテスタモジュール間のイ
ンタフェース（接続）についての仕様は、標準化されて
いるので、いかなるテスタモジュールをテストシステム
メインフレーム２４内のいかなる位置に搭載することも
できる。
【００１６】テストフィクスチャ２７は、ポゴピン等の
弾性コネクタを多数有しており、テスタモジュールとパ
フォーマンスボード２８を、電気的および機械的に接続
する。被試験デバイス１９は、パフォーマンスボード２
８上のテストソケットに挿入され、これにより、テスト
システムとの電気的コミュニケーションが形成される。
弾性コネクタを多数有しており、テスタモジュールとパ
フォーマンスボード２８を、電気的および機械的に接続
する。被試験デバイス１９は、パフォーマンスボード２
８上のテストソケットに挿入され、これにより、テスト
システムとの電気的コミュニケーションが形成される。
【００１７】一般に、テスタモジュールのそれぞれは、
８個または１６個のピンカードのような複数のプリント
回路基板を有する。更に、ピンカードのそれぞれは、１
６個または３２個のような複数のピンユニットで構成さ
れている。例えば、高速テスタモジュール（ＨＳＴＭ）
２５は、１２８のピンユニット（またはテストピン、テ
ストチャンネル）に対応するピンカードを有しており、
また低速テスタモジュール（ＬＳＴＭ）２５は、２５６
のピンユニットに対応するプリント回路基板を搭載して
いる。ピンユニットは、特定のピンユニットグループに
割り当てられており、そのピンユニットグループは通
常、ピンカードあるいはテスタモジュールとなってい
る。後でも説明するが、各ピンユニットは、イベントテ
スタとして構成されており、イベント形式のデータ（イ
ベントタイミングデータ）を用いて、テストパターンを
発生して被試験デバイスのピンに印加し、その試験デバ
イスの出力ピンからの応答信号を評価する。
８個または１６個のピンカードのような複数のプリント
回路基板を有する。更に、ピンカードのそれぞれは、１
６個または３２個のような複数のピンユニットで構成さ
れている。例えば、高速テスタモジュール（ＨＳＴＭ）
２５は、１２８のピンユニット（またはテストピン、テ
ストチャンネル）に対応するピンカードを有しており、
また低速テスタモジュール（ＬＳＴＭ）２５は、２５６
のピンユニットに対応するプリント回路基板を搭載して
いる。ピンユニットは、特定のピンユニットグループに
割り当てられており、そのピンユニットグループは通
常、ピンカードあるいはテスタモジュールとなってい
る。後でも説明するが、各ピンユニットは、イベントテ
スタとして構成されており、イベント形式のデータ（イ
ベントタイミングデータ）を用いて、テストパターンを
発生して被試験デバイスのピンに印加し、その試験デバ
イスの出力ピンからの応答信号を評価する。
【００１８】テスタモジュール２５のそれぞれには、イ
ンタフェース（コネクタ）２６が備えられている。コネ
クタ２６は、テストフィクスチャ２７の標準化仕様に合
致して構成されている。例えば、テストフィクスチャ２
７の標準化仕様により、コネクタピンの構成、ピンのイ
ンピーダンス、ピンとピン間の距離（ピンピッチ）、及
びピンの相対的な位置等について、意図したテストヘッ
ドに適合して規定されている。したがって、テスタモジ
ュールの全てについて、標準化仕様に合致したインタフ
ェース（コネクタ）２６を用いることにより、テスタモ
ジュールの各種の組み合わせをもつテストシステムを、
自由に構成することができる。
ンタフェース（コネクタ）２６が備えられている。コネ
クタ２６は、テストフィクスチャ２７の標準化仕様に合
致して構成されている。例えば、テストフィクスチャ２
７の標準化仕様により、コネクタピンの構成、ピンのイ
ンピーダンス、ピンとピン間の距離（ピンピッチ）、及
びピンの相対的な位置等について、意図したテストヘッ
ドに適合して規定されている。したがって、テスタモジ
ュールの全てについて、標準化仕様に合致したインタフ
ェース（コネクタ）２６を用いることにより、テスタモ
ジュールの各種の組み合わせをもつテストシステムを、
自由に構成することができる。
【００１９】第１図の構成により、目的とするテストと
被試験デバイスのタイプにマッチした、最適の費用・パ
フォーマンスによるテストシステムを構成することがで
きる。更に、テストシステムの性能を、１またはそれ以
上のテスタモジュールを置き換えることにより向上させ
ることができ、従って、テストシステムの総合的寿命を
延長させることができる。また、本発明のテストシステ
ムは、性能が互いに異なる複数のテスタモジュールを用
いることができるので、対応するテスタモジュールによ
り、必要な性能のテストシステムを直接的に実現でき
る。このように、モジュール構造のテストシステムは、
その性能を、簡単にかつ直接的に向上させることができ
る。
被試験デバイスのタイプにマッチした、最適の費用・パ
フォーマンスによるテストシステムを構成することがで
きる。更に、テストシステムの性能を、１またはそれ以
上のテスタモジュールを置き換えることにより向上させ
ることができ、従って、テストシステムの総合的寿命を
延長させることができる。また、本発明のテストシステ
ムは、性能が互いに異なる複数のテスタモジュールを用
いることができるので、対応するテスタモジュールによ
り、必要な性能のテストシステムを直接的に実現でき
る。このように、モジュール構造のテストシステムは、
その性能を、簡単にかつ直接的に向上させることができ
る。
【００２０】第１図の基本的構成を用いることによっ
て、本発明のイベント型メモリテストシステムを、第２
図に示すように構成することができる。このイベント型
テストシステムのモジュール式構造により、１のピンユ
ニットグループに１のタスクを割り当てるとともに、他
のピンユニットグループにはそれとは異なるタスクを実
施させる。通常は、ピンユニットグループはテスタモジ
ュールとして構成するが、それに限るものではない。ピ
ンユニットグループ（テスタモジュール）内の全てのピ
ンユニットの構成は互いに同一であるが、他のピンユニ
ットグループのピンユニットとの構成は相違してもよく
また同一でもよい。ピンユニットグループは互いに独立
して動作をする。全てのピンユニットは、入力イベント
ファイルにおける、デバイスピン特有の情報に基づい
て、イベント波形のテスト信号を発生し、被試験デバイ
スの応答信号を比較する。したがって、このモジュール
式構造により、ピンユニットグループを固有のＤＵＴピ
ングループに割り当てし、そのＤＵＴピングループをテ
ストする。
て、本発明のイベント型メモリテストシステムを、第２
図に示すように構成することができる。このイベント型
テストシステムのモジュール式構造により、１のピンユ
ニットグループに１のタスクを割り当てるとともに、他
のピンユニットグループにはそれとは異なるタスクを実
施させる。通常は、ピンユニットグループはテスタモジ
ュールとして構成するが、それに限るものではない。ピ
ンユニットグループ（テスタモジュール）内の全てのピ
ンユニットの構成は互いに同一であるが、他のピンユニ
ットグループのピンユニットとの構成は相違してもよく
また同一でもよい。ピンユニットグループは互いに独立
して動作をする。全てのピンユニットは、入力イベント
ファイルにおける、デバイスピン特有の情報に基づい
て、イベント波形のテスト信号を発生し、被試験デバイ
スの応答信号を比較する。したがって、このモジュール
式構造により、ピンユニットグループを固有のＤＵＴピ
ングループに割り当てし、そのＤＵＴピングループをテ
ストする。
【００２１】第２図の例は、ロジックやメモリデバイ
ス、または他の機能的ブロックをテストするために構成
した、５１２ピンのモジュール式イベント型テストシス
テムである。テストシステムメインフレーム２４は、テ
スタモジュール２５1−２５4を搭載し、テスタモジュー
ルのそれぞれは、予定する被試験デバイスの５１２ピン
数をカバーできような、図で示すような異なる数のピン
ユニットを有している。すなわちテスタモジュール２５
1は２５６のピンユニットを有し、テスタモジュール２
５2は１２８のピンユニットを有し、テスタモジュール
２５3、２５4のそれぞれは６４のピンユニットを有して
いる。第２図のイベント型テストシステムは更に、例え
ばＵＮＩＸ（登録商標）やＮＴベースのワークステーシ
ョンによるホストコンピュータ３５と、メモリテストア
ルゴリズムや各種ソフトウェアおよびデータ等のライブ
ラリを格納するメモリ３７を有している。ホストコンピ
ュータ３５は、イベント型テストシステムの全体的動作
を制御する。
ス、または他の機能的ブロックをテストするために構成
した、５１２ピンのモジュール式イベント型テストシス
テムである。テストシステムメインフレーム２４は、テ
スタモジュール２５1−２５4を搭載し、テスタモジュー
ルのそれぞれは、予定する被試験デバイスの５１２ピン
数をカバーできような、図で示すような異なる数のピン
ユニットを有している。すなわちテスタモジュール２５
1は２５６のピンユニットを有し、テスタモジュール２
５2は１２８のピンユニットを有し、テスタモジュール
２５3、２５4のそれぞれは６４のピンユニットを有して
いる。第２図のイベント型テストシステムは更に、例え
ばＵＮＩＸ（登録商標）やＮＴベースのワークステーシ
ョンによるホストコンピュータ３５と、メモリテストア
ルゴリズムや各種ソフトウェアおよびデータ等のライブ
ラリを格納するメモリ３７を有している。ホストコンピ
ュータ３５は、イベント型テストシステムの全体的動作
を制御する。
【００２２】第２図のイベント型テストシステムは、シ
ステム・オン・チップ（ＳＯＣ）ＩＣのような多数の機
能的ブロックを有する半導体デバイス（ＤＵＴ）をテス
トするのに特に有利である。例えばＤＵＴが３個のロジ
ック機能ブロックと１個のメモリブロックを有すると想
定すると、最小サイズのテスタモジュール２５4には、
メモリテストを割り当てることができ、同時に他の３個
テスタモジュール２５ 1-２５3には、ロジックテストを
行うために、ＤＵＴピンの３つの異なるグループを割り
当てることができる。
ステム・オン・チップ（ＳＯＣ）ＩＣのような多数の機
能的ブロックを有する半導体デバイス（ＤＵＴ）をテス
トするのに特に有利である。例えばＤＵＴが３個のロジ
ック機能ブロックと１個のメモリブロックを有すると想
定すると、最小サイズのテスタモジュール２５4には、
メモリテストを割り当てることができ、同時に他の３個
テスタモジュール２５ 1-２５3には、ロジックテストを
行うために、ＤＵＴピンの３つの異なるグループを割り
当てることができる。
【００２３】ロジックテスト用のピンユニットグループ
について、イベントテストデータを、デザインシミュレ
ーションテストベンチから、ＶＣＤ（バリューチェンジ
ダンプ）の形態、すなわちイベント形式で得ることがで
きる。しかし、発明の背景の説明において上述したよう
に、デバイスの設計者は、設計したメモリの機能的欠陥
を検出するためのテストデータは作成するが、メモリ内
の物理的欠陥を検出するようなＶｅｒｉｌｏｇ／ＶＨＤ
Ｌによるテストベンチは作成しない。したがって、物理
的不良を検出することができるメモリテストデータを、
イベント形式で入手することはできない。従来のサイク
ル型テストシステムでは、ＡＬＰＧ（アルゴリズミック
パターン発生）ユニットで形成されたサイクル形式のメ
モリテストベクターを、メモリデバイスの物理的および
機能的不良のテストに用いている。
について、イベントテストデータを、デザインシミュレ
ーションテストベンチから、ＶＣＤ（バリューチェンジ
ダンプ）の形態、すなわちイベント形式で得ることがで
きる。しかし、発明の背景の説明において上述したよう
に、デバイスの設計者は、設計したメモリの機能的欠陥
を検出するためのテストデータは作成するが、メモリ内
の物理的欠陥を検出するようなＶｅｒｉｌｏｇ／ＶＨＤ
Ｌによるテストベンチは作成しない。したがって、物理
的不良を検出することができるメモリテストデータを、
イベント形式で入手することはできない。従来のサイク
ル型テストシステムでは、ＡＬＰＧ（アルゴリズミック
パターン発生）ユニットで形成されたサイクル形式のメ
モリテストベクターを、メモリデバイスの物理的および
機能的不良のテストに用いている。
【００２４】従って、本発明では、上述で説明した問題
を克服し、イベント環境下でメモリデバイスのテストが
行えるように、メモリテストアルゴリズムのライブラリ
を作成し、それをホストコンピュータのメモリ３７に搭
載する。テストアルゴリズムライブラリに加えて、テス
トベンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレー
タ、イベントコンパイラ等も、メモリ３７に搭載する。
テストアルゴリズムには、チェッカーボード、マーチン
グ、ウオーキング、ギャロッピング等のアルゴリズミッ
ク・テストパターンを含む各種のメモリテストパターン
が含まれる。
を克服し、イベント環境下でメモリデバイスのテストが
行えるように、メモリテストアルゴリズムのライブラリ
を作成し、それをホストコンピュータのメモリ３７に搭
載する。テストアルゴリズムライブラリに加えて、テス
トベンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレー
タ、イベントコンパイラ等も、メモリ３７に搭載する。
テストアルゴリズムには、チェッカーボード、マーチン
グ、ウオーキング、ギャロッピング等のアルゴリズミッ
ク・テストパターンを含む各種のメモリテストパターン
が含まれる。
【００２５】本発明のメモリテスト方法では、ユーザ
は、テストアルゴリズムライブラリから、１またはそれ
以上のテストアルゴリズムのタイプを選択し（符号３
１）、また被試験メモリデバイスに関する情報、例えば
メモリサイズ、構成、タイミング等を入力する（符号３
３）。これらの入力情報に基づいて、テストベンチ発生
器は、メモリテストパターンを形成するためにＶｅｒｉ
ｌｏｇ／ＶＨＤＬシミュレータが用いるメモリ用テスト
ベンチを発生する。
は、テストアルゴリズムライブラリから、１またはそれ
以上のテストアルゴリズムのタイプを選択し（符号３
１）、また被試験メモリデバイスに関する情報、例えば
メモリサイズ、構成、タイミング等を入力する（符号３
３）。これらの入力情報に基づいて、テストベンチ発生
器は、メモリテストパターンを形成するためにＶｅｒｉ
ｌｏｇ／ＶＨＤＬシミュレータが用いるメモリ用テスト
ベンチを発生する。
【００２６】すなわち、テストベンチ発生器は、ソフト
ウェアツールであり、特定のテストパターンアルゴリズ
ムや被試験メモリ情報に基づいてテストベンチ（テスト
データ）を生成する。テストベンチは、被試験メモリの
ピン配置、メモリサイズ、遅延時間等のタイミング等に
適合して生成されたアドレスデータ、書き込みデータ、
コントロールデータを有している。テストベンチ（テス
トデータ）のシーケンスは、ユーザが指定したテストパ
ターンアルゴリズムに基づいて定められる。
ウェアツールであり、特定のテストパターンアルゴリズ
ムや被試験メモリ情報に基づいてテストベンチ（テスト
データ）を生成する。テストベンチは、被試験メモリの
ピン配置、メモリサイズ、遅延時間等のタイミング等に
適合して生成されたアドレスデータ、書き込みデータ、
コントロールデータを有している。テストベンチ（テス
トデータ）のシーケンスは、ユーザが指定したテストパ
ターンアルゴリズムに基づいて定められる。
【００２７】欠陥のないテストパターンを形成するため
に、発生されたテストベンチが完全であるかについて、
Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータにより評価を行
う。Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、テスト
ベンチをデバイスモデル（被試験メモリ）に適用して、
テストベンチ（アルゴリズムテストパターン）がデバイ
スモデルを正確にテストできるかの確認を行うロジック
シミュレータである。この過程においてエラーが発見さ
れた場合は、その情報はテストベンチ発生器にフィード
バックされ、修正されたテストベンチが再形成される。
従って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最
終的に、有効性を確認したメモリテストパターンを、イ
ベントコンパイラに供給する。
に、発生されたテストベンチが完全であるかについて、
Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータにより評価を行
う。Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、テスト
ベンチをデバイスモデル（被試験メモリ）に適用して、
テストベンチ（アルゴリズムテストパターン）がデバイ
スモデルを正確にテストできるかの確認を行うロジック
シミュレータである。この過程においてエラーが発見さ
れた場合は、その情報はテストベンチ発生器にフィード
バックされ、修正されたテストベンチが再形成される。
従って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最
終的に、有効性を確認したメモリテストパターンを、イ
ベントコンパイラに供給する。
【００２８】イベントコンパイラは、これらパターンを
テスタモジュール２５に送信するために、イベント形式
に変換する。ＶＣＤデータ（シミュレータ出力データ）
をイベント形式に変換するためのコンパイラ方式につい
ては、本発明の譲受人が所有する米国特許出願番号６０
／１５６１２１「ブラックボードシステムアプローチを
用いたテストベクター変換」に詳細に開示されている。
ホストコンピュータ３５は、次に、このイベントテスト
データをメモリテストとして割り当てられたピンユニッ
トグループ（テスタモジュール２５4）に送信する。
テスタモジュール２５に送信するために、イベント形式
に変換する。ＶＣＤデータ（シミュレータ出力データ）
をイベント形式に変換するためのコンパイラ方式につい
ては、本発明の譲受人が所有する米国特許出願番号６０
／１５６１２１「ブラックボードシステムアプローチを
用いたテストベクター変換」に詳細に開示されている。
ホストコンピュータ３５は、次に、このイベントテスト
データをメモリテストとして割り当てられたピンユニッ
トグループ（テスタモジュール２５4）に送信する。
【００２９】このイベントデータは、テスタモジュール
２５4内のピンユニットにより、物理的なテスト波形に
変換され、そのテスト波形を被試験メモリブロックに印
加し、その被試験メモリブロックからの応答を受信し、
受信信号を入力データ（期待値データ）と比較して、メ
モリに欠陥があるか否かを検証する。ピンユニットグル
ープ（テスタモジュール）は、互いに独立して動作をす
ることができるので、他のテスタモジュール２５1−２
５3は、テスタモジュール２５4により実施されているメ
モリテストと並行して、被試験デバイス（ＤＵＴ）のロ
ジックブロックについて、ロジックテスト実行すること
ができる。
２５4内のピンユニットにより、物理的なテスト波形に
変換され、そのテスト波形を被試験メモリブロックに印
加し、その被試験メモリブロックからの応答を受信し、
受信信号を入力データ（期待値データ）と比較して、メ
モリに欠陥があるか否かを検証する。ピンユニットグル
ープ（テスタモジュール）は、互いに独立して動作をす
ることができるので、他のテスタモジュール２５1−２
５3は、テスタモジュール２５4により実施されているメ
モリテストと並行して、被試験デバイス（ＤＵＴ）のロ
ジックブロックについて、ロジックテスト実行すること
ができる。
【００３０】本発明のテストシステムにおける動作順序
を第３図のフローチャートに示す。第３図の例では、ユ
ーザは、ステップ４１において被試験メモリに関する仕
様を入力する。上述で説明したように、被試験メモリ
は、埋込み型メモリあるいはスタンド・アロンメモリ
（個別メモリ）である。ユーザによる仕様には、テスト
パターンアルゴリズム・ライブラリからのテストパター
ンアルゴリズムの選択と、メモリ容量等のメモリサイ
ズ、ピン配置等の構成、遅延時間等のタイミングを含む
被試験メモリに関する情報が含まれている。
を第３図のフローチャートに示す。第３図の例では、ユ
ーザは、ステップ４１において被試験メモリに関する仕
様を入力する。上述で説明したように、被試験メモリ
は、埋込み型メモリあるいはスタンド・アロンメモリ
（個別メモリ）である。ユーザによる仕様には、テスト
パターンアルゴリズム・ライブラリからのテストパター
ンアルゴリズムの選択と、メモリ容量等のメモリサイ
ズ、ピン配置等の構成、遅延時間等のタイミングを含む
被試験メモリに関する情報が含まれている。
【００３１】ステップ４２では、テストベンチ発生器
は、指定されたテストパターンアルゴリズムと被試験メ
モリに関する各種仕様に基づいて、被試験メモリ用のテ
ストベンチを発生する。上述のように、テストベンチ
は、被試験メモリのピン配置、メモリサイズ、アクセス
スピードに適合するアドレスデータ、書き込みデータ、
コントロールデータを有している。テストベンチ（テス
トデータ）のシーケンスは、ユーザが特定した例えばチ
ェッカーボードパターン、ピンポンパターン等のテスト
パターンの種類によって定められる。このようにして、
テストベンチは、ステップ４３で生成される。
は、指定されたテストパターンアルゴリズムと被試験メ
モリに関する各種仕様に基づいて、被試験メモリ用のテ
ストベンチを発生する。上述のように、テストベンチ
は、被試験メモリのピン配置、メモリサイズ、アクセス
スピードに適合するアドレスデータ、書き込みデータ、
コントロールデータを有している。テストベンチ（テス
トデータ）のシーケンスは、ユーザが特定した例えばチ
ェッカーボードパターン、ピンポンパターン等のテスト
パターンの種類によって定められる。このようにして、
テストベンチは、ステップ４３で生成される。
【００３２】ステップ４４では、テストベンチは、欠陥
のないテストパターンを形成するために、Ｖｅｒｉｌｏ
ｇ／ＶＨＤＬシミュレータに供給する。Ｖｅｒｉｌｏｇ
／ＶＨＤＬシミュレータは、テストベンチの正当性を確
認するために、テストベンチをデバイスモデル（被試験
メモリ）に印加してテストシミュレーションを行う。従
って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最終
的に、欠陥のないメモリテストパターンを、ステップ４
５において形成する。
のないテストパターンを形成するために、Ｖｅｒｉｌｏ
ｇ／ＶＨＤＬシミュレータに供給する。Ｖｅｒｉｌｏｇ
／ＶＨＤＬシミュレータは、テストベンチの正当性を確
認するために、テストベンチをデバイスモデル（被試験
メモリ）に印加してテストシミュレーションを行う。従
って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最終
的に、欠陥のないメモリテストパターンを、ステップ４
５において形成する。
【００３３】ステップ４６では、コンパイラは、テスト
データのイベントファイルを作成するために、有効性の
確認されたメモリテストパターンを、イベント形式に変
換する。ステップ４７では、ホストコンピュータ３５
は、このイベントテストデータを、メモリテストとして
割り当てられたピンユニットグループ（テスタモジュー
ル２５4）に送信する。イベントテストデータは、テス
タモジュール２５4内のピンユニットにより、アドレス
信号、書き込みデータ、コントロール信号のような物理
的なテスト波形に変換される。ステップ４８では、テス
タモジュールは、テスト波形を被試験メモリブロックに
供給し、被試験メモリブロックからの結果を受信してそ
れを入力データと比較することにより、そのメモリの不
良の有無を検証する。
データのイベントファイルを作成するために、有効性の
確認されたメモリテストパターンを、イベント形式に変
換する。ステップ４７では、ホストコンピュータ３５
は、このイベントテストデータを、メモリテストとして
割り当てられたピンユニットグループ（テスタモジュー
ル２５4）に送信する。イベントテストデータは、テス
タモジュール２５4内のピンユニットにより、アドレス
信号、書き込みデータ、コントロール信号のような物理
的なテスト波形に変換される。ステップ４８では、テス
タモジュールは、テスト波形を被試験メモリブロックに
供給し、被試験メモリブロックからの結果を受信してそ
れを入力データと比較することにより、そのメモリの不
良の有無を検証する。
【００３４】上で説明したように、ピンユニットのそれ
ぞれは、イベントテスタとして構成されている。イベン
トテスタの構成例を第４図に示す。第４図のイベントテ
スタは、システムバス６４を介してホストコンピュータ
３５に接続されたインタフェース５３とプロセサ６７を
有している。インタフェース５３は、イベントテスタを
被試験デバイスの入力・出力ピンに割り当てるために、
例えばデータをホストコンピュータ３５からイベントテ
スタボード内のレジスタ（図には無い）に送信するため
に用いられる。例えば、ホストコンピュータ３５が、グ
ループを割り当て指定アドレスをシステムバスに送信し
た場合、インタフェース５３はそれを解釈し、ホストコ
ンピュータからのデータを指定されたイベントテスタボ
ード内のレジスタに格納する。
ぞれは、イベントテスタとして構成されている。イベン
トテスタの構成例を第４図に示す。第４図のイベントテ
スタは、システムバス６４を介してホストコンピュータ
３５に接続されたインタフェース５３とプロセサ６７を
有している。インタフェース５３は、イベントテスタを
被試験デバイスの入力・出力ピンに割り当てるために、
例えばデータをホストコンピュータ３５からイベントテ
スタボード内のレジスタ（図には無い）に送信するため
に用いられる。例えば、ホストコンピュータ３５が、グ
ループを割り当て指定アドレスをシステムバスに送信し
た場合、インタフェース５３はそれを解釈し、ホストコ
ンピュータからのデータを指定されたイベントテスタボ
ード内のレジスタに格納する。
【００３５】プロセサ６７は、例えば各ピンカードまた
は各テスタモジュールに装備され、イベント（テストパ
ターン）の発生、被試験デバイスから出力された信号の
評価、フェイルデータの取り込み等を含むイベントテス
タボードの動作を制御する。プロセサ６７は、ピンユニ
ットのそれぞれに備えている。また、プロセサ６７は、
必ずしもピンカードやテスタモジュール毎に備える必要
はなく、ホストコンピュータ３５により、上記と同一の
制御機能を、イベントテスタボードに対して直接に実施
するように構成してもよい。
は各テスタモジュールに装備され、イベント（テストパ
ターン）の発生、被試験デバイスから出力された信号の
評価、フェイルデータの取り込み等を含むイベントテス
タボードの動作を制御する。プロセサ６７は、ピンユニ
ットのそれぞれに備えている。また、プロセサ６７は、
必ずしもピンカードやテスタモジュール毎に備える必要
はなく、ホストコンピュータ３５により、上記と同一の
制御機能を、イベントテスタボードに対して直接に実施
するように構成してもよい。
【００３６】アドレスコントローラ５８は、例えば最も
単純な形態としてはプログラムカウンターである。アド
レスコントローラ５８は、フェイルデータメモリ５７や
イベントメモリ６０に供給するアドレスデータを発生す
る。イベントメモリ６０は、テストプログラムとしてホ
ストコンピュータ３５から送信されたイベントタイミン
グデータを格納する。
単純な形態としてはプログラムカウンターである。アド
レスコントローラ５８は、フェイルデータメモリ５７や
イベントメモリ６０に供給するアドレスデータを発生す
る。イベントメモリ６０は、テストプログラムとしてホ
ストコンピュータ３５から送信されたイベントタイミン
グデータを格納する。
【００３７】イベントメモリ６０に格納したイベントタ
イミングデータは、イベント（「１」から「０」への変
化点、あるいは「０」から「１」への変化点）のそれぞ
れのタイミングを定義するものである。例えば、イベン
トタイミングデータは、２種類のデータとして格納され
ており、その１つは基準クロックの整数倍を示し、他の
１つは基準クロックの端数を示している。好ましい実施
例において、イベントタイミングデータは、イベントメ
モリ６０に格納する前にデータ圧縮される。
イミングデータは、イベント（「１」から「０」への変
化点、あるいは「０」から「１」への変化点）のそれぞ
れのタイミングを定義するものである。例えば、イベン
トタイミングデータは、２種類のデータとして格納され
ており、その１つは基準クロックの整数倍を示し、他の
１つは基準クロックの端数を示している。好ましい実施
例において、イベントタイミングデータは、イベントメ
モリ６０に格納する前にデータ圧縮される。
【００３８】ピンユニット（イベントテスタ）は更に、
デコンプレッション部６２と、タイミングカウント・ス
ケーリングロジック６３と、イベント発生器６９を有し
て構成している。デコンプレッション部６２は、イベン
トメモリ６０からの圧縮されたタイミングデータを伸張
復元（再生）する。タイミングカウント・スケーリング
ロジック６３は、以前の全てのイベントタイミングデー
タを加算し、あるいは変更して時間長データを形成す
る。時間長データは、例えばあらかじめ定められた最初
の基準点からの時間長（遅延時間）として、各イベント
のタイミングを現している。
デコンプレッション部６２と、タイミングカウント・ス
ケーリングロジック６３と、イベント発生器６９を有し
て構成している。デコンプレッション部６２は、イベン
トメモリ６０からの圧縮されたタイミングデータを伸張
復元（再生）する。タイミングカウント・スケーリング
ロジック６３は、以前の全てのイベントタイミングデー
タを加算し、あるいは変更して時間長データを形成す
る。時間長データは、例えばあらかじめ定められた最初
の基準点からの時間長（遅延時間）として、各イベント
のタイミングを現している。
【００３９】イベント発生器６９は、時間長データに基
づいてテストパターンを生成し、それをドライバー・コ
ンパレータ（ピンエレクトロニクス）６１を介して被試
験デバイス１９に供給する。このようにして、被試験デ
バイス１９の特定されたピンについて、その応答出力を
評価することによってテストが行われる。ドライバー・
コンパレータ６１は主として、特定のデバイスピンにテ
ストパターンを供給するためにテストパターンを駆動す
るためのドライバと、テストパターンの印加の結果とし
てデバイスピンから出力された信号の電圧レベルを決定
し、その結果としてのロジックを期待値ロジックデータ
と比較するためのコンパレータとにより構成されてい
る。
づいてテストパターンを生成し、それをドライバー・コ
ンパレータ（ピンエレクトロニクス）６１を介して被試
験デバイス１９に供給する。このようにして、被試験デ
バイス１９の特定されたピンについて、その応答出力を
評価することによってテストが行われる。ドライバー・
コンパレータ６１は主として、特定のデバイスピンにテ
ストパターンを供給するためにテストパターンを駆動す
るためのドライバと、テストパターンの印加の結果とし
てデバイスピンから出力された信号の電圧レベルを決定
し、その結果としてのロジックを期待値ロジックデータ
と比較するためのコンパレータとにより構成されてい
る。
【００４０】本発明は多くの変更実施形態が可能である
ので、その中のいくつかの手段について以下に説明す
る。
ので、その中のいくつかの手段について以下に説明す
る。
【００４１】第１様態においては、第３図のフローチャ
ートに示す全てのプロセスを、オフ・ラインで行うこと
ができる。その際には、テストベンチ発生器、Ｖｅｒｉ
ｌｏｇ／ＶＨＤＬシミュレータ、イベントコンパイラの
いずれについても、ホストコンピュータ３５のメモリ３
７に搭載する必要はない。オフ・ラインでメモリテスト
パターンを作成することにより、テストシステムをパタ
ーン作成のために拘束しないので、ＩＣの製造における
テスト費用を著しく向上させることができる。この場
合、イベント形式のメモリテストパターンを、イベント
型テストシステムに直接ロードしＤＵＴに供給する。
ートに示す全てのプロセスを、オフ・ラインで行うこと
ができる。その際には、テストベンチ発生器、Ｖｅｒｉ
ｌｏｇ／ＶＨＤＬシミュレータ、イベントコンパイラの
いずれについても、ホストコンピュータ３５のメモリ３
７に搭載する必要はない。オフ・ラインでメモリテスト
パターンを作成することにより、テストシステムをパタ
ーン作成のために拘束しないので、ＩＣの製造における
テスト費用を著しく向上させることができる。この場
合、イベント形式のメモリテストパターンを、イベント
型テストシステムに直接ロードしＤＵＴに供給する。
【００４２】第２様態においては、テストベンチ発生
器、テストアルゴリズムのライブラリ、Ｖｅｒｉｌｏｇ
／ＶＨＤＬシミュレータを用いる代わりに、Ｃ／Ｃ＋＋
のような高級レベル言語に書き込みされたソフトウェア
ルーチンのライブラリを、メモリパターン生成を行うた
めに用いることもできる。従って、第３図のステップ４
２、４３、４４をこの代替手段により置き換えることが
できる。Ｃ／Ｃ＋＋のような高級レベル言語を用いるこ
とにより、エンジニアにとり、コードの書き込みやデバ
ッグがより簡単になる。更に、Ｃ／Ｃ＋＋言語のコード
は、ワークステーションやホストコンピュータ３５に簡
単にコンパイルができる。Ｃ／Ｃ＋＋を用いることで、
オフ・ラインでテストパターンを形成する場合にも、簡
単にコンパイルができる。
器、テストアルゴリズムのライブラリ、Ｖｅｒｉｌｏｇ
／ＶＨＤＬシミュレータを用いる代わりに、Ｃ／Ｃ＋＋
のような高級レベル言語に書き込みされたソフトウェア
ルーチンのライブラリを、メモリパターン生成を行うた
めに用いることもできる。従って、第３図のステップ４
２、４３、４４をこの代替手段により置き換えることが
できる。Ｃ／Ｃ＋＋のような高級レベル言語を用いるこ
とにより、エンジニアにとり、コードの書き込みやデバ
ッグがより簡単になる。更に、Ｃ／Ｃ＋＋言語のコード
は、ワークステーションやホストコンピュータ３５に簡
単にコンパイルができる。Ｃ／Ｃ＋＋を用いることで、
オフ・ラインでテストパターンを形成する場合にも、簡
単にコンパイルができる。
【００４３】Ｃ／Ｃ＋＋ルーチンのライブラリは、ホス
トコンピュータ３５のメモリ内に格納することができ
（第３図のテストアルゴリズムのライブラリ、テストベ
ンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータに
代えて）、あるいは上述の第１様態のように、オフ・ラ
イン状態でのメモリテストパターンの形成にも用いるこ
とができる。
トコンピュータ３５のメモリ内に格納することができ
（第３図のテストアルゴリズムのライブラリ、テストベ
ンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータに
代えて）、あるいは上述の第１様態のように、オフ・ラ
イン状態でのメモリテストパターンの形成にも用いるこ
とができる。
【００４４】第３様態においては、１つのピンユニット
グループをメモリテストに割り当て、他のピンユニット
グループをロジックテストに割り当てる代わりに、ピン
ユニットグループの全てをメモリデバイスのテストに割
り当てることができる。このような構成では、多数のメ
モリデバイスを、同時にテストすることができる。この
実施形態は、スタンド・アロンメモリ（個別メモリ）を
テストする際に特に有利である。例えば、第２図と同じ
ピン数（５１２ピン数）を用いることで、第５図に示す
ように、８個のメモリデバイスを、同時に並列にテスト
を実施することができる。この構成は特に、いくつかの
チップを平行にテストし、メモリフェイルを検出し、冗
長解析とメモリリペアを行うためのウエハ・ソートテス
トに有効である。更に、この並列テストは、イベントテ
ストシステムの各ピングループについて２個のＤＵＴ、
あるいは４個のＤＵＴを指定するこもできる。例えば、
各ピングループに４個のＤＵＴを割り当てる場合は、第
５図において、３２個のメモリデバイスについて同時に
テストを実施することができる。
グループをメモリテストに割り当て、他のピンユニット
グループをロジックテストに割り当てる代わりに、ピン
ユニットグループの全てをメモリデバイスのテストに割
り当てることができる。このような構成では、多数のメ
モリデバイスを、同時にテストすることができる。この
実施形態は、スタンド・アロンメモリ（個別メモリ）を
テストする際に特に有利である。例えば、第２図と同じ
ピン数（５１２ピン数）を用いることで、第５図に示す
ように、８個のメモリデバイスを、同時に並列にテスト
を実施することができる。この構成は特に、いくつかの
チップを平行にテストし、メモリフェイルを検出し、冗
長解析とメモリリペアを行うためのウエハ・ソートテス
トに有効である。更に、この並列テストは、イベントテ
ストシステムの各ピングループについて２個のＤＵＴ、
あるいは４個のＤＵＴを指定するこもできる。例えば、
各ピングループに４個のＤＵＴを割り当てる場合は、第
５図において、３２個のメモリデバイスについて同時に
テストを実施することができる。
【００４５】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００４６】
【発明の効果】本発明のイベント型テストシステムは、
メモリデバイスをテストするためのイベント形式のメモ
リテストベクターを生成することができる。このような
メモリテストベクターは、サイクル形式のアルゴリズミ
ックパターンを用いて生成することができる。従って、
被試験メモリデバイスの機能的欠陥のみではなく、物理
的欠陥も検出することができる。本発明のイベント型テ
ストシステムは、２またはそれ以上のテスタモジュール
が互いに独立して動作をするモジュール構成を有するの
で、２またはそれ以上の同一または異なるメモリテスト
を、あるいは２またはそれ以上の異なるタイプのテスト
を同時に並行して実施することができる。スタンド・ア
ロンメモリあるいは埋込み型メモリのいずれであって
も、イベント形式の環境下でテストをすることができ、
これはデザインシミュレーションの環境と同一である。
また、本発明は、メモリの物理的欠陥を検出するための
いかなるメモリテストアルゴリズムを使用することも可
能である。イベント形式のメモリベクターを、オフライ
ンで生成することにより、イベント型テストシステムを
メモリベクター形成のためには専用しないので、テスト
の生産性をさらに向上させることができる。
メモリデバイスをテストするためのイベント形式のメモ
リテストベクターを生成することができる。このような
メモリテストベクターは、サイクル形式のアルゴリズミ
ックパターンを用いて生成することができる。従って、
被試験メモリデバイスの機能的欠陥のみではなく、物理
的欠陥も検出することができる。本発明のイベント型テ
ストシステムは、２またはそれ以上のテスタモジュール
が互いに独立して動作をするモジュール構成を有するの
で、２またはそれ以上の同一または異なるメモリテスト
を、あるいは２またはそれ以上の異なるタイプのテスト
を同時に並行して実施することができる。スタンド・ア
ロンメモリあるいは埋込み型メモリのいずれであって
も、イベント形式の環境下でテストをすることができ、
これはデザインシミュレーションの環境と同一である。
また、本発明は、メモリの物理的欠陥を検出するための
いかなるメモリテストアルゴリズムを使用することも可
能である。イベント形式のメモリベクターを、オフライ
ンで生成することにより、イベント型テストシステムを
メモリベクター形成のためには専用しないので、テスト
の生産性をさらに向上させることができる。
【図１】モジュール方式の構造を有するイベント型テス
トシステムの基本的構成を示す概念ブロック図である。
トシステムの基本的構成を示す概念ブロック図である。
【図２】モジュール方式の構造を有する本発明のイベン
ト型メモリテストシステムの基本的概念を示す概念ブロ
ック図である。
ト型メモリテストシステムの基本的概念を示す概念ブロ
ック図である。
【図３】本発明のイベント型メモリテストシステムにお
ける動作プロセスを示すフローチャートである。
ける動作プロセスを示すフローチャートである。
【図４】本発明のテストモジュールにおけるイベントテ
スタ（ピンユニット）の構成例を示すブロック図であ
る。
スタ（ピンユニット）の構成例を示すブロック図であ
る。
【図５】多数のメモリデバイスをテストする場合におけ
る、本発明のモジュール方式の構造を有するイベント型
テストシステム構成例を示す概念図である。
る、本発明のモジュール方式の構造を有するイベント型
テストシステム構成例を示す概念図である。
２４ テストシステムメインフレーム ２５ テスタモジュール ２８ パフォーマンスボード ３１ テストアルゴリズムライブラリからテストアル
ゴリズムのタイプを選択 ３３ 被試験メモリデバイスに関する情報 ３５ ホストコンピュータ ３７ メモリ
ゴリズムのタイプを選択 ３３ 被試験メモリデバイスに関する情報 ３５ ホストコンピュータ ３７ メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３５０ Ｇ１１Ｃ 29/00 ６５１Ｐ ５Ｍ０２４ 11/25 ６５１Ｚ 12/16 ３３０ Ｇ０１Ｒ 31/28 Ｈ Ｇ１１Ｃ 11/401 Ｊ 11/41 Ｑ 29/00 ６５１ Ｙ Ｆ Ｂ Ｇ１１Ｃ 11/34 Ｚ ３７１Ｚ Ｇ０６Ｆ 11/26 ３１０ Ｆターム(参考） 2G132 AA01 AA08 AB01 AC09 AE02 AG02 AL25 5B015 HH00 JJ00 RR03 RR06 5B018 GA03 HA01 JA01 JA22 QA13 5B048 AA19 AA20 CC07 DD05 DD08 5L106 DD04 DD06 DD22 DD25 GG07 5M024 AA91 BB30 BB40 KK35 MM02 MM05
Claims (15)
- 【請求項１】 半導体デバイスをテストするためのイベ
ント型テストシステムにおいて、 おのおのが複数のピンユニットを有する２またはそれ以
上のテスタモジュールを有し、その各ピンユニットは、
被試験半導体デバイスのピンに対応し、 ２またはそれ以上のテスタモジュールを収容するための
メインフレームと、 上記テスタモジュールと被試験デバイス間を電気的に接
続するためにそのメインフレーム上に装備されたテスト
フィクスチャと、 上記テスタモジュールとのコミュニケーションを行いテ
ストシステムの総合的動作を制御するホストコンピュー
タと、 そのホストコンピュータによりアクセスされ、個別メモ
リあるいは被試験デバイスに埋込まれたメモリをテスト
するためのメモリテストパターンを生成するためのアル
ゴリズミックパターンおよびソフトウェアツールのライ
ブラリを格納するデータ記憶部と、 を有し、上記テスタモジュールのそれぞれは、互いに独
立して動作し、試験対象メモリに関する情報やメモリテ
ストアルゴリズムは、メモリテストの開始前にホストコ
ンピュータにより指定されるように構成したことを特徴
とするイベント型テストシステム。 - 【請求項２】 上記複数のピンユニットの１部は被試験
デバイスのロジックテストに割り当てられ、上記複数の
ピンユニットの他の１部は被試験デバイスのメモリテス
トに割り当てられる、請求項１に記載のイベント型テス
トシステム。 - 【請求項３】 上記複数のピンユニットの全てをメモリ
テストに割り当てることにより、複数の被試験メモリデ
バイスを同時に並列にテストする、請求項１に記載のイ
ベント型テストシステム。 - 【請求項４】 上記各テスタモジュールは複数のピンユ
ニットを有し、その複数のピンユニットの数は、他のテ
スタモジュールと同一または相違する、請求項１に記載
のイベント型テストシステム。 - 【請求項５】 上記テスタモジュールと上記テストフィ
クスチャを接続するための接続仕様が標準化されてい
る、請求項１に記載のイベント型テストシステム。 - 【請求項６】 上記被試験デバイスを搭載するためのメ
カニズムを有したパフォーマンスボードをさらに有し、
上記テストフィクスチャはそのパフォーマンスボードと
上記テスタモジュールを接続するための接続メカニズム
を有している、請求項１に記載のイベント型テストシス
テム。 - 【請求項７】 上記テスタモジュールのそれぞれは、複
数のピンカードを有し、その各ピンカードは、複数のピ
ンユニットを有している、請求項１に記載のイベント型
テストシステム。 - 【請求項８】 テストの開始前に使用者により、上記ア
ルゴリズミックパターンおよびソフトウェアツールを格
納するライブラリからメモリテストアルゴリズムを指定
し、被試験メモリデバイスのサイズ、構成、タイミング
に関する情報を特定する、請求項１に記載のイベント型
テストシステム。 - 【請求項９】 上記データ記憶部のソフトウェアツール
は、上記ホストコンピュータにより指定されたメモリテ
ストパターンとそのホストコンピュータに与えられた被
試験メモリデバイスについての情報とに基づいてテスト
ベンチを発生するためのテストベンチ発生器と、そのテ
ストベンチ発生器により発生されたテストベンチをシミ
ュレートするロジックシミュレータを有する、請求項１
に記載のイベント型テストシステム。 - 【請求項１０】 上記データ記憶部に格納された、上記
アルゴリズミックパターンのライブラリと、上記テスト
ベンチ発生器と、上記ロジックシミュレータは、Ｃ／Ｃ
＋＋言語を含む高級言語により記述されたソフトウェア
ルーチンにより置き換えられる、請求項９に記載のイベ
ント型テストシステム。 - 【請求項１１】 上記ピンユニットのそれぞれは、 テストパターンを形成するための各イベントのタイミン
グデータを格納するためのイベントメモリと、 そのイベントメモリにアドレスデータを供給するための
アドレスシーケンサと、 そのイベントメモリからのタイミングデータに基づい
て、テストパターンを形成する手段と、 そのテストパターンを、被試験デバイスの対応するピン
に転送し、その被試験デバイスからの応答出力信号を受
信するためのピンエレクトロニクスと、 により構成される、請求項１に記載のイベント型テスト
システム。 - 【請求項１２】 半導体デバイスをテストするためのイ
ベント型テストシステムにおいて、 おのおのが複数のピンユニットを有する２またはそれ以
上のテスタモジュールを有し、その各ピンユニットは、
被試験半導体デバイスのピンに対応し、 ２またはそれ以上のテスタモジュールを収容するための
メインフレームと、 上記テスタモジュールと被試験デバイス間を電気的に接
続するためにそのメインフレーム上に装備されたテスト
フィクスチャと、 上記テスタモジュールとのコミュニケーションを行いテ
ストシステムの総合的動作を制御するホストコンピュー
タと、 特定されたテストパターンアルゴリズムおよび被試験メ
モリについての情報に基づいて、被試験個別メモリある
いは被試験デバイスに埋込まれたメモリをテストするた
めのメモリテストパターン発生をするためのイベントデ
ータをオフラインで生成するための手段と、 を有し、被試験デバイスのテストの開始前に、上記メモ
リテストパターンを発生するためのイベントデータを上
記ホストコンピュータに供給し、かつそのイベントデー
タをテスタモジュールに転送するように構成したことを
特徴とするイベント型テストシステム。 - 【請求項１３】 上記イベントデータをオフラインで生
成するための上記手段は、上記ホストコンピュータによ
り指定されたメモリテストパターンとそのホストコンピ
ュータに与えられた被試験メモリデバイスについての情
報とに基づいてテストベンチを発生するためのテストベ
ンチ発生器と、そのテストベンチ発生器により発生され
たテストベンチをシミュレートするロジックシミュレー
タを有する、請求項１２に記載のイベント型テストシス
テム。 - 【請求項１４】 上記イベントデータをオフラインで生
成するための上記手段における上記テストベンチ発生器
と上記ロジックシミュレータは、Ｃ／Ｃ＋＋言語を含む
高級言語により記述されたソフトウェアルーチンにより
置き換えられる、請求項１３に記載のイベント型テスト
システム。 - 【請求項１５】 上記ピンユニットのそれぞれは、 テストパターンを形成するための各イベントのタイミン
グデータを格納するためのイベントメモリと、 そのイベントメモリにアドレスデータを供給するための
アドレスシーケンサと、 そのイベントメモリからのタイミングデータに基づい
て、テストパターンを形成する手段と、 そのテストパターンを、被試験デバイスの対応するピン
に転送し、その被試験デバイスからの応答出力信号を受
信するためのピンエレクトロニクスと、 により構成される、請求項１２に記載のイベント型テス
トシステム。
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| US09/585831 | 2000-06-01 |
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| Publication Number | Publication Date |
|---|---|
| JP2002071763A true JP2002071763A (ja) | 2002-03-12 |
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100491463B1 (ja) |
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| DE (1) | DE10125344A1 (ja) |
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