KR20010109494A - 사상 기반 테스트 시스템에서 메모리 테스트를 위한모듈러 아키텍쳐 - Google Patents

사상 기반 테스트 시스템에서 메모리 테스트를 위한모듈러 아키텍쳐 Download PDF

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Abstract

모듈러 아키텍쳐를 갖는 사상 기반 테스트 시스템은 메모리와 로직 디바이스를 포함하는 다수의 반도체 디바이스를 동시에 테스트한다. 사상 기반 테스트 시스템은 테스트 중인 메모리의 물리적 고장 뿐만 아니라 기능적 고장 역시 검출한다. 사상 기반 테스트 시스템은, 각각이 다수의 핀 유닛을 갖는 두개 또는 그 이상의 테스터 모듈, 그 두개 또는 그 이상의 테스터 모듈을 수용하는 메인 프레임, 그 테스터 모듈 및 DUT를 전기적으로 연결하는 테스트 설비(fixture), 테스트 시스템의 전체 동작을 제어하는 호스트 검퓨터, 그리고 DUT 또는 독립형 메모리에 내장된 메모리를 테스트하기 위한 메모리 테스트 패턴을 생성하기 위하여 소프트웨어 툴 및 알고리즘 테스트 패턴의 라이브러리를 저장하는 데이터 기억장치를 포함한다. 각각의 테스터 모듈은 서로 독립적으로 동작한다. 테스트될 메모리를 고려한 정보 및 메모리 테스트 알고리즘은 메모리 테스트 이전에 호스트 컴퓨터에 의하여 구체화된다.

Description

사상 기반 테스트 시스템에서 메모리 테스트를 위한 모듈러 아키텍쳐{MODULAR ARCHITECTURE FOR MEMORY TESTING ON EVENT BASED TEST SYSTEM}
본 발명은 반도체 디바이스를 테스트 하는 사상 기반 테스트 시스템에 관한 것으로, 특히 메모리와 로직 디바이스를 갖는 다수의 반도체 디바이스를 동시에 테스트하기 위한 모듈러 아키텍쳐를 갖는 사상 기반 테스트 시스템에 관한 것이다. 이러한 사상 기반 테스트 시스템은 내장 메모리 및 독립형(stand-alone) 메모리에서의 물리적 고장 뿐만 아니라 기능적 고장 역시 검출한다.
반도체 메모리는, 컴퓨터 및 마이크로프로세서 기반 애플리케이션과 같은 마이크로 일렉트로닉스의 디지탈 로직 시스템 디자인의 상당히 중요한 요소이다. 특히, 내장 메모리는 현대 IC에 있어서 중요한 요소이다. 이 내장 메모리는, 레지스터 파일, FIFO, 데이터-캐쉬, 인스트럭션-캐쉬, 전송/수신 버퍼, 텍스처 처리용 저장장치 등에 기여한다. 현재, 내장 메모리와 독립형 메모리 디바이스는 LSI 테스터 ALPG(알고리즘 패턴 발생기) 유닛에 의해 발생된 사이클 기반 테스트 패턴에 의해 테스트된다. 오늘날, 사상 기반 벡터를 사용하여 메모리 디바이스를 테스트하는 가능한 방법이 없는 것 같다. 본 발명은 사상 환경에서 메모리 테스트를 수행하는 방법에 관한 것이다. 이 방법은 독립형 메모리 및 내장 메모리 모두에 적용 가능하다.
사상 기반 테스트 시스템에서, 채용되는 사상 개념은, 반도체 디바이스를 테스트하기 위해 사용되는 신호들에서 로직 상태의 어떤 변화이다. 예를들면, 그러한 변화는 스트로브 신호의 타이밍 에지 또는 테스트 신호의 상승 및 하강 에지이다. 사상의 타이밍은 기준 시점으로부터의 시간 길이에 관련되어 정의된다. 일반적으로, 그러한 기준 시점은 이전 사상(델타 시간)의 타이밍이다. 선택적으로, 그러한 기준 시점은 모든 사상(절대 시간)에 공통되는 고정 시작 시간이다.
사상 기반 테스트 시스템에서, 타이밍 메모리(사상 메모리)에서의 타이밍 데이터는, 각각의 그리고 모든 테스트 사이클에서 파형, 벡터, 지연등의 관한 복잡한 정보를 포함할 필요가 없기 때문에, 타이밍 데이터의 기술은 상당히 간소화된다. 사상 기반 테스트 시스템에서는 위에 언급된 바와같이, 일반적으로, 사상 메모리에 저장된 각 사상에 대한 타이밍(사상) 데이터는 현재의 사상와 마지막 사상 사이의시간 차이에 의해 표현된다. 인접 사상들(델타 시간) 사이의 그러한 시간 차이는 작기 때문에, 고정 시작 포인트(절대 시간)로부터의 시간 차이와는 달리, 메모리 내의 데이터 사이즈는, 작을 수 있으며, 메모리 용량의 감소를 가져온다.
IC 설계를 하는 동안, 설계자는 내장 메모리와 같은 메모리 디바이스의 RTL(레지스터 전송 레벨) 모델을 생성한다. 이들 모델은 Verilog 또는 VHDL과 같은 하이-레벨 기술 언어(High-level description language;HDL)로 쓰여진다. 이들 모델을 사용하여, 설계자는 Verilog/VHDL 시뮬레이션 테스트벤치(testbench)를 발전시킨다. 이들 시뮬레이션 테스트벤치에서의 기본적인 방법은 메모리로 그리고 메모리로부터의 데이터 트랜잭션의 타당성을 보장하기 위하여 메모리 읽기/쓰기 동작을 싸이클 별로 수행한다. 이러한 방법들은 기능적 테스트벤치로 알려져 있다. 기능적 테스트벤치의 테스트 벡터는 사상 형태 내부에 있으며, 이들은, 본 발명의 동일 양수인이 소유한 미국 특허 출원 제 09/340,371호 및 미국 특허 출원 제 09/406,300호에 기재된 사상 기반 테스트 시스템을 이용한 기능적 테스트를 수행하기 위하여 사용될 수 있다.
이들 기능적 테스트 벡터는 테스트중인 메모리로 그리고 메모리로부터의 데이터 트랜잭션의 타당성이라는 면에서 기능적 에러를 검출한다. 이들 테스트 벡터는 물리적 장애(메모리 셀 고착고장(stuck-at-fault), 두 셀의 접속, 라인의 연결, 패턴 민감도 고장 등)를 검출하도록 발전되지 않아서, 메모리의 물리적 고장을 검출하지 않는다. 그러한 고장에 직면하여, 테스트 중인 메모리로 그리고 메모리로부터의 데이터 트랜잭션은 여전히 정상이지만 데이터 그 자체는 에러가 될 수있다. 따라서, 물리적 고장에 대한 테스트가 필요하다.
두번째로, 만약 메모리의 기능적 테스트가 위의 미국 특허 출원서에 언급된 사상 기반 테스트 시스템에 대하여 수행된다면, 사상 환경에서 메모리를 테스트하는 것은 당연하고, 비용절감의 효과가 있다. 따라서, 사상 포멧에서 메모리 데스트 벡터를 발생시켜, 이들 사상 형성 벡터(event formed vector)를 메모리에 인가하는 방법이 필요하다.
따라서, 본 발명의 목적은, 내장 메모리 및/또는 독립형 메모리와 같은 메모리 디바이스를 테스트하기 위하여 사상 포멧에서 메모리 테스트 벡터를 발생하는 사상 기반 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 사이클 포멧에서 알고리즘 테스트 패턴의 사용과 함께 사상 포멧에서 메모리 테스트 벡터를 발생함으로써 테스트 중인 메모리 디바이스에서 물리적 고장 뿐만 아니라 기능적 고장을 검출하는 사상 기반 데스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 적어도 한 가지가 메모리 테스트인 두가지 또는 그 이상의 다른 여러가지 테스트를 병렬로 수행하는 모듈러 아키텍쳐를 갖는 사상 기반 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 두개 또는 그 이상의 테스터 모듈(핀 유닛 그룹)이 다른 것과는 독립적으로 동작하여 두가지 또는 그 이상의 서로 다른 또는 동일한 메모리 테스트를 동시에 병렬로 수행하는 모듈러 아키텍쳐를 갖는 사상 기반 테스트 시스템을 제공하는 것이다.
도 1은 모듈러 아키텍쳐를 갖는 사상 기반 테스트 시스템의 기본적인 구조를 나타내는 개략적인 블럭도.
도 2는 모듈러 아키텍쳐를 갖는 본 발명의 사상 기반 메모리 테스트 시스템의 기본 개념을 나타내는 개략적인 블럭도.
도 3은 본 발명의 사상 기반 메모리 테스트 시스템에서의 동작 시퀀스를 나타내는 흐름도.
도 4는 본 발명의 테스트 모듈의 사상 테스터(핀 유닛)에서의 구조의 일례를 도시하는 블럭도.
도 5는 다중 메모리 디바이스를 테스트하는 모듈러 아키텍쳐 사상 기반 테스트 시스템의 구성의 일례를 도시하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
19 : 테스트 디바이스
24 : 테스트 헤드
25 : 테스터 모듈
26 : 커넥터
27 : 테스트 설비
28 : 동작 보드
35 : 호스트 컴퓨터
37 : 메모리
57 : 결함 데이터 메모리
60 : 사상 메모리
61 : 드라이버/비교기
62 : 해제 유닛
63 : 타이밍 카운터/스캐일링 로직
64 : 사상 발생기
66 : 사상 테스터
본 발명의 사상 기반 테스트 시스템은, 각 핀 유닛이 시험중인 반도체 디바이스의 핀(DUT)에 대응되는 다수의 핀을 갖는 둘 또는 그 이상의 테스터 모듈, 둘 또는 그 이상의 테스터 모듈을 수용하는 메인 프레임, 메인 프레임에 설치되어 테스터 모듈과 DUT 사이를 전기적으로 접속하는 테스트 설비, 그 테스터 모듈과 통신하여 테스트 시스템의 전체 동작을 제어하는 호스트 컴퓨터, 및 독립형 메모리 또는 DUT에 내장된 메모리를 테스트하는 메모리 테스트 패턴을 생성하는 소프트 웨어 루틴 및 알고리즘 패턴의 라이브러리를 저장하고 호스트 컴퓨터에 의해 엑세스 가능한 데이터 저장장치를 포함한다. 본 발명에서, 각각의 테스터 모듈은 서로 독립적으로 동작하고, 테스트될 메모리에 관한 정보 및 메모리 테스트 알고리즘은 메모리를 테스트하기에 앞서 호스트 컴퓨터에서 구체화된다.
본 발명에 따라, 사상 기반 테스트 시스템은 메모리 디바이스를 테스트하기 위하여 사상 포멧에서 메모리 테스트 벡터를 생성할 수 있다. 그러한 메모리 테스트 벡터는 사이클 기반 포멧에서 알고리즘 패턴의 사용과 함께 생성될 수 있다. 따라서, 기능적인 고장 뿐만 아니라, 테스트 중인 메모리 디바이스의 물리적인 고장 역시 검출할 수 있다. 사상 기반 테스트 시스템이 두개 또는 그 이상의 테스터 모듈이 서로 독립적으로 동작하는 모듈러 아키텍쳐를 갖기 때문에, 두개 또는 그 이상의 다른 또는 동일한 메모리 테스트 또는 두 가지 또는 그 이상의 다른 타입의 테스트를 동시에 수행 할 수 있다. 독립형 및 내장 메모리 모두 설계 시뮬레이션환경과 동일한 사상 환경에서 테스트 할 수 있다. 또한 본 발명은 메모리의 물리적인 고장을 검출하기 위한 어떤 메모리 테스트 알고리즘의 사용도 가능하게 한다. 사상 형성 오프-라인 에서 메모리 벡터를 발생함으로써, 테스트 생산성은 상당히 개선될 수 있다.
다음으로, 본 발명의 실시예를 설명한다.
본 발명의 사상 기반 테스트 시스템은 도 1에 도시된 모듈러 아키텍쳐를 포함하며, 아래에서 간단히 설명한다. 또한, 본 발명의 동일 양수인이 소유한 미국 특허 출원 제09/434,821호 "Module Based Flexible Semiconductor Test System" 및 미국 특허 출원 제09/439,865 "Event Tester Architecture for Mixed Signal Testing"에 더욱 상세히 기술되어 있다.
테스트 헤드(테스트 시스템 메인 프레임)(24)는, 예를들어 테스트 설비(27)의 핀 수, 테스트 되는 디바이스의 타입, 및 테스트될 디바이스의 핀 수에 의존하는 다수의 테스터 모듈을 갖춘다. 테스트 설비와 테스트 모듈 사이의 인터페이스 (연결) 스펙(specification)은 어떠한 테스터 모듈도 테스트 시스템 메인 프레임(24) 에서의 임의의 위치에 인스톨 될수 있도록 표준화된다.
테스트 설비(27)은 동작 보드(28) 및 테스터 모듈과 전기적 및 기계적으로 연결되는 포고(pogo)-핀 같은 많은 수의 탄성 커넥터를 포함한다. 테스트 중인 디바이스(19)가 동작 보드(28)상의 테스트 소켓에 삽입됨으로써, 테스트 시스템과 전기적 접속이 이루어진다.
일반적으로, 테스터 모듈 각각은 8 또는 16핀 카드와 같은 다수의 인쇄 회로기판(핀 카드)를 갖는다. 더우기, 각각의 핀 카드는 16 또는 32핀 유닛과 같은 다수의 핀 유닛에 의해 구성된다. 예를들어, 고속 테스터 모듈(HSTM)(25)는 128핀 유닛(테스트 핀 또는 테스트 채널)에 대응되는 핀 카드를 포함하는 반면, 저속 테스터 모듈(LSTM)(25)은 256핀 유닛에 대응되는 인쇄 회로 기판을 인스톨한다. 그 핀 유닛들은 일반적으로 핀 카드 또는 테스터 모듈인 특정 핀 유닛 그룹에 할당된다. 후술하는 바와 같이, 각 핀 유닛은 사상 테스터에 의해 구성되어, 디바이스 핀에 대한 사상 기반 데이터(사상 타이밍 데이터)를 사용함으로써 테스트 패턴을 발생하며 디바이스 핀으로부터의 응답 출력을 평가한다.
각각의 테스터 모듈(25)는 인터페이스(커넥터)(26)과 함께 제공된다. 커넥터(26)은 테스트 설비(27)의 표준 스펙에 맞도록 정렬된다. 예를들어, 테스트 설비(27)의 표준 스펙에서, 커넥터 핀의 구조, 핀의 임피던스, 핀 사이의 거리(핀 피치), 및 핀의 상대적인 위치는 예정된 테스트 헤드에 대하여 정해진다. 모든 테스터 모듈에 대한 표준 스펙에 적합한 인터페이스(커넥터)(26)을 사용함으로써, 테스터 모듈의 다양한 조합의 테스트 시스템은 자유로이 설정 될 수 있다.
도 1의 구성으로, 시험 중인 디바이스 타입 및 테스트의 목적에 맞는 최적 비용/동작의 테스트 시스템이 설정될 수 있다. 더우기, 테스트 시스템의 동작 개선은 하나 또는 다수의 테스트 모듈을 대처함으로써 달성될 수 있으며, 따라서, 테스트 시스템의 전체 수명은 증가될 수 있다. 또한, 본 발명의 테스트 시스템은 동작이 서로 다른 다수의 테스트 모듈을 수용할 수 있으며, 따라서, 원하는 테스트 시스템의 동작은 대응하는 테스트 모듈에 의해 직접적으로 달성 가능하다. 그러므로, 테스트 시스템의 동작은 용이하게 그리고 직접적으로 개선 할 수 있다.
도 1의 기본 구조를 사용함으로써, 본 발명의 사상 기반 메모리 테스트 시스템은 도 2에 도시된 바와 같이 구성된다. 이러한 사상 기반 테스트 시스템의 모듈러 아키텍쳐는 하나의 태스크에 대한 핀 유닛 그룹을 할당하도록 하며, 다른 핀 유닛 그룹은 다른 태스크를 수행한다. 일반적으로, 핀 유닛 그룹은 테스터 모듈이지만, 반드시 테스터 모듈로 제한될 필요는 없다. 핀 그룹 유닛(모듈)에서의 모든 핀 유닛의 구조는 동일하지만, 다른 것과는 독립적으로 작용한다. 모든 핀 유닛은 사상 파형을 발생하고, 입력 사상 파일에서 핀 특징 정보를 근거로 하여 DUT 응답을 비교한다. 이러한 모듈러 구성에 따라 핀 유닛 그룹은 DUT 핀의 고유 그룹으로 할당되고, 그 DUT 핀 그룹을 테스트 한다.
도 2의 예는 로직 및 메모리 디바이스 또는 다른 기능 블럭을 테스트 하는 512 핀 모듈러 사상 기반 테스트 시스템이다. 메인 프레임(24)는 테스트가 예상되는 디바이스의 512 핀을 커버하도록 도면에 나타난 바와같이 각기 다른 수의 핀 유닛을 갖는 테스터 모듈(251-254)를 인스톨한다. 테스터 모듈(251)에는 256핀 유닛 이 있으며, 테스터 모듈(252)에는 128핀 유닛이 있으며, 테스터 모듈(253)(254)에는 각기 64핀 유닛이 있다. 도 2의 사상 기반 테스트 시스템은 워크스테이션으로서 유닉스 또는 NT와 같은 호스트 컴퓨터(35), 및 다양한 소프트 웨어 및 데이터 뿐만 아니라 메모리 테스트 알고리즘의 라이브러리를 저장하는 메모리(37)를 포함한다. 그 호스트 컴퓨터(35)는 사상 기반 테스트 시스템의 전체 동작을 제어한다.
도 2의 사상 기반 테스트 시스템은 특히 시스템-온-칩(SOC) IC와 같은 다중 기능 블럭을 갖는 반도체 디바이스(DUT)를 테스트 하는 데 특히 유리하다. DUT가 세개의 로직 기능 블럭 및 하나의 메모리 블럭을 갖는다고 가정할때, 가장 작은 테스터 모듈(254)가 메모리 테스트를 위해 할당되고, 나머지 테스터 모듈(251-253)은 로직 테스트를 위해 DUT핀의 세개의 다른 그룹에 할당될 수 있다.
로직 핀 유닛 그룹에 대하여, 사상 테스트 데이터는 설계 시뮬레이션 테스트벤치로부터, VCD(value change dump) 포멧, 즉 사상 포멧에서 얻어진다. 그러나, 본 발명에 대한 종래기술 부분에 관련되어 전술한 바와 같이, 물리적 고장(기능적 고장과는 달리)을 검출하는 메모리 테스트 데이터는 사상 형태에서는 유용하지 않다. 이는 설계자가 메모리에서 물리적 고장을 검출하기 위하여 Verilog/VHDL 테스트벤치를 쓰지 않기 때문이다. 전통적으로, 테스터의 메모리 ALPG(알고리즘 패턴 발생기) 유닛에 의해 발생된 사이클화된 메모리 테스트 벡터는 메모리 디바이스를 테스트하기 위해 사용되고 있다.
그러므로, 본 발명에서는, 위에서 언급한 어려움을 극복하고 사상 환경에서 메모리 디바이스를 테스트하기 위하여, 메모리 테스트 알고리즘의 라이브러리는 테스트 시스템의 메모리(37)에서 발전되고 인스톨된다. 그 테스트 알고리즘의 라이브러리에 추가로, 테스트벤치 발생기, Verilog/VHDL 시뮬레이터 및 컬파일러는 메모리(37) 내에 존재한다. 테스트 알고리즘은 채커 보드(checker board), 마칭(marching), 워킹(walking) 및 갤러핑(galloping) 패턴과 같은 알고리즘 테스트 패턴을 포함하는 다양한 메모리 테스트 패턴을 포함한다.
본 발명의 방법에서, 사용자는 테스트 알고리즘(31)으로부터 하나 또는 다수의 테스트 알고리즘 타입을 선택하여 메모리 크기, 구성, 및 타이밍(33)과 같이 테스트될 메모리 정보에 관한 입력을 제공한다. 이 입력을 근거로, 테스트벤치 발생기는, 메모리 테스트 패턴을 발생하기 위하여 Verilog/VHDL 시뮬레이터에 의해 사용되는, 메모리에 대한 테스트벤치를 발생한다.
즉, 테스트벤치 발생기는 특정 테스트 패턴 알고리즘 및 정보에 기초한 테스트벤치(테스트 데이터)를 생성하기 위한 소프트웨어 툴이다. 그 테스트벤치는 테스트될 메모리의 지연과 같은 타이밍, 메모리 사이즈, 및 핀 할당에 일치하여 만들어진 제어 데이터, 쓰기 데이터, 및 어드레스 데이터를 포함한다. 테스트벤치(테스트 데이터)의 시퀀스는 사용자에 의해 구체화된 테스트 패턴 알고리즘에 의해 결정된다.
테스트벤치의 인터그리티(integrity)는 고장 프리 테스트 패턴을 얻기 위하여 Verilog/VHDL 시뮬레이터에 의해 산정된다. Verilog/VHDL 시뮬레이터는, 테스트벤치(알고리즘 테스트 패턴)이 올바르게 디바이스 모델을 테스트하는지를 체크하도록 테스트벤치를 디바이스 모델에 인가하기 위한 로직 시뮬레이터이다. 에러가 발견되면, 그 정보는 테스트벤치 발생기에 피드백되고, 테스트벤치의 정정된 버젼은 테스트벤치 발생기에 의해 재 생산된다. 따라서, Verilog/VHDL은 궁극적으로 확인된 메모리 테스트 패턴을 사상 컴파일러에 제공한다.
사상 컴파일러는 이들 패턴을 테스트 모듈(25)에 전송되는 사상 포멧으로 전환한다. VCD 데이터(시뮬레이터 출력 데이터)를 사상 포멧으로 변환하는 그 컴파일러 방법론(methodology)은 본 발명의 동일 양수인이 소유한 미국 특허 출원 제 60/156,121 "Method for Test Vector Translation Using a Blackboard System Approach"에 기재되어 있다. 다음으로, 호스트 컴퓨터(35)는 이러한 사상 테스트 데이터를 테스트 중인 메모리에 대하여 할당된 핀 유닛 그룹(테스터 모듈(254))로 보낸다.
이 사상 데이터는 테스터 모듈(254)의 핀 유닛에 의해 물리적인 파형으로 전환되고, 그 테스터 모듈(254)은 그 파형을 테스트 중인 메모리 블럭에 인가하고, 그 메모리 블럭으로부터 결과를 받아 고장 상태를 결정하기 위하여 그 결과를 입력 데이터와 비교한다. 핀 유닛 그룹(테스터 모듈)이 서로 독립적으로 동작하기 때문에, 테스터 모듈(251-253)은 DUT의 로직 블럭의 로직 테스트를 테스터 모듈(254)에 의해 수행된 메모리 테스트와는 병렬로 수행한다.
이 방법에서의 이러한 동작 시퀀스는 도 3에 도시된다. 도 3의 예에서, 사용자는 단계(41)에서 테스트 중인 메모리를 고려한 스펙을 입력한다. 앞에서 언급된 바와 같이, 테스트 중인 메모리는 내장 메모리 또는 독립형 메모리 일 수 있다. 사용자 스펙은, 테스트 패턴 알고리즘의 라이브러리로부터 테스트 패턴 알고리즘의 선택사항을 포함하며, 또한 메모리 용량과 같은 메모리 사이즈, 핀 할당과 같은 구성, 및 지연과 같은 타이밍을 포함하는 테스트 중인 메모리에 관한 정보를 포함한다.
단계(42)에서, 테스트벤치 발생기는 테스트 중인 메모리에 관한 다양한 스펙 및 구체화된 테스트 패턴 알고리즘을 근거로 하는 테스트 중인 메모리에 대한 테스트벤치를 발생한다. 상술한 바와 같이, 테스트벤치는 테스트될 메모리의 처리 속도, 메모리 사이즈, 및 핀 할당에 일치하도록 제어 데이터, 쓰기 데이터, 어드레스 데이터를 포함한다. 테스트벤치(테스트 데이터)의 시퀀스는 사용자에 의해 구체화된 핑퐁(ping-pong) 패턴 또는 체커보드 패턴 등과 같은 테스트 패턴 알고리즘에 의해 결정된다. 따라서, 테스트벤치는 단계(43)에서 생성된다.
단계(44)에서, 테스트벤치는 고장 프리 테스트 패턴을 얻기 위하여 Verilog/VHDL 시뮬레이터에 의해 수신된다. Verilog/VHDL 시뮬레이터는 그 테스트벤치를 디바이스 모델(테스트될 메모리)에 인가하여 테스트 시뮬레이션을 수행하여, 테스트벤치를 확인한다. 따라서, Verilog/VHDL 시뮬레이터는 궁극적으로 단계(45)에서 고장 프리 메모리 테스트 패턴을 생성한다.
단계(46)에서, 컴파일러는 확인된 메모리 테스트 패턴을 사상 포멧으로 전환함으로써 테스트 데이터의 사상 파일을 만든다. 단계(47)에서, 호스트 컴퓨터(35)는 이 사상 테스트 데이터를 메모리 테스트를 위해 할당된 핀 유닛 그룹(테스터 모듈(254)에 보낸다. 그 사상 테스트 데이터는 테스터 모듈(254)의 핀 유닛에 의해 어드레스 신호, 읽기 데이터, 및 제어 신호 등의 물리 테스트 파형으로 전환된다. 단계(48)에서, 테스터 모듈은 그 테스트 파형을 테스트 중인 메모리 블럭에 인가하고, 테스트 중인 메모리 블럭으로부터 결과를 받아 고장 상태를 결정하기 위하여 그 결과를 입력 데이터와 비교한다.
위에서 언급한 바와 같이, 각 핀 유닛은 사상 테스터에 의해 형성되며, 그러한 예는 도 4에 도시된다. 도 4의 사상 테스터는 시스템 버스(64)를 통하여 호스트 컴퓨터(35)에 연결되는 프로세서(67) 및 인터페이스(53)을 포함한다. 인터페이스(53)는, 예를들어 데이터를 호스트 컴퓨터(35)로부터 사상 테스터 보드의 레지스터(도시하지 않음)로 전송하여 사상 테스터로 하여금 테스트 중인 디바이스의 입력/출력 핀을 할당 하도록 하기 위하여 사용된다. 예를들어, 호스트 컴퓨터가 그룹 할당 어드레스를 보내면, 인터페이스(53)은 그 그룹 할당 어드레스를 해석하여 호스트 컴퓨터로부터의 데이터가 특정된 사상 테스터 보드의 레지스터 내에 저장되도록 한다.
프로세서(67)은, 예를들어 각 핀 카드 또는 각 테스터 모듈에 제공되어, 사상(테스트 패턴)의 발생, 테스트 중인 디바이스로부터의 출력신호의 산출, 및 결함 데이터의 탐지를 포함하는 사상 테스터 보드에서의 동작을 제어한다. 프로세서(67)은 각 핀 유닛에 제공 될 수 있다. 더우기, 프로세서(67)은 항상 핀 카드 또는 테스터 모듈에 제공될 필요는 없으며, 동일한 제어 기능이 사상 테스터 보드의 호스트 컴퓨터(35)에 의해 직접적으로 이루어 질 수 있다.
어드레스 제어기(58)는, 예를들어, 대부분의 간단한 경우에, 프로그램 카운터이다. 그 어드레스 제어기(58)는 결함 데이터 메모리(57) 및 사상 메모리(60)에서 인가되는 어드레스를 제어한다. 사상 타이밍 데이터는 테스트 프로그램으로서호스트 컴퓨터(35)에서 사상 메모리(60)로 전송되어 그곳에 저장된다.
사상 메모리(60)는 위에서 언급된 바와 같이 사상 데이터를 각 사상의 타이밍을 정의하는 사상 타이밍 데이터를 정의한다(포인트를 '1'에서 '0'으로, '0'에서 '1'로 변경). 예를들어, 사상 타이밍 데이터는 두개의 데이터 타입으로 저장되며, 여기서, 하나는 기준 클럭 사이클의 정수 곱을 나타내며, 다른 하나는 그 기준 클럭 사이클의 소수를 나타낸다. 오히려, 사상 타이밍 데이터는 그 사상 메모리(60)에 저장되기 전에 압축된다.
핀 유닛(사상 테스터)은 해제 유닛(62), 타이밍 카운트/스케일링 로직(63), 및 사상 발생기(64)를 더 포함한다. 해제 유닛(62)는 사상 메모리(60)로부터의 압축된 타이밍 데이터를 해재(재생)한다. 타이밍 카운터/스캐일링 로직(63)은 그 사상 타이밍 데이터를 수정하거나 더함으로써 각 사상의 시간 길이 데이터를 생성한다. 그 시간 길이 데이터는 기 설정된 기준 점으로부터 시간 길이(지연 시간)에 의해 각 사상의 타이밍을 표현한다.
사상 발생기(64)는 그 시간 길이 데이터를 근거로 테스트 패턴을 생성하여 드러이버/비교기(핀 일렉트로닉스)(61)를 통해 테스트 중인 디바이스(19)로 제공한다. 따라서, 응답 출력이 산정되어 테스트 중인 디바이스(19)의 특정 핀이 테스트된다. 드라이버/비교기(61)는 주로 특정 디바이스 핀에 인가되는 테스트 패턴을 구동하는 드라이버와, 테스트 패턴으로부터의 디바이스 핀의 출력신호의 전압 레벨을 결정하는 비교기로 이루어지며, 출력 데이터와 원하는 로직 데이터를 비교한다.
또한, 가능한 여러가지 선택적인 구성이 있으며, 이를 다음에 설명한다.
첫번째 실시예에서, 도 3에 도시된 모든 동작은 오프-라인으로 처리될 수 있으며, 테스트벤치 발생기, Verilog/VHDL, 그리고 사상 컴파일러는 호스트 컴퓨터(35) 에서 메모리(37)로 인스톨될 필요는 없다. 메모리 테스트 패턴을 발전시킴으로써 오프-라인은 IC 제조상의 테스트 비용을 상당히 개선할 수 있다. 이러한 상황에서, 사상 형태에서의 메모리 테스트 패턴은 직접적으로 사상 기반 테스트 시스템에 로드되어 DUT로 인가된다.
두번째 실시예에서, 테스트벤치 발생기, 테스트 알고리즘의 라이브러리, 및 Verilog/VHDL 시뮬레이터를 사용하는 대신에, C/C++ 같은 하이 레벨 언어에 의해 작성된 소프트웨어 루틴의 라이브러리는 메모리 패턴을 발생하는데 사용될 수 있다. 따라서, 도 3의 단계(42)(43)(44)는 이러한 선택적인 동작으로 대체될 수 있다. C/C++ 같은 하이 레벨 언어가 엔지니어가 코드를 쓰고 디버그하는데 더욱 용이하기 때문이다. 더우기, C/C++의 코드는 워크스테이션(35) 또는 호스트 컴퓨터에서 쉽게 컴파일된다. C/C++를 사용할때, 오프-라인에서 컴파일하는 것 역시 용이하다.
이러한 C/C++ 루틴의 라이브러리는, 호스트 컴퓨터(35)의 메모리에 존재할 수 있으며(도 1의 테스트 알고리즘, 테스트벤치 발생기 및 Verilog/VHDL 시뮬레이터의 라이브러리를 대체함으로써), 또는 메모리 테스트 패턴을 발전시키기 위하여 첫번째 실시예에서 설명된 오프-라인에서 사용될 수 있다.
세번째 실시예에서, 하나의 핀 유닛 그룹을 테스트 중인 메모리에 할당하고 나머지는 테스트 중인 로직에 할당하는 대신, 모든 핀 유닛 그룹은 테스트 메모리디바이스에 할당될 수 있다. 그러한 구성으로, 다중 메모리 디바이스는 동시에 테스트 될수 있다. 이러한 동작은 특히 독립형 메모리를 테스트하는데 유용하다. 예를들어, 도 2와 동일한 핀 수(512핀)을 사용함으로써, 8 메모리 디바이스는 도 5에 도시된 시간과 동시에 병렬로 테스트 가능하다. 이 구성은 특히 병렬로 다중 칩을 테스트하고, 메모리 결함을 확인하고 , 리던던시 해석과 회복을 수행하는 웨이퍼-소트 테스트에서 유용하다. 테스트시 그 이상의 유사성은 사상 테스트 시스템의 핀 그룹마다 듀얼-DUT 또는 쿼드-DUT를 할당함으로써 얻어질 수 있다. 예를들어, 도 5의 핀 그룹당의 쿼드-DUT로, 32 메모리 디바이스가 동시에 테스트 될 수 있다.
이와같이, 본 발명에 따라, 사상 기반 테스트 시스템은 메모리 디바이스를 테스트하기 위한 사상 포멧으로 메모리 테스트 벡터의 생성이 가능하다. 그러한 메모리 테스트 벡터는 사이클 기반 포멧에서 알고리즘 패턴의 사용과 함께 생성될 수 있다. 따라서, 테스트 중인 메모리 디바이스의 기능적인 고장 뿐만 아니라, 물리적인 고장 역시 검출된다. 사상 기반 테스트 시스템이 두개 또는 그 이상의 테스터 모듈이 서로 독립적으로 동작하는 모듈러 아키텍쳐를 갖기 때문에, 두가지 또는 그 이상의 다른 또는 동일한 메모리 테스트, 또는 두가지 또는 그 이상의 다른 종류의 테스트가 동시에 이루어질 수 있다. 독립형 메모리와 내장 메모리는 모두 설계 시뮬레이션 환경과 동일한 사상 환경에서 시험 가능하다. 본 발명에 따라, 메모리의 물리적 고장을 검출하기 위한 어떠한 메모리 테스트 알고리즘의 사용 또한 가능하다. 사상 형태 오프-라인에서 메모리 벡터를 발생함으로써, 테스트 생산성은 상당히 개선될 수 있다.
본 명세서에서는 바람직한 실시예만을 상세히 도시 및 설명하였지만, 상기 기술 내용에 비추어 본 발명의 기술 사상과 의도된 기술 범위로부터 벗어나지 않는 첨부된 청구항 범위 내에서 본 발명의 다양한 변경 및 변화가 가능하다는 것은 자명하다.

Claims (15)

  1. 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템에 있어서,
    각 핀 유닛이 시험중인 반도체 디바이스(DUT)의 디바이스 핀에 대응되는 다수의 핀을 갖는 둘 또는 그 이상의 테스터 모듈;
    상기 둘 또는 그 이상의 테스터 모듈을 수용하는 메인 프레임;
    상기 메인 프레임에 설치되어 상기 테스터 모듈과 상기 DUT를 전기적으로 접속하는 테스트 설비;
    상기 테스터 모듈과 통신하여 상기 테스트 시스템의 전체 동작을 제어하는 호스트 컴퓨터; 및
    독립형 메모리 또는 상기 DUT 내부의 내장 메모리를 테스트하는 메모리 테스트 패턴을 생성하는 소프트 웨어 툴 및 알고리즘 테스트 패턴의 라이브러리를 저장하고 상기 호스트 컴퓨터에 의해 엑세스 가능한 데이터 저장장치를 포함하며;
    상기 각각의 테스터 모듈은 서로 독립적으로 동작하며, 테스트될 상기 메모리에 관한 정보 및 메모리 테스트 알고리즘은 상기 내장 메모리 또는 상기 독립형 메모리를 테스트하기에 앞서 상기 호스트 컴퓨터에서 구체화되는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  2. 제1항에 있어서, 상기 다수의 핀 유닛의 일부분은 상기 DUT의 로직 테스팅에 할당되고, 상기 다수의 핀 유닛의 나머지 부분이 메모리 테스팅에 할당되는 것을특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  3. 제1항에 있어서, 상기 다수의 핀 유닛의 전부는 메모리 테스팅에 할당되어 상기 사상 기반 테스트 시스템에 의해 다수의 메모리를 동시에 테스트하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  4. 제1항에 있어서, 상기 테스터 모듈의 각각은 다수의 핀 유닛을 포함하며, 그 전체 개수가 다른 테스터 모듈과 동일하거나 또는 서로 다른 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  5. 제1항에 있어서, 상기 테스터 모듈과 상기 테스트 설비 사이를 연결하는 스펙은 표준화되는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  6. 제1항에 있어서, 상기 DUT를 마운팅하는 메카니즘을 갖는 동작 보드를 더 포함하고, 상기 테스트 설비는 상기 동작 보드와 상기 테스터 모듈 사이를 전기적으로 연결하는 연결 메카니즘을 갖는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  7. 제1항에 있어서, 상기 테스터 모듈의 각각은 다수의 핀 카드를 포함하며, 그각각의 핀 카드는 다수의 핀 유닛을 포함하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  8. 제1항에 있어서, 사용자는 테스트될 메모리의 타이밍, 구성, 및 사이즈를 포함하는 테스트될 메모리에 관한 상기 정보 및 상기 알고리즘 테스트 패턴의 라이브러리로부터 상기 메모리 테스트 알고리즘을 구체화하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  9. 제1항에 있어서, 상기 데이터 저장장치내의 상기 소프트 웨어 툴은,
    상기 호스트 컴퓨터에 제공된 테스트될 메모리에 관한 상기 정보 및 상기 호스트 컴퓨터에서 구체화된 상기 메모리 테스트 패턴에 근거한 테스트벤치를 발생하는 테스트벤치 발생기; 및
    상기 테스트벤치 발생기에서 발생된 상기 테스트벤치를 시뮬레이션하여 상기 테스트벤치의 타당성을 확인하는 로직 시뮬레이터를 포함하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  10. 제9항에 있어서, 상기 데이터 저장장치의 로직 시뮬레이터, 테스트벤치 발생기, 및 상기 알고리즘 패턴의 라이브러리는, C/C++ 언어를 포함하는 하이 레벨 언어로 쓰여진 소프트웨어 루틴으로 대체되는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  11. 제1항에 있어서, 상기 각각의 핀 유닛은,
    테스트 패턴을 생성하기 위하여 각 사상에 대한 사상 타이밍 데이터를 저장하는 사상 메모리;
    어드레스 데이터를 상기 사상 메모리로 제공하는 어드레스 시퀀서;
    상기 사상 메모리로부터 상기 타이밍 데이터에 근거한 상기 테스트 패턴을 생성하는 수단; 및
    상기 테스트 패턴을 DUT의 대응하는 핀에 전송하고 그 DUT로부터 응답 출력 신호를 받는 핀 일렉트로닉스를 포함하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  12. 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템에 있어서,
    각 핀 유닛이 시험중인 반도체 디바이스(DUT)의 DUT 핀에 대응되는 다수의 핀을 가지며, 각각이 서로 독립적으로 동작하는 둘 또는 그 이상의 테스터 모듈;
    상기 둘 또는 그 이상의 테스터 모듈을 수용하는 메인 프레임;
    상기 메인 프레임에 설치되어 상기 테스터 모듈과 상기 DUT를 전기적으로 접속하는 테스트 설비;
    상기 테스터 모듈과 통신하여 상기 테스트 시스템의 전체 동작을 제어하는 호스트 컴퓨터; 및
    독립형 메모리 또는 상기 DUT 내부의 내장 메모리인 테스트 중인 메모리에관한 정보 및 테스트 패턴 알고리즘을 구체화함으로써, 메모리 테스트 패턴을 발생하는 사상 데이터 오프-라인을 생성하는 수단을 포함하며;
    상기 메모리 테스트 패턴을 발생하는 사상 데이터는 상기 호스트 컴퓨터로 제공되며, 상기 DUT를 테스트하기에 앞서 상기 테스터 모듈로 전송되는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  13. 제12항에 있어서, 상기 사상 데이터 오프-라인을 생성하는 수단은,
    상기 호스트 컴퓨터에 제공된 테스트될 상기 메모리에 관한 상기 정보 및 상기 호스트 컴퓨터에서 구체화된 상기 메모리 테스트 패턴을 근거로 하는 테스트벤치를 발생하는 테스트벤치 발생기; 및
    상기 테스트벤치의 타당성을 확인하기 위하여 상기 테스트벤치 발생기에 의해 발생된 상기 테스트벤치를 시뮬레이션하는 로직 시뮬레이터를 포함하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  14. 제13항에 있어서, 상기 사상 데이터 오프-라인을 생성하는 수단내의 로직 시뮬레이터 및 상기 테스트벤치 발생기는 C/C++ 언어를 포함하는 하이 레벨 언어로 쓰여진 소프트웨어 루틴으로 대체되는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
  15. 제12항에 있어서, 상기 핀 유닛의 각각은,
    테스트 패턴을 생성하기 위하여 각 사상에 대한 사상 타이밍 데이터를 저장하는 사상 메모리;
    상기 사상 메모리에 어드레스 데이터를 제공하는 어드레스 시퀀서;
    상기 사상 메모리로부터의 상기 타이밍 데이터를 근거로 상기 테스트 패턴을 생성하는 수단; 및
    상기 DUT의 대응 핀에 상기 테스트 패턴을 전송하고 상기 DUT로부터 응답 출력 신호를 받는 핀 일렉트로닉스를 포함하는 것을 특징으로 하는 반도체 디바이스를 테스트하기 위한 사상 기반 테스트 시스템.
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