TWI779586B - 測試電路系統的方法及相關電路系統 - Google Patents

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Abstract

電路系統包含第一電路、第二電路及比較器。第二電路與第一電路具有實質相同之結構。在測試模式中，電路系統使第一電路及第二電路同步執行實質相同之測試操作。在執行測試操作的過程中，比較器持續比較第一電路內部產生之第一中間訊號及第二電路內部產生之與第一中間訊號相對應的第二中間訊號。在第一中間訊號與第二中間訊號相異時，電路系統使第一電路及第二電路停止執行測試操作，並使第一電路及第二電路執行掃描傾倒操作以紀錄第一電路所傳輸的訊號及第二電路所傳輸的訊號。

Description

測試電路系統的方法及相關電路系統
本揭露是有關於一種測試電路系統的方法，特別是指一種在電路系統產生錯誤時，能夠記錄電路訊號的方法及相關的電路系統。
一般來說，為了維持晶片的品質，不論是在晶片出貨前或是在是客戶退貨時，都需要對晶片進行測試，並在發現因製造缺陷造成的錯誤時，分析錯誤出現的原因，從而改進電路的設計及/或晶片的製程。在現有技術中，常會在晶片的所有暫存器設置掃描鍊(scan chain)，並在進行測試而發現晶片的運作不正常時，透過掃描鍊將晶片的暫存器數值讀出，以進一步的分析錯誤發生的原因。
然而，在發現晶片出現錯誤到實際啟動掃描鍊以將晶片的的暫存器數值讀出的兩個階段之間常會有時間差，導致掃描鍊所讀出的數值常常是晶片發生錯誤許久以後才產生的數值，而並非晶片發生錯誤的當下所產生的數值，因此難以有效地據以判斷出錯誤的原因。在此情況下，如何提升晶片測試的效率便成為了本領域有待解決的問題。
本發明的一實施例提供一種電路系統。電路系統包含第一電 路、第二電路及比較器。第一電路用以執行至少一應用操作。第二電路與該第一電路具有相同之結構，用以執行該至少一應用操作。在測試模式中，該第一電路及該第二電路同步執行相同之一測試操作，在該第一電路及該第二電路同步執行該測試操作的過程中，該比較器用以比較該第一電路內部產生之一第一中間訊號及該第二電路內部產生之與該第一中間訊號相對應的一第二中間訊號，及在該比較器判斷該第一中間訊號與該第二中間訊號相異時，該第一電路及該第二電路停止執行該測試操作，並使該第一電路及該第二電路執行一掃描傾倒操作以獲取該第一電路當下產生的複數個第一傳輸訊號及該第二電路當下產生的複數個第二傳輸訊號。
本發明的另一實施例提供一種測試電路系統的方法，其中該測試電路系統包含一第一電路及一第二電路，該第一電路及該第二電路具有相同之結構。該方法包含使該第一電路及該第二電路同步執行相同之一測試操作，在該第一電路及該第二電路同步執行該測試操作的過程中，比較該第一電路內部產生之一第一中間訊號及該第二電路內部產生之與該第一中間訊號相對應的一第二中間訊號，在該第一中間訊號與該第二中間訊號相異時，使該第一電路及該第二電路停止執行該測試操作，及在該第一電路及該第二電路停止執行該測試操作之後，使該第一電路及該第二電路執行一掃描傾倒操作以獲取該第一電路當下產生的複數個第一傳輸訊號及該第二電路當下產生的複數個第二傳輸訊號。
100:電路系統
110A:第一電路
110B:第二電路
112A1:第一功能單元
112A2:第一功能單元
112AM:第一功能單元
112B1:第二功能單元
112B2:第二功能單元
112BM:第二功能單元
114A:第一掃描鍊暫存器組
114B:第二掃描鍊暫存器組
120:比較器
130A:第一多工器
130B:第二多工器
140:系統匯流排
150:主記憶體
160:輸入指令多工器
200:方法
300:電路系統
310A:第一電路
310B:第二電路
312A1:第一功能單元
312A2:第一功能單元
312AM:第一功能單元
312B1:第二功能單元
312B2:第二功能單元
312BM:第二功能單元
312C1:第三功能單元
312C2:第三功能單元
312CM:第三功能單元
314A:第一掃描鍊暫存器組
314B:第二掃描鍊暫存器組
314C:第三掃描鍊暫存器組
320:比較器
330A:第一多工器
330B:第二多工器
330C:第三多工器
340:系統匯流排
350:主記憶體
360A:第一輸入指令多工器
360B:第二輸入指令多工器
370A:第一延遲單元
370B:第二延遲單元
400:方法
S210:步驟
S220:步驟
S230:步驟
S240:步驟
S410:步驟
S420:步驟
S430:步驟
S440:步驟
S450:步驟
S460:步驟
S470:步驟
SIGM1:第一中間訊號
SIGM2:第二中間訊號
SIGM3:第三中間訊號
第1圖是本發明一實施例的電路系統的示意圖。
第2圖是測試第1圖之電路系統的方法流程圖。
第3圖是本發明另一實施例的電路系統的示意圖。
第4圖是測試第3圖之電路系統的方法流程圖。
第1圖是本發明一實施例的電路系統100的示意圖。電路系統100可包含第一電路110A、第二電路110B及比較器120。第一電路110A可以用來執行電路系統100的至少一應用操作，例如但不限於對電路系統100中的記憶體進行讀取或寫入及執行記憶體中所儲存的程式並進行對應的操作及運算。此外，在本實施例中，第二電路110B與第一電路110A具有實質相同的結構，並且可以執行實質相同的至少一應用操作。舉例來說，電路系統100可以是包含多個電路的單晶片，而第一電路110A及第二電路110B可以是實質相同的處理器或運算單元，例如但不限於為中央處理器、繪圖處理器及乙太網路控制器。在某些實施例中，第二電路110B與第一電路110A具有完全相同的電路佈局。
第2圖是測試電路系統100的方法200的流程圖。方法200包含步驟S210~S240。
步驟S210：使第一電路110A及第二電路110B同步執行實質相同之測試操作；步驟S220：在第一電路110A及第二電路110B同步執行測試操作的過程中，比較第一電路110A內部產生之第一中間訊號SIGM1及第二電路110B內部產生之第二中間訊號SIGM2；步驟S230：在第一中間訊號SIGM1與第二中間訊號SIGM2相異時，使第一電路110A及第二電路110B停止執行測試操作；及步驟S240：在第一電路110A及第二電路110B停止執行測試操作之後，使第一電路110A及第二電路110B執行掃描傾倒(scan dump) 操作。
在步驟S210中，第一電路110A及第二電路110B可以同步執行相同的測試操作，在一些實施例中，測試人員可以選擇第一電路110A在實際應用中會執行的應用操作之一作為測試操作，也可以另外提供專門用來測試的指令來作為測試操作。
在第1圖中，電路系統100還可包含系統匯流排140、主記憶體150及輸入指令多工器160。主記憶體150可以儲存測試操作所需的複數個指令，而系統匯流排140可耦接於主記憶體150及第一電路110A，因此第一電路110A可以透過系統匯流排140取得主記憶體150中所儲存的資料以執行對應的操作。此外，第一輸入指令多工器160可具有第一輸入端、第二輸入端及輸出端，第一輸入指令多工器160的第一輸入端可耦接於第一電路110A的指令輸入端、第一輸入指令多工器160的第二輸入端可耦接於系統匯流排140，而第一輸入指令多工器160的輸出端可耦接於第二電路110B的指令輸入端。在此設置下，第一輸入指令多工器160可在測試模式中，使第二電路110B接收到與第一電路110A相同的指令訊號，而在一般的應用模式下，則可以使第二電路110B自系統匯流排140接收執行應用操作所需的複數個指令訊號。
由於在步驟S210中，第一電路110A及第二電路110B是依據相同的指令同步執行測試操作，因此在第一電路110A及第二電路110B皆未發生錯誤的情況下，兩者的行為應該相同。亦即，在同一時間，第一電路110A及第二電路110B內部所產生的訊號應該相同，然而，當第一電路110A及第二電路110B的至少其中一者出現錯誤時，兩者內部所產生的訊號可能會開始產生差異。
在步驟S220中，比較器120可以持續地比較第一電路110A內部產生之第一中間訊號SIGM1及第二電路110B內部產生之第二中間訊號SIGM2，以判斷是否有可能的錯誤產生。在本實施例中，第一中間訊號SIGM1與第二中間訊號SIGM2是為互相對應的訊號，也就是說，第一中間訊號SIGM1及第二中間訊號SIGM2是分別由第一電路110A及第二電路110B(承前，兩者具有實質相同的結構)中相對應的元件或單元於相對應的訊號端點所產生的傳輸訊號。在第1圖中，第一電路110A可包含第一功能單元112A1~112AM，而第二電路110B可包含第二功能單元112B1~112BM。在此情況下，第一中間訊號SIGM1可以是在第一功能單元112A1~112AM之間傳輸的資料訊號，而第二中間訊號SIGM2可以是在第二功能單元112B1~112BM之間傳輸之資料訊號。
舉例來說，第一功能單元112A1及第二功能單元112B1可例如為控制器，而第一功能單元112A2及第二功能單元112B2可例如為記憶體，此時第一中間訊號SIGM1可以是在第一控制器112A1及第一記憶體112A2之間傳輸的資料訊號，而第二中間訊號SIGM2可以是在第二控制器112B1及第二記憶體112B2之間傳輸的資料訊號，但不以此為限。
此外，在第1圖中，電路系統100還可包含第一多工器130A及第二多工器130B。第一多工器130A可具有複數個輸入端及輸出端，第一多工器130A的複數個輸入端可分別耦接於第一功能單元112A1~112AM的複數個特定訊號端(非僅限於圖中所示)，而第一多工器130A的輸出端可耦接於比較器120。第一多工器130A可以將第一功能單元112A1~112AM的複數個特定訊號端中被選定之訊號端所傳輸中的傳輸訊號傳輸至比較器120以作為第一中間訊號SIGM1。相似地，第二多工器130B可具有複數個輸入端及輸出端，第二多工器 130B的複數個輸入端可分別耦接於第二功能單元112B1~112BM的複數個特定訊號端(其耦接方式可實質相同於第一多工器130A以及第一功能單元112A1~112AM的耦接方式)，而第二多工器130B的輸出端可耦接於比較器120。第二多工器130B可以將第二功能單元112B1~112BM的複數個特定訊號端中被選定之訊號端所傳輸中的傳輸訊號傳輸至比較器120以作為第二中間訊號SIGM2。
也就是說，電路系統100可以依據測試操作的需求，透過第一多工器130A及第二多工器130B選擇第一電路110A及第二電路110B中對應的訊號端所傳輸的訊號來作為第一中間訊號SIGM1及第二中間訊號SIGM2，再透過比較器120來進行比較。如此一來，就可以讓測試操作更加具有彈性，而有助於提升測試操作的效率。
一般來說，在第一電路110A及第二電路110B皆未發生錯誤的情況下，第一中間訊號SIGM1與第二中間訊號SIGM2應具有相同的數值。反之，若第一電路110A及第二電路110B中的一者發生錯誤時，第一中間訊號SIGM1就可能會與第二中間訊號SIGM2相異。在步驟S230中，當第一中間訊號SIGM1與第二中間訊號SIGM2相異時，表示可能有錯誤產生，此時第一電路110A及第二電路110B可依據比較器120的比較結果停止執行測試操作。在有些實施例中，比較器120還可用以控制電路系統100中的時脈電路(圖中未示)，並在判斷第一中間訊號SIGM1與第二中間訊號SIGM2相異時，中斷第一電路110A及第二電路110B所需的時脈訊號以使第一電路110A及第二電路110B停止操作。
接著在步驟S240中，第一電路110A及第二電路110B執行掃描傾倒(scan dump)操作以獲取第一電路110A當下產生的傳輸訊號及第二電路110B當下產生的傳輸訊號。
在本實施例中，掃描傾倒操作所記錄的傳輸訊號可包含第一電路110A及第二電路110B所對外輸入及輸出的訊號以及在第一電路110A及第二電路110B內部傳輸的訊號。在此情況下，電路系統100可以透過掃描鍊(Scan Chain)的暫存器來存取第一電路110A的暫存器以及第二電路110B的暫存器的訊號。舉例來說，在第1圖中，第一電路110A可包含第一掃描鍊暫存器組114A，而第二電路110B可包含第二掃描鍊暫存器組114B。
第一掃描鍊暫存器組114A可包含複數個串接的暫存器，且每個暫存器可耦接於第一電路110A的輸入端、輸出端及第一功能單元112A1~112AM之間的複數個訊號端，因此當第一電路110A透過其輸入端、輸出端及第一功能單元112A1~112AM之間的第一訊號端傳輸訊號時，第一掃描鍊暫存器組114A便可同步地記錄第一電路110A當下所產生的傳輸訊號。如此一來，第一掃描鍊暫存器組114A便可以持續紀錄第一電路110A在該些端點上所產生的傳輸訊號，並在第一電路110A執行掃描傾倒操作時，將第一電路110A當下所產生的傳輸訊號讀出，以供研究人員進一步判斷錯誤發生的原因。
相似地，第二掃描鍊暫存器組114B也可包含複數個串接的暫存器，且每個暫存器可耦接於第二電路110B的輸入端、輸出端及第二功能單元112B1~112BM之間的複數個訊號端。如此一來，第二掃描鍊暫存器組114B便可以持續紀錄第二電路110B在該些端點上所產生的傳輸訊號，並在第二電路110B執行掃描傾倒操作時，輸出第二電路110B當下所產生的傳輸訊號。
然而，本申請並不限定第一電路110A及第二電路110B是 以掃描鍊暫存器組來紀錄並輸出其輸入端、輸出端及各功能單元所傳輸的傳輸訊號。在一些其他實施例中，第一電路110A及第二電路110B也可以依據測試操作的需求，改以其他類型的介面訊號儲存電路來儲存第一電路110A及第二電路110於內部或外部傳輸的訊號，並在執行掃描傾倒操作時透過介面訊號儲存電路讀出錯誤發生當下產生的傳輸訊號，以利研究人員能夠進一步分析錯誤發生的原因。
由於電路系統100可以透過比較器120即時地比較第一電路110A及第二電路110B所產生的第一中間訊號SIGM1及第二中間訊號SIGM2，並在判斷第一中間訊號SIGM1及第二中間訊號SIGM2相異時，立即使第一電路110A及第二電路110B停止執行測試操作，並使第一電路110A及第二電路110B執行掃描傾倒操作以將傳輸中的訊號讀出，因此可以提供研究人員較為即時的數據，使得研究人員能夠更有效率地找出錯誤發生的原因。
第3圖是本發明另一實施例的電路系統300的示意圖。電路系統300可以是包含多個電路的單晶片，並與電路系統100具有相似的結構，並可依據相似的原理操作。在第3圖中，電路系統300可包含第一電路310A、第二電路310B及第三電路310C。第一電路310A、第二電路310B及第三電路310C可具有實質相同的結構，並且能夠執行實質相同的操作。在某些實施例中，第一電路310A、第二電路310B及第三電路310C具有完全相同的電路佈局。由於電路系統300可以透過第一電路310A、第二電路310B及第三電路310C執行測試操作，使第一電路310A、第二電路310B及第三電路310C互相作為測試操作時的參照。在第一電路310A、第二電路310B及第三電路310C所產生的中間訊號相異時，可依據中間訊號 的相異情況推測第一電路310A、第二電路310B及第三電路310C中是何者產生錯誤，藉此進一步提高測試操作的效率。
第4圖是測試電路系統300的方法400的流程圖。方法400可包含步驟S410~S470。
步驟S410：在測試模式中，使第三電路310C與第一電路310A及第二電路310B同步執行實質相同之測試操作；步驟S420：在第一電路310A、第二電路310B及第三電路310C同步執行測試操作時，比較第一中間訊號SIGM1、第二中間訊號SIGM2及第三電路310C內部產生之第三中間訊號SIGM3；步驟S430：在第一中間訊號SIGM1、第二中間訊號SIGM2及第三中間訊號SIGM3中有一者與另外兩者相異時，使第一電路310A、第二電路310B及第三電路310C停止執行測試操作；步驟S440：使輸出相異之中間訊號的兩個電路再次同步執行測試操作，並使剩下的另一電路在延遲預定時間後，執行相同之測試操作；步驟S450：比較同步執行測試操作的兩個電路內部所產生之中間訊號；步驟S460：在同步執行測試操作的兩個電路所產生之中間訊號相異時，使第一電路310A、第二電路310B及第三電路310C停止執行測試操作；及步驟S470：在第一電路310A、第二電路310B及第三電路310C停止執行測試操作之後，經延遲預定時間才使執行測試操作的電路執行掃描傾倒操作。
在步驟S410中，第一電路310A、第二電路310B及第三電路310C可同步執行實質相同的測試操作，而在步驟S420中，比較器320則可以持續地比較第一電路310A、第二電路310B及第三電路310C所產生的中間訊號SIGM1、SIGM2及SIGM3。在本實施例中，第一中間訊號SIGM1可以是第一電路310A中功能單元312A1~312AM之間所傳輸的訊號，第二中間訊號SIGM2可以是第二電路310B中功能單元312B1~312BM之間所傳輸的訊號，而第三中間訊號SIGM3可以是第三電路310C中功能單元312C1~312CM之間所傳輸的訊號。
此外，電路系統300可包含第一多工器330A、第二多工器330B及第三多工器330C。第一多工器330A、第二多工器330B及第三多工器330C可以將功能單元312A1~312AM、312B1~312BM及312C1~312CM中被選定的訊號端所傳輸的訊號傳輸至比較器320，以作為第一中間訊號SIGM1、第二中間訊號SIGM2及第三中間訊號SIGM3。如此一來，電路系統300便可自第一功能單元312A1~312AM的複數個第一訊號端中，選定所欲測試的第一訊號端所傳輸的訊號作為第一中間訊號SIGM1，可自第二功能單元312B1~312BM的複數個第二訊號端中，選定欲測試的第二訊號端所傳輸的訊號作為第二第中間訊號SIGM2，並可自第三功能單元312C1~312CM的複數個第三訊號端中，選定欲測試的第三訊號端所傳輸的訊號作為第三第中間訊號SIGM2。如此一來，就可以讓測試操作更加具有彈性，而有助於提升測試操作的效率。
在步驟S430中，當比較器320判斷第一中間訊號SIGM1、第二中間訊號SIGM2及第三中間訊號SIGM3三者中有一者與另外兩者相異時，表示可能有錯誤發生，此時可使第一電路310A、第二電路310B及第 三電路310C停止執行測試操作。一般來說，由於第一電路310A、第二電路310B及第三電路310C發生錯誤的機率會低於正常操作的機率，因此當第一中間訊號SIGM1、第二中間訊號SIGM2及第三中間訊號SIGM3三者中有一者與另外兩者相異時，可以合理推斷，產生與其他兩者相異之中間訊號的電路有較高機率為發生錯誤的電路。
舉例來說，若比較器320判斷第二中間訊號SIGM2與第一中間訊號SIGM1相異，第二中間訊號SIGM2與第三中間訊號SIGM3相異，且第一中間訊號SIGM1與第三中間訊號SIGM3相同，因此合理推斷可能是第二電路310B發生了錯誤。在此情況下，在步驟S440中，可使第一電路310A及第二電路310B於重置後，再次同步執行實質相同之測試操作，而第三電路310C則會重置後，於第一電路310A及第二電路310B開始執行測試操作後的一段延遲預定時間之後，與第一電路310A及第二電路310B執行相同之測試操作。
接著，在步驟S450中，比較器320可持續地比較第一中間訊號SIGM1及第二中間訊號SIGM2，而當比較器320判斷第一中間訊號SIGM1與第二中間訊號SIGM2相異時，便可在步驟S460中再次使第一電路310A、第二電路310B及第三電路310C停止執行測試操作，並在步驟S470中，使第三電路310C執行掃描傾倒操作，以獲取第三電路310C當下產生的傳輸訊號。
由於第三電路310C是在延遲預定時間之後，才開始執行測試操作，因此當比較器320判斷第一中間訊號SIGM1與第二中間訊號SIGM2相異時，第三電路310C可能仍處在錯誤即將發生或發生中的階段，因此透過第三電路310C執行掃描傾倒操作就可以取得錯誤即將發生或錯誤正 在發生時，第三電路310C所傳輸中產生的傳輸訊號，使得研究人員能夠更有效率地掌握錯誤發生的狀況，從而得知錯誤發生的原因。在一些實施例中，當比較器320判斷第一中間訊號SIGM1與第二中間訊號SIGM2相異時，第一電路310A及第二電路310B也可執行掃描傾倒操作以獲取第一電路310A及第二電路310B當下產生的訊號。
由於第一電路310A及第二電路310B可能是操作在高頻時脈下，因此在依據比較器320的比較結果判斷有錯誤發生時，即使盡快使第一電路310A及第二電路310B停止測試操作並執行掃描傾倒操作，其所讀取到的訊號也可能會是第一電路310A及第二電路310B在錯誤發生後數個時脈週期所產生的訊號。在此情況下，透過第三電路310C執行掃描傾倒操作所讀取到的訊號(基於相同測試操作但經過延遲預定時間所產生的訊號)就可能更加接近錯誤即將發生或錯誤正在發生時的狀況，使得研究人員能夠更有效率地推斷出錯誤發生的可能原因。
在第3圖中，第一電路310A、第二電路310B及第三電路310C可分別包含第一掃描鍊暫存器組314A、第二掃描鍊暫存器組314B及第三掃描鍊暫存器組314C以在進行掃描傾倒操作時，獲取第一電路310A、第二電路310B及第三電路310C所傳輸的傳輸訊號。然而，在一些其他實施例中，第一電路310A、第二電路310B及第三電路310C也可包含其他類型的介面訊號儲存電路。
此外，在第3圖中，電路系統300還可包含系統匯流排340、主記憶體350、第一輸入指令多工器360A、第二輸入指令多工器360B、第一延遲單元370A及第二延遲單元370B。在本實施例中，第一延遲單元370A可耦接於第一電路310A的指令輸入端。第一延遲單元370A可接收第一電路310A 所接收到之複數個指令訊號，並在第一延遲時間後，輸出該些指令訊號，其中第一延遲時間的長度是大於或等於0。此外，在一些實施例中，第一延遲單元370A可以依據需求調整第一延遲時間的長短。舉例來說，第一延遲單元370A可包含多個串接的暫存器(例如：以正反器實現)，而第一延遲單元370A可以選擇指令訊號所應通過的暫存器數量，藉以調整指令訊號輸出的第一延遲時間。
第一輸入指令多工器360A的第一輸入端可耦接於第一延遲單元370A、第一輸入指令多工器360A的第二輸入端可耦接於系統匯流排340，而第一輸入指令多工器360A的輸出端可耦接於第三電路310C的指令輸入端。如此一來，就可以透過第一輸入指令多工器360A使得第三電路310C在測試模式中接收到與第一電路310A相同的指令訊號，並在應用模式下，使第三電路310C自系統匯流排340接收其所執行之應用操作所需的指令訊號。
相似地，在第3圖中，第二延遲單元370B可耦接於第一電路310A的指令輸入端，且第二輸入指令多工器360B的第一輸入端可耦接於第二延遲單元370B、第二輸入指令多工器360B的第二輸入端可耦接於系統匯流排340，而第二輸入指令多工器360B的輸出端可耦接於第二電路310B的指令輸入端。如此一來，就可以透過第二輸入指令多工器360B使得第二電路310B在測試模式中接收到與第一電路310A相同的指令訊號，並在應用模式下，使第二電路310B自系統匯流排340接收其所執行之應用操作所需的指令訊號。
由於在製造電路系統300時，並無法預知會發生錯誤的是第一電路310A、第二電路310B或第三電路310C，因此透過第一輸入指令多 工器360A、第二輸入指令多工器360B、第一延遲單元370A及第二延遲單元370B，就可以較有彈性地控制第二電路310B及第三電路310C執行測試操作的時機，方便研究人員在不同的情況下進行測試。此外，在一些實施例中，電路系統300還可包含更多的輸入指令多工器及/或延遲單元，使得第一電路310A能夠同步地或延遲地接收到第二電路310B及/或第三電路310C所接收到的指令訊號。
再者，在第4圖的實施例中，方法400是透過步驟S410~S430使第一電路310A、第二電路310B及第三電路310C同步執行測試操作，並依據第一中間訊號SIGM1、第二中間訊號SIGM2及第三中間訊號SIGM3來推斷出第一電路310A、第二電路310B及第三電路310C的何者發生錯誤，以據以進行步驟S440~S470。然而在一些其他實施例中，若研究人員已經透過其他的比對方式確認了第一電路310A、第二電路310B及第三電路310C中會發生錯誤的電路為何，則可將方法400中的步驟S410~S430省略，而直接執行步驟S440~S470。
舉例來說，在已經得知第二電路310B會發生錯誤的情況下，就可以在步驟S440中，使第三電路310C在延遲預定時間後，與第一電路310A及第二電路310B執行實質相同之測試操作，並在步驟S450中透過比較器320比較第一中間訊號SIGM1及第二中間訊號SIGM2。當比較器320在步驟S460中判斷第一中間訊號SIGM1及第二中間訊號SIGM2相異時，便可使第三電路310C停止執行測試操作，並在步驟S470使第三電路310C執行掃描傾倒操作。如此一來，當第二電路310B即將發生錯誤或正在發生錯誤時，就可以透過第三電路310C來記錄當時理論上應接收或應產生的訊號為何，使得研究人員能夠較有效率地判斷出錯誤發生的原因。
綜上所述，本發明的實施例所提供的電路系統及測試電路系統的方法可以使電路系統中相同的電路同步執行測試操作，並透過比較器即時地比較相同電路內部所產生的中間訊號，因此可以在有錯誤發生時，即時地進行掃描傾倒操作以記錄各電路在錯誤發生當下所產生的訊號，使得研究人員能夠有效率地理解錯誤發生的狀況。此外，電路系統還可以比較三個以上的電路所產生的中間訊號，以推斷出可能發生錯誤的電路為何，並透過延遲執行測試操作來記錄錯誤發生當下電路所產生的傳輸訊號，以使研究人員能夠更迅速的理解錯誤發生的狀況，並進一步推得錯誤發生的原因。
100:電路系統
110A:第一電路
110B:第二電路
112A1:第一功能單元
112A2:第一功能單元
112AM:第一功能單元
112B1:第二功能單元
112B2:第二功能單元
112BM:第二功能單元
114A:第一掃描鍊暫存器組
114B:第二掃描鍊暫存器組
120:比較器
130A:第一多工器
130B:第二多工器
140:系統匯流排
150:主記憶體
160:輸入指令多工器
SIGM1:第一中間訊號
SIGM2:第二中間訊號

Claims (10)

  1. 一種電路系統，包含：一第一電路，用以執行至少一應用操作，該至少一應用操作包括對該電路系統中的一記憶體進行讀取、寫入及/或執行該記憶體中所儲存的程式；一第二電路，與該第一電路具有相同之結構，用以執行該至少一應用操作；及一比較器；其中：在一測試模式中，該第一電路及該第二電路同步執行相同之一測試操作；在該第一電路及該第二電路同步執行該測試操作的過程中，該比較器用以比較該第一電路內部產生之一第一中間訊號及該第二電路內部產生之與該第一中間訊號相對應的一第二中間訊號；及在該比較器判斷該第一中間訊號與該第二中間訊號相異時，該第一電路及該第二電路停止執行該測試操作並執行一掃描傾倒操作以獲取該第一電路當下產生的複數個第一傳輸訊號及該第二電路當下產生的複數個第二傳輸訊號。
  2. 如請求項1所述之電路系統，另包含：一第三電路，與該第一電路具有相同之結構，用以執行該至少一應用操作； 其中：在該測試模式中，該第三電路與該第一電路及該第二電路同步執行相同之該測試操作；在該第一電路、該第二電路及該第三電路同步執行該測試操作時，該比較器比較該第一中間訊號、該第二中間訊號及該第三電路內部產生之與該第一中間訊號相對應的一第三中間訊號；及在該比較器判斷該第一中間訊號、該第二中間訊號及該第三中間訊號中有一者與另外兩者相異時，該第一電路、該第二電路及該第三電路停止執行該測試操作。
  3. 如請求項2所述之電路系統，其中該第一電路、該第二電路及該第三電路停止執行該測試操作之後，該第三電路執行該掃描傾倒操作以獲取該第三電路當下產生的複數個第三傳輸訊號。
  4. 如請求項2所述之電路系統，其中：在該測試模式中，當該比較器判斷該第二中間訊號與該第一中間訊號及該第三中間訊號相異且該第一中間訊號與該第三中間訊號相同時，該第一電路及該第二電路再次同步執行相同之該測試操作，及該第三電路在延遲一預定時間後，與該第一電路及該第二電路執行相同之該測試操作；在該第一電路及該第二電路再次同步執行該測試操作時，該比較器比較該第一中間訊號及該第二中間訊號；及在該比較器判斷該第一中間訊號及該第二中間訊號相異時，該第 一電路、該第二電路及該第三電路再次停止執行該測試操作，及該第三電路執行該掃描傾倒操作以獲取該第三電路當下產生的複數個第三傳輸訊號。
  5. 如請求項4所述之電路系統，其中在該第一電路、該第二電路及該第三電路再次停止執行該測試操作之後，該第一電路及該第二電路執行該掃描傾倒操作。
  6. 如請求項1所述之電路系統，另包含：一第三電路，與該第一電路具有相同之結構，用以執行該至少一應用操作；其中：在該測試模式中，該第三電路在延遲一預定時間後與該第一電路及該第二電路執行相同之該測試操作；及在該第一中間訊號及該第二中間訊號相異時，該第三電路停止執行該測試操作並執行該掃描傾倒操作以獲取該第三電路當下產生的複數個第三傳輸訊號。
  7. 一種測試電路系統的方法，其中該測試電路系統包含一第一電路及一第二電路，該第一電路及該第二電路具有相同之結構，該方法包含：使該第一電路及該第二電路同步執行相同之一測試操作；在該第一電路及該第二電路同步執行該測試操作的過程中，比較該第一電路內部產生之一第一中間訊號及該第二電路內部產生之與 該第一中間訊號相對應的一第二中間訊號；在該第一中間訊號與該第二中間訊號相異時，使該第一電路及該第二電路停止執行該測試操作；及在該第一電路及該第二電路停止執行該測試操作之後，使該第一電路及該第二電路執行一掃描傾倒操作以獲取該第一電路當下產生的複數個第一傳輸訊號及該第二電路當下產生的複數個第二傳輸訊號。
  8. 如請求項7所述之測試電路系統的方法，其中該電路系統另包含與該第一電路具有相同結構之一第三電路，該方法另包含：在該測試模式中，使該第三電路與該第一電路及該第二電路同步執行相同之該測試操作；在該第一電路、該第二電路及該第三電路同步執行該測試操作時，比較該第一中間訊號、該第二中間訊號及該第三電路內部產生之與該第一中間訊號相對應的一第三中間訊號；及在該第一中間訊號、該第二中間訊號及該第三中間訊號中有一者與另外兩者相異時，使該第三電路停止執行該測試操作。
  9. 如請求項8所述之測試電路系統的方法，另包含：在該測試模式中，當該第二中間訊號與該第一中間訊號及該第三中間訊號相異且該第一中間訊號與該第三中間訊號相同時，使該第一電路及該第二電路再次同步執行相同之該測試操作，並使該第三電路在延遲一預定時間後，與該第一電路及該第二電路執行相同之 該測試操作；在該第一電路及該第二電路再次同步執行該測試操作時，比較該第一中間訊號及該第二中間訊號；在該第一中間訊號及該第二中間訊號相異時，使該第一電路、該第二電路及該第三電路停止執行該測試操作；及在該第一電路、該第二電路及該第三電路停止執行該測試操作之後，使該第三電路執行該掃描傾倒操作以獲取該第三電路當下產生的複數個第三傳輸訊號。
  10. 如請求項7所述之測試電路系統的方法，其中該電路系統另包含與該第一電路具有相同結構之一第三電路，該方法另包含：在該測試模式中，使該第三電路在延遲一預定時間後，與該第一電路及該第二電路執行相同之該測試操作；在該第一中間訊號及該第二中間訊號相異時，使該第三電路停止執行該測試操作；及在該第三電路停止執行該測試操作之後，使該第三電路執行該掃描傾倒操作以獲取該第三電路當下產生的複數個第三傳輸訊號。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW558640B (en) * 2002-02-06 2003-10-21 Guo-Jan Peng Debugging and positioning method of chip and equipment thereof
US20030204825A1 (en) * 2002-04-26 2003-10-30 Si-En Chang Knowledge-based intelligent full scan dump processing methodology
US20070288818A1 (en) * 2006-06-08 2007-12-13 Hsin-Po Wang IC functional and delay fault testing
TW201514519A (zh) * 2013-09-02 2015-04-16 Samsung Electronics Co Ltd 藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247246A (en) * 1987-04-17 1993-09-21 Everett Charles Technologies, Inc. Testing of integrated circuit devices on loaded printed circuit boards
US5180976A (en) * 1987-04-17 1993-01-19 Everett/Charles Contact Products, Inc. Integrated circuit carrier having built-in circuit verification
KR100384265B1 (ko) * 1994-10-28 2003-08-14 클리크 앤드 소파 홀딩스 인코포레이티드 프로그램가능한고집적전자검사장치
US5996099A (en) * 1995-04-11 1999-11-30 Schlumberger Industries Method and apparatus for automatically testing electronic components in parallel utilizing different timing signals for each electronic component
FR2733323B1 (fr) * 1995-04-19 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
US6651204B1 (en) * 2000-06-01 2003-11-18 Advantest Corp. Modular architecture for memory testing on event based test system
US7043389B2 (en) 2004-02-18 2006-05-09 James Francis Plusquellic Method and system for identifying and locating defects in an integrated circuit
US20060242508A1 (en) * 2005-04-26 2006-10-26 Texas Instruments Incorporation Simultaneous scan testing for identical modules

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW558640B (en) * 2002-02-06 2003-10-21 Guo-Jan Peng Debugging and positioning method of chip and equipment thereof
US20030204825A1 (en) * 2002-04-26 2003-10-30 Si-En Chang Knowledge-based intelligent full scan dump processing methodology
US20070288818A1 (en) * 2006-06-08 2007-12-13 Hsin-Po Wang IC functional and delay fault testing
TW201514519A (zh) * 2013-09-02 2015-04-16 Samsung Electronics Co Ltd 藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置

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