TW201514519A - 藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置 - Google Patents

藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置 Download PDF

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Abstract

一種積體電路(IC)包括：一晶載邏輯，其包括一輸入端子、一輸出端子及相連於一掃描鏈內之複數個同步電路；一測試資料輸入(TDI)線；連接至該輸出端子之一測試資料輸出(TDO)線；以及一測試存取埠(TAP)控制器，其回應於一或多個選擇信號將自複數個資料源中的一者輸出之資料傳輸至該輸入端子，該等資料源包括該TDI線及該輸出端子。

Description

藉由使用一聯合測試行動群組(JTAG)介面以重建相連於一掃描鏈內之正反器之值的積體電路(IC)、一種操作該IC之方法以及具有該IC的裝置 相關申請案之交叉參考
本申請案根據35 U.S.C.§ 119(a)主張2013年9月2日申請之韓國專利申請案第10-2013-0104710號之優先權，該申請案之全部揭示內容以引用之方式併入本文中。
發明領域
本發明概念係關於一種包括聯合測試行動群組測試存取埠(JTAG TAP)控制器之積體電路(IC)。
發明背景
JTAG為用於IEEE 1149.1標準測試存取埠及邊界掃描架構之通用用詞。JTAG最初係設計用於使用邊界掃描來測試印刷電路板且仍用於本申請案。JTAG亦用於IC除錯 埠。
發明概要
根據本發明概念之一例示性實施例，提供一種積體電路(IC)，其包括：一晶載邏輯，其包括一輸入端子、一輸出端子及相連於一掃描鏈內之複數個同步電路；一測試資料輸入(TDI)線；連接至該輸出端子之一測試資料輸出(TDO)線；以及一測試存取埠(TAP)控制器，其回應於一或多個選擇信號將自複數個資料源中的一者輸出之資料傳輸至該輸入端子，該等資料源包括該TDI線及該輸出端子。
該IC可進一步包括一遮罩電路，該遮罩電路基於自一可程式化記憶體(PM)輸出之一控制信號來控制該TDO線與一TDO接腳之間的一連接。
根據本發明概念之一例示性實施例，該TAP控制器可使自該輸出端子輸出之該資料反相，且可將該反相資料饋送回至該輸入端子。根據本發明概念之一例示性實施例，該TAP控制器可包括儲存使用者定義資料之一暫存器區塊，且該等資料源可進一步包括該暫存器區塊。根據本發明概念之一例示性實施例，該TAP控制器可將自該輸出端子輸出之該資料的一部分改變為該使用者定義資料。根據本發明概念之一例示性實施例，該TAP控制器可包括儲存一或多個可程式化選擇信號之一或多個暫存器。
根據本發明概念之一例示性實施例，在該一個選擇信號為一第一選擇信號時，該TAP控制器可包括基於該 第一選擇信號而控制該輸入端子與該TDI線及該輸出端子中的一者之間的一連接之一選擇電路。根據本發明概念之一例示性實施例，在該選擇信號包括一第一選擇信號及一第二選擇信號，且一第一反相器安置於來自該複數個同步電路當中的一最後同步電路與該輸出端子之間時，該TAP控制器可包括：連接至該輸出端子之一第二反相器；一第二選擇電路，其基於該第二選擇信號而輸出自該輸出端子輸出之該資料或該第二反相器之輸出資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子中的一者之間的連接。
根據本發明概念之一例示性實施例，在該等選擇信號包括一第一選擇信號及一第二選擇信號時，該TAP控制器可包括：一暫存器區塊，其儲存使用者定義資料；一第二選擇電路，其基於該第二選擇信號而輸出自該輸出端子輸出之該資料或該使用者定義資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子中的一者之間的連接。
根據本發明概念之一例示性實施例，該TAP控制器可包括：一改變資料暫存器，其在一改變發生時儲存與將自該輸出端子輸出之該資料的一部分改變為該使用者定義資料相關聯的改變資料；一計數器，其計數經由一聯合測試行動群組(JTAG)介面提供至該晶載邏輯之一測試時脈(TCK)信號的一循環且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值 與該計數值且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第二選擇信號。
根據本發明概念之一例示性實施例，在該等選擇信號包括一第一選擇信號、一第二選擇信號及一第三選擇信號時，該TAP控制器包括：一暫存器區塊，其儲存使用者定義資料；一第三選擇電路，其基於該第三選擇信號而輸出自該輸出端子輸出之該資料或該使用者定義資料；一反相器，其連接至該第三選擇電路之一輸出端子；一第二選擇電路，其基於該第二選擇信號而輸出該第三選擇電路之輸出資料或該反相器之輸出資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子中的一者之間的一連接。
根據本發明概念之一例示性實施例，該TAP控制器可包括：一改變資料暫存器，其在一改變發生時儲存與將自該輸出端子輸出之該資料的一部分改變為該使用者定義資料相關聯的改變資料；一計數器，其計數經由一JTAG介面提供至該晶載邏輯之一TCK信號的一循環且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值與該計數值且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第三選擇信號。
根據本發明概念之一例示性實施例，提供一種可包括該IC之應用程式處理器(AP)。
根據本發明概念之一例示性實施例，提供一種電腦系統，該電腦系統可包括：一AP；與該AP通訊之一記憶體；與該AP通訊之一顯示器，其中該AP可包括：一中央處理單元(CPU)；一記憶體介面，其在該CPU之控制下與該記憶體通訊；以及一顯示控制器，其在該CPU之控制下控制該顯示器之一操作。
該CPU可包括：一晶載邏輯，其包括一輸入端子、一輸出端子及相連於一掃描鏈內之複數個同步電路；一TDI線；連接至該輸出端子之一TDO線；以及一TAP控制器，其回應於一或多個選擇信號將複數個資料源中的一者連接至該輸入端子，該等資料源包括該TDI線及該輸出端子。
該CPU可包括一遮罩電路，該遮罩電路基於自一PM輸出之一控制信號來控制該TDO線與一TDO接腳之間的一連接。
根據本發明概念之一例示性實施例，在該等選擇信號包含一第一選擇信號、一第二選擇信號及一第三選擇信號時，該TAP控制器可包括：一暫存器區塊，其儲存使用者定義資料；一第三選擇電路，其基於該第三選擇信號而輸出該輸出端子之輸出資料或該使用者定義資料；一反相器，其連接至該第三選擇電路之一輸出端子；一第二選擇電路，其基於該第二選擇信號而輸出該第三選擇電路之輸出資料或該反相器之輸出資料；以及一第一選擇電路， 其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子中的一者之間的一連接。
根據本發明概念之一例示性實施例，該TAP控制器可包括：一改變資料暫存器，其在一改變發生時儲存與將該輸出端子之該輸出資料的一部分改變為該使用者定義資料相關聯的改變資料；一計數器，其計數經由一JTAG介面提供至該晶載邏輯之一TCK信號的一循環且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值與該計數值且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第三選擇信號。
根據本發明概念之一例示性實施例，該TAP控制器可包括儲存使用者定義資料之一暫存器區塊，且該複數個資料源進一步包含該暫存器區塊。
根據本發明概念之一例示性實施例，該TAP控制器可將該輸出端子之輸出資料的一部分改變為該使用者定義資料。
根據本發明概念之一例示性實施例，提供一種操作該IC之方法，該IC包括一晶載邏輯，該晶載邏輯包括一輸入端子、連接至一TDO線之一輸出端子及相連於一掃描鏈內之複數個同步電路。該方法包括：設定複數個選擇信號；以及回應於該複數個選擇信號將以下各者中的一者連接至該輸入端子：傳輸經由一TDI線接收之TDI資料的一第 一路徑、傳輸與該輸出端子之輸出資料相關聯之資料的一第二路徑及傳輸使用者定義資料之一第三路徑。
與經由該第二路徑饋送回至該輸入端子之該輸出資料相關聯的資料之一相位可與該輸出端子之該輸出資料的相位相同或不同。該方法可進一步包括藉由使用該第三路徑將與饋送回至該輸入端子之該輸出資料相關聯的資料的一部分改變為該使用者定義資料。
根據本發明概念之一例示性實施例，提供一種IC，其包括：一晶載邏輯，其包括一輸入端子及複數個順序連接之電路；以及一測試存取埠控制器，其經組配以回應於一或多個選擇信號將測試資料、該晶載邏輯之輸出資料或使用者資料傳輸至該輸入端子。
該晶載邏輯可包括正反器。
可在一JTAG介面處接收該測試資料。
20‧‧‧輸入端子
30‧‧‧輸出端子
101-1、101-2、101-3、...、101-20、...、101-39、...、101-n‧‧‧同步電路
100A、100B、100C、100D、100E、201、100-1、100-2、...、100-5‧‧‧積體電路(IC)
110-1、110-1'、110-2、...、110-m‧‧‧待測試晶載邏輯
111‧‧‧第一反相器
115‧‧‧遮罩電路
120‧‧‧JTAG介面
121-1‧‧‧TDO線
121‧‧‧測試資料輸出(TDO)接腳
122‧‧‧TCK接腳
123-1‧‧‧TDI線
123‧‧‧測試資料輸入(TDI)接腳
124‧‧‧TMS接腳
124‧‧‧TMS接腳
125‧‧‧測試重置(TRST)接腳
125‧‧‧測試重設(TRST)接腳
130-3‧‧‧第二暫存器區塊
130-1C、130-1D、130-1E‧‧‧ 第一暫存器區塊
130-1‧‧‧控制邏輯
130、130A、130B、130C、130D、130E‧‧‧聯合測試行動群組測試存取埠(JTAG TAP)控制器
131‧‧‧第一選擇電路
132‧‧‧第一暫存器
133‧‧‧第二選擇電路
134‧‧‧第二反相器
135‧‧‧第二暫存器
136‧‧‧計數器
137‧‧‧比較器
138‧‧‧邏輯電路
139‧‧‧第三暫存器
140‧‧‧第三選擇電路
141‧‧‧第四暫存器
150‧‧‧第四選擇電路
151‧‧‧第五暫存器
160‧‧‧第五選擇電路
161‧‧‧第六暫存器
200、300‧‧‧電子系統
203‧‧‧個人電腦(PC)
205‧‧‧輸入/輸出(I/O)埠
210‧‧‧記憶體介面
211‧‧‧匯流排
220‧‧‧顯示控制器
230、351‧‧‧記憶體
240‧‧‧顯示器
301‧‧‧影像感測器
303‧‧‧攝影機串列介面(CSI)裝置
310‧‧‧應用程式處理器(AP)
311‧‧‧顯示器串列介面(DSI)主機
313‧‧‧相機串列介面(CSI)主機
315、341‧‧‧實體層(PHY)
330‧‧‧顯示器
331‧‧‧DSI裝置
340‧‧‧射頻(RF)晶片
343‧‧‧DigRF受控器
350‧‧‧全球定位系統(GPS)接收器
353‧‧‧資料儲存裝置
355‧‧‧麥克風(MIC)
357‧‧‧揚聲器
359‧‧‧微波存取全球互通(WiMAX)
361‧‧‧無線區域網路(WLAN)
363‧‧‧超寬頻(UWB)
365‧‧‧長期演進(LTETM)
CNT‧‧‧計數值
D140‧‧‧輸出資料
DATA1‧‧‧第一信號/第一資料
DATA2‧‧‧第二信號/第二資料
DATA2-1‧‧‧第二資料DATA2的一部分
DATA2-2‧‧‧第二資料DATA2之剩餘部分
DATA3‧‧‧第三資料
FLAG‧‧‧旗標
IF‧‧‧改變資料
PATH1、PATH2、PATH3、PATH4‧‧‧信號路徑
PM‧‧‧可程式化記憶體
S@REG3‧‧‧控制資料
S110、S120、S210、S212、S214、S216、S218、S220、S222、S224、S226、S228、S232、S234、S236、S238、S242、S244‧‧‧操作
SEL1‧‧‧第一選擇信號
SEL2‧‧‧第二選擇信號
SEL3‧‧‧第三選擇信號
SEL4‧‧‧第四選擇信號
SEL5‧‧‧第五選擇信號
TCK‧‧‧TCK信號
TDI‧‧‧TDI信號
TDO‧‧‧TDO信號
TMS‧‧‧TMS信號
TRST‧‧‧TRST信號
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念之例示性實施例，其中：圖1為根據本發明概念之一例示性實施例之包括聯合測試行動群組測試存取埠(JTAG TAP)控制器之積體電路(IC)的方塊圖；圖2為根據本發明概念之一例示性實施例之包括JTAG TAP控制器之IC的方塊圖；圖3為根據本發明概念之一例示性實施例之包括JTAG TAP控制器之IC的方塊圖； 圖4為根據本發明概念之一例示性實施例之包括JTAG TAP控制器之IC的方塊圖；圖5為用於描述根據本發明概念之一例示性實施例之圖4中所說明之IC之操作的圖；圖6為展示根據本發明概念之一例示性實施例之圖4中所說明之信號路徑之選擇條件的表；圖7為根據本發明概念之一例示性實施例之包括JTAG TAP控制器之IC的方塊圖；圖8為根據本發明概念之一例示性實施例之包括圖1、圖2、圖3、圖4或圖7中所說明之IC之電子系統的方塊圖；圖9為根據本發明概念之一例示性實施例之圖1、圖2、圖3、圖4或圖7中所說明之IC之操作的流程圖；圖10為根據本發明概念之一例示性實施例之圖4或圖7中所說明之IC之操作的流程圖；以及圖11為根據本發明概念之一例示性實施例之包括圖1、圖2、圖3、圖4、圖7或圖8中所說明之IC之電子系統的方塊圖；
較佳實施例之詳細說明
圖1為根據本發明概念之一例示性實施例之包括聯合測試行動群組測試存取埠(JTAG TAP)控制器130A之積體電路(IC)100A的方塊圖。參看圖1，IC 100A包括待測試晶載邏輯110-1、JTAG介面120及JTAG TAP控制器130A。IC 100A可為系統單晶片(SoC)。
將進行除錯之待測試晶載邏輯110-1可被稱作核心邏輯或受測試單元(UUT)。
待測試晶載邏輯110-1可包括輸入端子20、輸出端子30及相連於單一掃描鏈內之複數個同步電路101-1至101-n(其中n為自然數)。順序連接之同步電路101-1至101-n中的每一者可表示一掃描正反器或一正反器。當前掃描正反器之輸出端子連接至下一掃描正反器之輸入端子。
在掃描測試模式及/或掃描傾印模式中，當前掃描正反器可基於測試時脈(TCK)信號TCK及測試模式選擇(TMS)信號TMS而將儲存之值傳輸至下一掃描正反器。每一掃描正反器可包括輸入端子及輸出端子，且組合邏輯可存在於當前掃描正反器之輸出端子與下一掃描正反器之輸入端子之間。
同步電路101-1至101-n中的每一者為與TCK信號TCK同步操作之數位電路，且可藉由使用正反器或掃描正反器來實施。舉例而言，同步電路101-1至經由101-n中的每一者可基於TCK信號TCK及TMS信號TMS而操作。
JTAG介面120為添加至IC 100A之四接腳介面或五接腳介面。JTAG介面120包括測試資料輸出(TDO)接腳121、TCK接腳122、測試資料輸入(TDI)接腳123及TMS接腳124。視情況，JTAG介面120可進一步包括測試重置(TRST)接腳125。JTAG介面120之接腳121至125及經由接腳121至125中的每一者輸入及輸出之信號係藉助於IEEE 1149.1標 準轉送。
本文所使用之「接腳」一詞可表示導體或電引線。
JTAG TAP控制器130A可藉由使用TDO信號TDO、TCK信號TCK、TDI信號TDI及TMS信號TMS(且視情況，TRST信號TRST)來控制待測試晶載邏輯110-1之操作。
JTAG TAP控制器130A包括控制邏輯130-1、第一選擇電路131及第一暫存器132。待測試晶載邏輯110-1之輸出端子30可經由TDO線121-1及遮罩電路115連接至TDO接腳121。
舉例而言，遮罩電路115可基於自可程式化記憶體(PM)輸出之控制信號PROT之位準來控制TDO線121-1與TDO接腳121之間的連接。根據本發明概念之一例示性實施例，遮罩電路115及PM可實施於JTAG TAP控制器130A內部或外部。舉例而言，遮罩電路115可藉由使用及(AND)閘來實施。PM可藉由使用一次性可程式化(OTP)胞元、熔絲、反熔絲或電熔絲來實施。
舉例而言，在PM經規劃以使得可輸出具有高位準(或資料1)之控制信號PROT時，自待測試晶載邏輯110-1之輸出端子30輸出的信號可經由TDO接腳121輸出至外部。然而，在PM經規劃以使得可輸出具有低位準(或資料0)之控制信號PROT時，自待測試晶載邏輯110-1之輸出端子30輸出的信號可不經由TDO接腳121輸出至外部。
舉例而言，製造商可程式化PM以使得可輸出具 有低位準之控制信號PROT，從而防止揭露(或打開)IC 100A之內部電路。因為由待測試晶載邏輯110-1之輸出端子30輸出的信號不經由TDO接腳121輸出，所以在IC 100A之掃描傾印模式中儲存於待測試晶載邏輯110-1中的資料不經由TDO接腳121監視。
根據圖1至圖4及圖7中所示的本發明概念之一例示性實施例之JTAG TAP控制器130A、130B、130C、130D或130E包括能夠先前儲存必要資料之暫存器132、135、130-1C、130-1D、130-1E及/或130-3。
因此，JTAG TAP控制器130A、130B、130C、130D或130E可藉由使用暫存器132、135、130-1C、130-1D、130-1E及/或130-3對IC 100A進行除錯，而不在待測試晶載邏輯110-1之測試或將新資料輸入至待測試晶載邏輯110-1期間經由TDO接腳121來監視由輸出端子30輸出的信號。
另外，在歸因於IC 100A之內部電路的故障而未正確地執行除錯時，JTAG TAP控制器130A、130B、130C、130D或130E可直接改變輸入至懷疑具有故障之部分或藉由使用暫存器132、135、130-1C、130-1D、130-1E及/或130-3未正確地執行除錯之部分的資料，而不必強制性地將儲存於IC 100A之所有內部暫存器中的值輸出至外部，藉此找到故障的原因及/或除錯未正確地執行之原因。
控制邏輯130-1可藉由使用經由JTAG介面120輸入的信號TCK、TDI及/或TMS而在第一暫存器132中設定(或規劃)與第一選擇信號SEL1之產生相關聯的資料。
第一選擇電路131可基於由第一暫存器132輸出的第一選擇信號SEL1而將經由TDI線123-1輸入的TDI信號TDI或由輸出端子30輸出的第二信號DATA2作為第一信號DATA1傳輸至輸入端子20。此處，「信號」可表示包括一或多個位元之數位信號，且可被稱作資料。
舉例而言，在第一選擇信號SEL1處於高位準(例如，資料「1」)時，第一選擇電路131將由輸出端子30輸出之第二資料DATA2作為第一資料DATA1饋送回(或重新載入)至輸入端子20。在第一選擇信號SEL1處於低位準(例如，資料「0」)時，第一選擇電路131將TDI信號TDI作為第一資料DATA1傳輸至輸入端子20。TDI線123-1及輸出端子30可充當資料源。
圖2為根據本發明概念之一例示性實施例之包括JTAG TAP控制器130B之IC 100B的方塊圖。參看圖2，IC 100B包括待測試晶載邏輯110-1'、JTAG介面120及JTAG TAP控制器130B。IC 100B可表示SoC。
待測試晶載邏輯110-1'包括輸入端子20、輸出端子30、相連於掃描鏈內之複數個同步電路101-1至101-n及第一反相器111。
第一反相器111使來自同步電路101-1至101-n當中的最後同步電路101-n之輸出信號反相，且經由輸出端子30將經反相第二資料/DATA2輸出至JTAG TAP控制器130B。JTAG TAP控制器130B可藉由使用TDO信號TDO、TCK信號TCK、TDI信號TDI及TMS信號TMS(且視情況，TRST信號 TRST)來控制待測試晶載邏輯110-1'之操作。
JTAG TAP控制器130B包括控制邏輯130-1、第一選擇電路131、第一暫存器132、第二選擇電路133、第二反相器134及第二暫存器135。
待測試晶載邏輯110-1'之輸出端子30經由TDO線121-1及遮罩電路115連接至TDO接腳121。圖2之遮罩電路115及PM的各別功能及操作與上文參看圖1所描述的各別功能及操作相同。
藉由使用經由JTAG介面120輸入之信號TCK、TDI及/或TMS，控制邏輯130-1可在第一暫存器132中設定與第一選擇信號SEL1之產生相關聯的資料，且可在第二暫存器135中設定與第二選擇信號SEL2之產生相關聯的資料。
第二選擇電路133基於由第二暫存器135輸出之第二選擇信號SEL2而將由第二反相器134輸出之經反相第二資料/DATA2或第二資料DATA2輸出至第一選擇電路131。
第一選擇電路131基於自第一暫存器132輸出之第一選擇信號SEL1而將經由TDI線123-1接收之TDI信號TDI或自第二選擇電路133輸出之經反相或未反相第二資料/DATA2或DATA2作為第一資料DATA1傳輸至輸入端子20。
舉例而言，在第二選擇信號SEL2處於高位準時，第二選擇電路133將自第二反相器134輸出之第二資料 DATA2輸出至第一選擇電路131，且在第二選擇信號SEL2處於低位準時，第二選擇電路133將經反相第二資料/DATA2輸出至第一選擇電路131。
根據第一反相器111是否包括於待測試晶載邏輯110-1'中，第二選擇電路133可基於第二選擇信號SEL2而將經反相第二資料/DATA2或第二資料DATA2輸出至第一選擇電路131。
圖3為根據本發明概念之一例示性實施例之包括JTAG TAP控制器130C之IC 100C的方塊圖。參看圖3，IC 100C包括待測試晶載邏輯110-1、JTAG介面120及JTAG TAP控制器130C。IC 100C可表示SoC。
JTAG TAP控制器130C可藉由使用TDO信號TDO、TCK信號TCK、TDI信號TDI及TMS信號TMS(且視情況，TRST信號TRST)來控制待測試晶載邏輯110-1之操作。
JTAG TAP控制器130C包括控制邏輯130-1、第一暫存器區塊130-1C、第二暫存器區塊130-3、計數器136、比較器137、邏輯電路138及第三選擇電路140。
藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS，控制邏輯130-1可在第一暫存器132中設定與第一選擇信號SEL1之產生相關聯的資料，可在第三暫存器139中設定與第三選擇信號SEL3之產生相關聯的資料，且可在第四暫存器141中設定改變資料IF，該改變資料IF表示將改變(或待替換)之資料之大小及位置中的至少一者。
第一暫存器區塊130-1C包括第一暫存器132、第 三暫存器139及第四暫存器141。第一、第三及第四暫存器132、139及141中的每一者可儲存一或多個位元。
控制邏輯130-1可藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS將使用者定義資料(例如，第三資料DATA3)儲存於第二暫存器區塊130-3中。第二暫存器區塊130-3可儲存一或多個位元，且可充當資料源。
舉例而言，第三資料DATA3可為待保護之資料。第三資料DATA3之大小可小於或等於第二資料DATA2之大小。計數器136計數經由JTAG介面120提供至待測試晶載邏輯110-1的TCK信號TCK之循環，且輸出對應於計數之結果的計數值CNT。換言之，計數器136可在待測試晶載邏輯110-1中執行移位運算之同時計數TCK信號TCK之循環(或週期)，且可輸出對應於計數之結果的計數值CNT。
比較器137可比較相關聯於由第四暫存器141輸出之改變資料IF的參考值與計數值CNT，且可輸出位準係根據比較之結果判定之旗標FLAG。
邏輯電路138對旗標FLAG及儲存於第三暫存器139中之控制資料執行邏輯運算，且輸出對應於邏輯運算之結果的第三選擇信號SEL3。舉例而言，邏輯電路138可執行產生第三選擇信號SEL3之選擇信號產生器的功能，且可藉由使用及閘來實施。
第三選擇電路140回應於第三選擇信號SEL3而將輸出端子30之第二資料DATA2及第二暫存器區塊130-3之第三資料DATA3中的一者作為輸出資料D140傳輸至第一 選擇電路131。
第一選擇電路131基於由第一暫存器132輸出之第一選擇信號SEL1而將經由TDI線123-1接收之TDI信號TDI或第三選擇電路140之輸出資料D140作為第一資料DATA1傳輸至輸入端子20。
根據第三選擇信號SEL3之啟用時序及停用時序，可將輸出端子30之第二資料DATA2的一部分改變為第三資料DATA3。
將參看圖5詳細地描述由輸出端子30輸出之第二資料DATA2的一部分改變為第三資料DATA3之程序。
待測試晶載邏輯110-1之輸出端子30經由TDO線121-1及遮罩電路115連接至TDO接腳121。圖3之遮罩電路115及PM的各別功能及操作與參看圖1所描述的各別功能及操作相同。
圖4為根據本發明概念之一例示性實施例之包括JTAG TAP控制器130D之IC 100D的方塊圖。參看圖4，IC 100D包括待測試晶載邏輯110-1、JTAG介面120及JTAG TAP控制器130D。IC 100D可表示SoC。
JTAG TAP控制器130D可藉由使用TDO信號TDO、TCK信號TCK、TDI信號TDI及TMS信號TMS(且視情況，TRST信號TRST)來控制待測試晶載邏輯110-1之掃描操作。根據本發明概念之一例示性實施例，待測試晶載邏輯110-1可或可不包括第一反相器111。
舉例而言，在待測試晶載邏輯110-1包括第一反 相器111時，可將第二選擇信號SEL2設定成高位準。然而，在待測試晶載邏輯110-1不包括第一反相器111時，可將第二選擇信號SEL2設定成低位準。
JTAG TAP控制器130D可使饋送回至待測試晶載邏輯110-1之輸入端子20的第一資料DATA1之相位與由待測試晶載邏輯110-1之輸出端子30輸出的第二資料DATA2或/DATA2之相位相同。JTAG TAP控制器130D亦可判定第二選擇信號SEL2之位準以使饋送回至待測試晶載邏輯110-1之輸入端子20的第一資料DATA1之相位不同於由待測試晶載邏輯110-1之輸出端子30輸出的第二資料DATA2或/DATA2之相位。
JTAG TAP控制器130D包括控制邏輯130-1、第一暫存器區塊130-1D、第二暫存器區塊130-3、第一選擇電路131、第二選擇電路133、第二反相器134、計數器136、比較器137、邏輯電路138及第三選擇電路140。
藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS，控制邏輯130-1可將與第一選擇信號SEL1之產生相關聯的資料設定至第一暫存器132中，可將與第二選擇信號SEL2之產生相關聯的資料設定至第二暫存器135中，可將與第三選擇信號SEL3之產生相關聯的資料設定至第三暫存器139中，且可在第四暫存器141中設定改變資料，該改變資料表示將改變(或待替換)的資料之大小及位置中的至少一者。
第一暫存器區塊130-1D包括第一暫存器132、第 二暫存器135、第三暫存器139及第四暫存器141。第一、第二、第三及第四暫存器132、135、139及141中的每一者可儲存一或多個位元。
控制邏輯130-1可藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS將使用者定義資料(例如，第三資料DATA3)儲存於第二暫存器區塊130-3中。計數器136計數經由JTAG介面120提供至待測試晶載邏輯110-1之TCK信號TCK的循環，且輸出對應於計數之結果的計數值CNT。
比較器137比較對應於儲存於第四暫存器141中之改變資料IF的參考值與計數值CNT，且輸出對應於比較之結果的旗標FLAG。邏輯電路138對旗標FLAG及由第三暫存器139輸出之控制資料執行邏輯運算，且輸出對應於邏輯運算之結果的第三選擇信號SEL3。
第三選擇電路140回應於第三選擇信號SEL3而將待測試晶載邏輯110-1之輸出端子30之第二資料DATA2或/DATA2及第二暫存器區塊130-3之第三資料DATA3中的一者作為輸出資料D140傳輸至第二選擇電路133。
第二選擇電路133基於第二選擇信號SEL2而將第三選擇電路140之輸出資料D140或將第二反相器134之輸出資料輸出至第一選擇電路131。第一選擇電路131基於第一選擇信號SEL1而將經由TDI線123-1接收之TDI信號TDI及第二選擇電路133之輸出資料作為第一資料DATA1傳輸至待測試晶載邏輯110-1之輸入端子20。
如上文所描述，根據第三選擇信號SEL3之啟用時序及停用時序，可將待測試晶載邏輯110-1之輸出端子30之第二資料DATA2的一部分改變為第三資料DATA3。
圖5為用於描述根據本發明概念之一例示性實施例之圖4之IC 100D之操作的圖。將參看圖3至圖5詳細地描述基於在第四暫存器141中規劃之改變資料而操作的比較器137之操作。
根據本發明概念之一例示性實施例，「DP1」可表示將改變之資料之開始位置，且「DP2」可表示將改變之資料之結束位置。根據本發明概念之一例示性實施例，DP2可表示將改變之資料的大小。
為解釋之方便起見，在實施於待測試晶載邏輯110-1中之同步電路101-1至101-n的數目為100，且期望待儲存於第二十至第三十九同步電路101-20至101-39中的資料改變時，可將DP1設定成20，且可將DP2設定成39。
另外，假設：待測試晶載邏輯110-1不包括第一反相器111，第一選擇信號SEL1處於高位準，第二選擇信號SEL2處於低位準，且儲存於第三暫存器139中之控制資料S@REG3處於高位準。
計數器136計數提供至待測試晶載邏輯110-1之TCK信號TCK之週期(或循環)，且輸出對應於計數之結果的計數值CNT。
在計數值CNT自「1」開始且直至達到「20」之前，比較器137輸出具有低位準之旗標FLAG，且因此邏輯 電路138將具有低位準之第三選擇電路SEL3輸出至第三選擇電路140。因此，因為第三選擇電路140輸出第二資料DATA2之部分DATA2-1作為輸出資料D140，所以經由第一及第二選擇電路131及133中的每一者將第二資料DATA2之部分DATA2-1饋送回至待測試晶載邏輯110-1之輸入端子20。
然而，在計數值CNT達到「20」時，比較器137藉由使用DP1(=20)而輸出具有高位準之旗標FLAG，且因此邏輯電路138將具有高位準之第三選擇信號SEL3輸出至第三選擇電路140。
因此，因為第三選擇電路140輸出第三資料DATA3的一部分(例如，第一位元)作為輸出資料D140，所以經由第一及第二選擇電路131及133中的每一者將第三資料DATA3的一部分(例如，第一位元)傳輸至待測試晶載邏輯110-1之輸入端子20。
在計數值CNT達到「40」之前，比較器137輸出具有高位準之旗標FLAG，且因此邏輯電路138將具有高位準之第三選擇信號SEL3輸出至第三選擇電路140。因此，因為第三選擇電路140輸出第三資料DATA3之剩餘部分(例如，第二十位元)作為輸出資料D140，所以經由第一及第二選擇電路131及133中的每一者將第三資料DATA3之剩餘部分(例如，第二十位元)傳輸至待測試晶載邏輯110-1之輸入端子20。
在計數值CNT達到「40」時，比較器137輸出具 有低位準之旗標FLAG，且因此邏輯電路138將具有低位準之第三選擇信號SEL3作為輸出資料D140輸出至第三選擇電路140。因為第三選擇電路140輸出第二資料DATA2之剩餘部分DATA2-2作為輸出資料D140，所以經由第一及第二選擇電路131及133中的每一者將第二資料DATA2之剩餘部分DATA2-2饋送回至待測試晶載邏輯110-1之輸入端子20。
為解釋之方便起見，圖5說明僅將第二資料DATA2的一個部分改變為第三資料DATA3之狀況。然而，取決於如何在第四暫存器141中規劃改變資料IF，可將第二資料DATA2劃分成至少三片。
圖6為展示根據本發明概念之一例示性實施例之圖4中所說明之信號路徑之選擇條件的表。參看圖4及圖6，在待測試晶載邏輯110-1之輸出端子30與輸入端子20之間形成三個回饋信號路徑。
根據第一、第二及第三選擇信號SEL1、SEL2及SEL3中的每一者之位準，JTAG TAP控制器130D可選擇三個回饋信號路徑中的一者。在待測試晶載邏輯101-1中不包括第一反相器111時，可選擇信號路徑PATH1。換言之，在將第一選擇信號SEL1設定成高位準且將第二及第三選擇信號SEL2及SEL3中的每一者設定成低位準時，JTAG TAP控制器130D可選擇信號路徑PATH1。
在待測試晶載邏輯101-1中包括第一反相器111時，可選擇信號路徑PATH2。換言之，在將第一及第二選擇信號SEL1及SEL2中的每一者設定成高位準且將第三選 擇信號SEL3設定成低位準時，JTAG TAP控制器130D可選擇信號路徑PATH2。
在將第二資料DATA2的一部分改變為第三資料DATA3時，可選擇信號路徑PATH3。換言之，在將第一及第三選擇信號SEL1及SEL3中的每一者設定成高位準且將第二選擇信號SEL2設定成低位準時，JTAG TAP控制器130D可選擇信號路徑PATH3。
不管第二及第三選擇信號SEL2及SEL3中的每一者之位準如何，在第一選擇信號SEL1之位準處於低位準時，可經由信號路徑PATH4將TDI線123-1之TDI信號TDI提供至輸入端子20。
圖7為根據本發明概念之一例示性實施例之包括JTAG TAP控制器130E的IC 100E之方塊圖。參看圖7，IC 100E包括複數個待測試晶載邏輯110-1至110-m(其中m為等於或大於2之自然數)、JTAG介面120、JTAG TAP控制器130E、第四選擇電路150及第五選擇電路160。
待測試晶載邏輯110-1至110-m可分別對應於經劃分以測試IC 100E之內部邏輯電路的掃描鏈。
第一、第二及第三選擇電路131、133及140以及第六選擇電路160中的每一者可藉由使用多工器來實施，且第四選擇電路150可藉由使用解多工器來實施。IC 100E可表示SoC。
JTAG TAP控制器130E可藉由使用TDO信號TDO、TCK信號TCK、TDI信號TDI及TMS信號TMS(且視情 況，TRST信號TRST)來控制待測試晶載邏輯110-1至110-m中的每一者之操作。根據本發明概念之一例示性實施例，待測試晶載邏輯110-1至110-m中的每一者可或可不包括第一反相器111。
藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS，控制邏輯130-1可在第一暫存器132中設定與第一選擇信號SEL1相關聯的資料，可在第二暫存器135中設定與第二選擇信號SEL2相關聯的資料，可在第三暫存器139中設定與第三選擇信號SEL3之產生相關聯的資料，可在第四暫存器141中設定表示將改變(或待替換)之資料之大小及位置中的至少一者之改變資料，可在第五暫存器151中設定與第四選擇信號SEL4之產生相關聯的資料，且可在第六暫存器161中設定與第五選擇信號SEL5之產生相關聯的資料。
第一暫存器區塊130-1E包括第一、第二、第三、第四、第五及第六暫存器132、135、139、141、151及161。第一、第二、第三、第四、第五及第六暫存器132、135、139、141、151及161中的每一者可儲存一或多個位元。控制邏輯130-1可藉由使用經由JTAG介面120接收之信號TCK、TDI及/或TMS而將使用者定義資料(例如，第三資料DATA3)儲存於第二暫存器區塊130-3中。
根據待測試晶載邏輯110-1至110-m之數目，可判定第四及第五選擇信號SEL4及SEL5中的每一者中將包括的位元之數目。
第四選擇電路150可基於包括一或多個位元之第四選擇信號SEL4而將第一選擇電路131之輸出端子與待測試晶載邏輯110-1至110-m中的一者之輸入端子20連接。第五選擇電路160可基於包括一或多個位元之第五選擇信號SEL5而將待測試晶載邏輯110-1至110-m中的一者之輸出端子30與TDO線121-1連接。
關於來自在待測試晶載邏輯110-1至110-m中的每一者中處理之資料片當中的待改變之資料的改變資料可儲存於第四暫存器141中。在此狀況下，待測試晶載邏輯110-1至110-m中的每一者中之待改變之資料可儲存於第二暫存器區塊130-3中。JTAG TAP控制器130E之操作實質上與圖4之JTAG TAP控制器130D之操作相同。
圖8為根據本發明概念之一例示性實施例之包括圖1、圖2、圖3、圖4或圖7中所說明之IC 100A、100B、100C、100D或100E之電子系統200的方塊圖。參看圖8，電子系統200包括IC 201、記憶體230及顯示器240。為解釋之方便起見，在圖8中，將個人電腦(PC)203說明為能夠對電子系統200進行除錯之除錯裝置或除錯器，但此僅為一實例。
PC 203可經由JTAG介面20對第一暫存器區塊130-1C、130-1D或130-1E及第二暫存器區塊130-3進行規劃，且可監視經由JTAG介面20輸出之TDO信號TDO。
可藉由使用以下各者來實施電子系統200：膝上型電腦、行動電話、智慧型電話、平板PC、個人數位助理(PDA)、企業數位助理(EDA)、數位靜態相機、數位視訊攝 影機、攜帶型多媒體播放器(PMP)、個人導航裝置或攜帶型導航裝置(PND)、手持型遊戲控制台、行動網際網路裝置(MID)或電子書。
根據本發明概念之一例示性實施例，IC 201可表示SoC或印刷電路板(PCB)。根據本發明概念之一例示性實施例，IC 201可表示應用程式處理器(AP)、行動AP或半導體封裝。
IC 201包括JTAG介面20、輸入/輸出(I/O)埠205、一或多個IC(例如，IC 100-1至100-5)、記憶體介面210、匯流排211及顯示控制器220。IC 201可經由JTAG介面20來掃描或除錯。另外，IC 201可處理經由I/O埠205接收之資料或經由I/O埠205將經處理資料傳輸至外部裝置。
IC 100-1至100-5中的每一者可為上文所描述之IC 100A至100E中的一者。IC 100-1至100-5中的一者可為中央處理單元(CPU)或多核心處理器。IC 100-1至100-5中的每一者中所包括之JTAG TAP控制器130可為上文所描述之JTAG TAP控制器130A至130E中的一者。IC 100-1至100-5中的每一者包括複數個邊界掃描胞元，且IC 100-1至100-5中的每一者之邊界掃描胞元可彼此連接。舉例而言，IC 201中所包括之IC 100-1至100-5可以菊鏈的形式彼此連接。
記憶體介面210可在CPU或多核心處理器之控制下與記憶體230交換資料及/或命令。記憶體230可藉由使用依電性記憶體或非依電性記憶體來實施。IC 100-1至100-5中的每一者可經由匯流排211與記憶體介面210及顯示控制 器220交換資料及/或命令。顯示控制器220可在CPU或多核心處理器之控制下將顯示器資料傳輸至顯示器240。
圖9為根據本發明概念之一例示性實施例之圖1、圖2、圖3、圖4、圖7或圖8的IC 100A、100B、100C、100D、100E或100-1至100-5之操作的流程圖。IC 100A、100B、100C、100D、100E或IC 100-1至100-5中的每一者(統稱為IC 100)包括待測試晶載邏輯110-1，該待測試晶載邏輯包括輸入端子20、連接至TDO線121-1之輸出端子30及相連於掃描鏈內之複數個同步電路101-1至101-n。現將參看圖1、圖2、圖3、圖4、圖7或圖8詳細地描述IC之操作。
在操作S110中，控制邏輯130-1藉由使用經由JTAG介面20接收之信號TCK、TDI及/或TMS來設定對應於第一暫存器區塊130-1C、130-ID或130-1E之第一至第五選擇信號SEL1至SEL5中的一者或至少兩者。
在操作S120中，JTAG TAP控制器130回應於第一至第五選擇信號SEL1至SEL5中的一或多者將以下各者中的一者連接至待測試晶載邏輯110-1之輸入端子20：傳輸TDI信號TDI之第一信號路徑、傳輸與待測試晶載邏輯110-1之輸出端子20之輸出資料相關聯的資料之第二信號路徑及傳輸使用者定義資料之第三信號路徑。舉例而言，第二信號路徑可包括傳輸具有與待測試晶載邏輯110-1之輸出端子20之輸出資料相同的相位之資料的信號路徑，或傳輸具有與待測試晶載邏輯110-1之輸出端子20之輸出資料不同的相位之資料的信號路徑。
圖10為根據本發明概念之一例示性實施例之圖4或圖7中所說明之IC 100D或100E之操作的流程圖。參看圖4、圖6、圖7及圖10，當在操作S210中判定第三選擇信號SEL3處於高位準時，在操作S212中，第三選擇電路140傳輸由第二暫存器區塊130-3輸出之第三資料DATA3。
當在操作S216中判定第二選擇信號SEL2處於高位準時，在操作S218中，第二選擇電路133傳輸由第二反相器134獲得之經反相第三資料/DATA3。當在操作S228中判定第一選擇信號SEL1處於高位準時，在操作S230中，第一選擇電路131將經反相第三資料/DATA3傳輸至待測試晶載邏輯110-1之輸入端子20。當在操作S228中判定第一選擇信號SEL1處於低位準時，在操作S232中，第一選擇電路131將TDI線123-1之TDI信號TDI傳輸至待測試晶載邏輯110-1之輸入端子20。
當在操作S216中判定第二選擇信號SEL2處於低位準時，在操作S220中，第二選擇電路133傳輸第三資料DATA3。當在操作S234中判定第一選擇信號SEL1處於高位準時，在操作S236中，第一選擇電路131將第三資料DATA3傳輸至待測試晶載邏輯110-1之輸入端子20。此可被視為第三路徑PATH3。當在操作S234中判定第一選擇信號SEL1處於低位準時，在操作S232中，第一選擇電路131將TDI線123-1之TDI信號TDI傳輸至待測試晶載邏輯110-1之輸入端子20。
當在操作S210中判定第三選擇信號SEL3處於低 位準時，在操作S214中，第三選擇電路140傳輸第二資料DATA2。當在操作S222中判定選擇信號SEL2處於高位準時，在操作S224中，第二選擇電路133傳輸由第二反相器134獲得之經反相第二資料/DATA2。
當在操作S238中判定第一選擇信號SEL1處於高位準時，在操作S240中，第一選擇電路131將經反相第二資料/DATA2傳輸至待測試晶載邏輯110-1之輸入端子20。此可被視為第二路徑PATH2。當在操作S238中判定第一選擇信號SEL1處於低位準時，在操作S232中，第一選擇電路131將TDI線123-1之TDI信號TDI傳輸至待測試晶載邏輯110-1之輸入端子20。當在操作S222中判定第二選擇信號SEL2處於低位準時，在操作S226中，第二選擇電路133傳輸第二資料DATA2。
當在操作S242中判定第一選擇信號SEL1處於高位準時，在操作S244中，第一選擇電路131將第二資料DATA2傳輸至待測試晶載邏輯110-1之輸入端子20。此可被視為第一路徑PATH1。當在操作S242中判定第一選擇信號SEL1處於低位準時，在操作S232中，第一選擇電路131將TDI線123-1之TDI信號TDI傳輸至待測試晶載邏輯110-1之輸入端子20。
圖11為根據本發明概念之一例示性實施例之包括圖1、圖2、圖3、圖4、圖7或圖8的IC 100A、100B、100C、100D、100E或100之電子系統300的方塊圖。電子系統300可藉由使用能夠使用或支援行動產業處理器介面(MIPI)之 攜帶型電子裝置來實施。攜帶型電子器件可為智慧型電話、平板PC或行動網際網路裝置。
電子系統300包括AP 310、影像感測器301及顯示器330。圖11之AP 310可進一步包括圖8中所說明之IC 201中所包括之組件20、100-1至100-5、210、211及220。
實施於AP 310中之攝影機串列介面(CSI)主機313可經由CSI與影像感測器301之CSI裝置303連續通訊。根據本發明概念之一例示性實施例，解串器DES可實施於CSI主機313中，且串列化器SER可實施於CSI裝置303中。
實施於AP 310中之顯示器串列介面(DSI)主機311可經由DSI與顯示器330之DSI裝置331連續通訊。
根據本發明概念之一例示性實施例，串列化器SER可實施於DSI主機311中，且解串器DES可實施於DSI裝置331中。解串器DES及串列化器SER中的每一者可處理電氣信號或光學信號。
電子系統300可進一步包括能夠與AP 310通訊之射頻(RF)晶片340。AP 310之實體層(PHY)315及RF晶片340之PHY 341可根據MIPI DigRF交換資料。RF晶片340可進一步包括連接至天線之DigRF受控器343。
電子系統300可進一步包括全球定位系統(GPS)接收器350、諸如動態隨機存取記憶體(DRAM)之記憶體351、由諸如NAND快閃記憶體之非依電性記憶體實施之資料儲存裝置353、麥克風(MIC)355或揚聲器357。
電子系統300可藉由使用至少一個通訊協定(或 通訊標準)(例如，微波存取全球互通(WiMAX)359、無線區域網路(WLAN)361、超寬頻(UWB)363或長期演進(LTETM)365)而與外部設備通訊。
電子系統300可藉由使用藍芽或WiFi而與外部無線通訊裝置通訊。
在根據本發明概念之一例示性實施例之IC處於故障或掛斷狀態中時，建置於IC中之JTAG TAP控制器可經由TDO接腳將自待測試晶載邏輯移出之資料傳輸至除錯器，且同時可將資料重新載入至待測試晶載邏輯，或將該資料的一部分改變為使用者定義資料。
因此，IC不包括用於將由待測試晶載邏輯輸出之資料重新載入至待測試晶載邏輯的單獨儲存裝置或仿真器。
另外，因為建置於根據本發明概念之一例示性實施例之IC中的JTAG TAP控制器可將自待測試晶載邏輯移出之資料重新載入至待測試晶載邏輯，所以用於IC之除錯時間可減少。此外，因為建置於IC中之JTAG TAP控制器可將自待測試晶載邏輯移出之資料的一部分改變為使用者定義資料，所以用於IC之除錯效率可增加。
雖然本發明概念已參考其例示性實施例特定展示及描述，但應理解，在不偏離如由以下申請專利範圍定義的本發明概念之精神及範疇的情況下，可對形式及細節作出各種改變。
20‧‧‧輸入端子
30‧‧‧輸出端子
101-1、101-2、101-3、...、101-n‧‧‧同步電路
100D‧‧‧積體電路(IC)
110-1‧‧‧待測試晶載邏輯
111‧‧‧第一反相器
115‧‧‧遮罩電路
120‧‧‧JTAG介面
121-1‧‧‧TDO線
121‧‧‧測試資料輸出(TDO)接腳
122‧‧‧TCK接腳
123‧‧‧測試資料輸入(TDI)接腳
123-1‧‧‧TDI線
124‧‧‧TMS接腳
125‧‧‧測試重設(TRST)接腳
130-1‧‧‧控制邏輯
130-1D‧‧‧第一暫存器區塊
130-3‧‧‧第二暫存器區塊
130D‧‧‧聯合測試行動群組測試存取埠(JTAG TAP)控制器
131‧‧‧第一選擇電路
132‧‧‧第一暫存器
133‧‧‧第二選擇電路
134‧‧‧第二反相器
135‧‧‧第二暫存器
136‧‧‧計數器
137‧‧‧比較器
138‧‧‧邏輯電路
139‧‧‧第三暫存器
140‧‧‧第三選擇電路
141‧‧‧第四暫存器
CNT‧‧‧計數值
D140‧‧‧輸出資料
DATA1‧‧‧第一信號/第一資料
FLAG‧‧‧旗標
IF‧‧‧改變資料
PM‧‧‧可程式化記憶體
SEL1‧‧‧第一選擇信號
SEL2‧‧‧第二選擇信號
SEL3‧‧‧第三選擇信號
TCK‧‧‧TCK信號
TDI‧‧‧TDI信號
TDO‧‧‧TDO信號
TMS‧‧‧TMS信號
TRST‧‧‧TRST信號

Claims (25)

  1. 一種積體電路(IC)，其包含：一晶載邏輯，其包括一輸入端子、一輸出端子及相連於一掃描鏈內之複數個同步電路；一測試資料輸入(TDI)線；連接至該輸出端子之一測試資料輸出(TDO)線；以及一測試存取埠(TAP)控制器，其回應於一或多個選擇信號將自包括該TDI線及該輸出端子之複數個資料源中的一者輸出之資料傳輸至該輸入端子。
  2. 如請求項1之IC，其中該TAP控制器使自該輸出端子輸出之該資料反相，且將該經反相資料饋送回至該輸入端子。
  3. 如請求項1之IC，其中該TAP控制器包含儲存使用者定義資料之一暫存器區塊，且該等資料源進一步包括該暫存器區塊。
  4. 如請求項3之IC，其中該TAP控制器將自該輸出端子輸出之該資料的一部分改變為該使用者定義資料。
  5. 如請求項1之IC，其中該TAP控制器包含儲存有一或多個可程式化選擇信號之一或多個暫存器。
  6. 如請求項1之IC，其中，在該一個選擇信號為一第一選擇信號時，該TAP控制器包含基於該第一選擇信號而控制該輸入端子與該TDI線及該輸出端子其中一者之間的 一連接之一選擇電路。
  7. 如請求項1之IC，其中，在該等選擇信號包含一第一選擇信號及一第二選擇信號，且一第一反相器係安置於來自該複數個同步電路當中的一最後同步電路與該輸出端子之間時，該TAP控制器包含：連接至該輸出端子之一第二反相器；一第二選擇電路，其基於該第二選擇信號而輸出自該輸出端子輸出之該資料或該第二反相器之輸出資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子其中一者之間的一連接。
  8. 如請求項1之IC，其中，在該等選擇信號包含一第一選擇信號及一第二選擇信號時，該TAP控制器包含：一暫存器區塊，其儲存使用者定義資料；一第二選擇電路，其基於該第二選擇信號而輸出自該輸出端子輸出之該資料或該使用者定義資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子其中一者之間的一連接。
  9. 如請求項8之IC，其中該TAP控制器進一步包含：一改變資料暫存器，其在一改變發生時，儲存與將自該輸出端子輸出之該資料的一部分改變為該使用者定義資料相關聯的改變資料； 一計數器，其計數經由一聯合測試行動群組(JTAG)介面提供至該晶載邏輯之一測試時脈(TCK)信號的一循環，且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值與該計數值，且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第二選擇信號。
  10. 如請求項1之IC，其中，在該等選擇信號包含一第一選擇信號、一第二選擇信號及一第三選擇信號時，該TAP控制器包含：一暫存器區塊，其儲存使用者定義資料；一第三選擇電路，其基於該第三選擇信號而輸出自該輸出端子輸出之該資料或該使用者定義資料；一反相器，其連接至該第三選擇電路之一輸出端子；一第二選擇電路，其基於該第二選擇信號而輸出該第三選擇電路之輸出資料或該反相器之輸出資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子中的一者之間的一連接。
  11. 如請求項10之IC，其中該TAP控制器進一步包含：一改變資料暫存器，其在一改變發生時儲存與將自 該輸出端子輸出之該資料的一部分改變為該使用者定義資料相關聯的改變資料；一計數器，其計數經由一聯合測試行動群組(JTAG)介面提供至該晶載邏輯之一測試時脈(TCK)信號的一循環，且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值與該計數值，且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第三選擇信號。
  12. 如請求項1之IC，其進一步包含一遮罩電路，該遮罩電路基於自一可程式化記憶體輸出之一控制信號，來控制該TDO線與一TDO接腳之間的一連接。
  13. 一種應用程式處理器(AP)，其包括如請求項1之IC。
  14. 一種電腦系統，其包含：一應用程式處理器(AP)；與該AP通訊之一記憶體；與該AP通訊之一顯示器；其中該AP包含：一中央處理單元(CPU)；一記憶體介面，其在該CPU之控制下與該記憶體通訊；一顯示控制器，其在該CPU之控制下控制該顯 示器之一操作，且其中該CPU包含：一晶載邏輯，其包含一輸入端子、一輸出端子及相連於一掃描鏈內之複數個同步電路；一測試資料輸入(TDI)線；連接至該輸出端子之一測試資料輸出(TDO)線；以及一測試存取埠(TAP)控制器，其回應於一或多個選擇信號將複數個資料源中的一者連接至該輸入端子，該等資料源包含該TDI線及該輸出端子。
  15. 如請求項14之電腦系統，其中，在該等選擇信號包含一第一選擇信號、一第二選擇信號及一第三選擇信號時，該TAP控制器包含：一暫存器區塊，其儲存使用者定義資料；一第三選擇電路，其基於該第三選擇信號而輸出該輸出端子之輸出資料或該使用者定義資料；一反相器，其連接至該第三選擇電路之一輸出端子；一第二選擇電路，其基於該第二選擇信號而輸出該第三選擇電路之輸出資料或該反相器之輸出資料；以及一第一選擇電路，其基於該第一選擇信號而控制該輸入端子與該TDI線及該第二選擇電路之一輸出端子其中一者之間的一連接。
  16. 如請求項15之電腦系統，其中該TAP控制器進一步包 含：一改變資料暫存器，其在一改變發生時儲存與將該輸出端子之該輸出資料的一部分改變為該使用者定義資料相關聯的改變資料；一計數器，其計數經由一聯合測試行動群組(JTAG)介面提供至該晶載邏輯之一測試時脈(TCK)信號的一循環，且輸出對應於該計數之一結果的一計數值；一比較器，其比較相關聯於該改變資料的一參考值與該計數值，且輸出對應於該比較之一結果的一旗標；一暫存器，其儲存關於該第二選擇電路之控制資料；以及一選擇信號產生器，其藉由對該旗標及該控制資料執行一邏輯運算而產生該第三選擇信號。
  17. 如請求項14之電腦系統，其中該TAP控制器包含儲存有使用者定義資料之一暫存器區塊，且該複數個資料源進一步包含該暫存器區塊。
  18. 如請求項17之電腦系統，其中該TAP控制器將該輸出端子之輸出資料的一部分改變為該使用者定義資料。
  19. 如請求項14之電腦系統，其中該CPU包含一遮罩電路，該遮罩電路基於自一可程式化記憶體輸出之一控制信號來控制該TDO線與一TDO接腳之間的一連接。
  20. 一種操作一積體電路(IC)之方法，該IC包含一晶載邏輯，該晶載邏輯包含一輸入端子、連接至一測試資料輸出(TDO)線之一輸出端子及相連於一掃描鏈內之複數個同 步電路，該方法包含以下步驟：設定複數個選擇信號；以及回應於該複數個選擇信號將以下各者中的一者連接至該輸入端子：傳輸經由一TDI線接收之測試資料輸入(TDI)資料的一第一路徑、傳輸與該輸出端子之輸出資料相關聯之資料的一第二路徑及傳輸使用者定義資料之一第三路徑。
  21. 如請求項20之方法，其中與經由該第二路徑饋送回至該輸入端子之該輸出資料相關聯的資料之一相位與該輸出端子之該輸出資料的相位相同或不同。
  22. 如請求項20之方法，其進一步包含藉由使用該第三路徑將與饋送回至該輸入端子之該輸出資料相關聯的資料的一部分改變為該使用者定義資料。
  23. 一種積體電路(IC)，其包含：一晶載邏輯，其包括一輸入端子及複數個順序連接之電路；以及一測試存取埠控制器，其經組配以回應於一或多個選擇信號將測試資料、該晶載邏輯之輸出資料或使用者資料傳輸至該輸入端子。
  24. 如請求項23之IC，其中該晶載邏輯包括正反器。
  25. 如請求項23之IC，其中在一聯合測試行動群組介面處接收該測試資料。
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