TWI727580B - 測試存取埠電路 - Google Patents

測試存取埠電路 Download PDF

Info

Publication number
TWI727580B
TWI727580B TW108148254A TW108148254A TWI727580B TW I727580 B TWI727580 B TW I727580B TW 108148254 A TW108148254 A TW 108148254A TW 108148254 A TW108148254 A TW 108148254A TW I727580 B TWI727580 B TW I727580B
Authority
TW
Taiwan
Prior art keywords
data
terminal
mode
output
register group
Prior art date
Application number
TW108148254A
Other languages
English (en)
Other versions
TW202111344A (zh
Inventor
陳月峰
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Publication of TW202111344A publication Critical patent/TW202111344A/zh
Application granted granted Critical
Publication of TWI727580B publication Critical patent/TWI727580B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2815—Functional tests, e.g. boundary scans, using the normal I/O contacts
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
    • G06F11/2635—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers using a storage for the test inputs, e.g. test ROM, script files

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一種測試存取埠電路包含資料輸入端、資料輸出端、重置端、模式選擇端、至少一測試資料暫存器組、輔助資料暫存器組、指令暫存器組，及控制器。控制器耦接於模式選擇端及指令暫存器組，並根據模式選擇端所接收的至少一模式選擇訊號控制至少一測試資料暫存器組、輔助資料暫存器組及指令暫存器組。在重置端輸入模式下，當控制器控制第一測試資料暫存器組儲存資料輸入端所接收之第一輸入資料位元時，輔助資料暫存器組儲存重置端所接收之第二輸入資料位元。

Description

測試存取埠電路
本發明是有關於一種測試存取埠(Test Access Port，TAP)電路，特別是指一種能夠提升傳輸流通量(throughput)的測試存取埠電路。
在先前技術中，聯合測試工作群組(Joint Test Action Group，JTAG)是以序列的方式傳輸資訊，聯合測試工作群組的介面主要包含資料輸入端、資料輸出端、重置端、時脈訊號端及模式選擇端。一般來說，為了能夠以聯合測試工作群組的介面來傳輸測試資料，系統會在待測裝置上安裝測試存取埠(Test Access Port，TAP)電路，測試存取埠可以透過聯合測試工作群組所規範的介面來控制內部的暫存器，以擷取或輸出待測裝置的資料來進行測試及偵錯。
由於測試存取埠電路是以序列(serial)的方式透過資料輸出端來輸出資料位元，並透過資料輸入端來接收資料，因此一次僅能輸出或輸入一個位元的資料，傳輸速率甚低。在先前技術中，若欲加快系統傳輸數據的速度，就必須透過其他的介面來實現，而需額外增加硬體，整體測試系統的彈性並不高。
本發明的一實施例揭露一種測試存取埠(Test Access Port，TAP)電路。測試存取埠電路包含資料輸入端、資料輸出端、重置端、模式選擇端、至少一 測試資料暫存器組、輔助資料暫存器組、指令暫存器組及控制器。
控制器耦接於模式選擇端及指令暫存器組。控制器根據模式選擇端所接收的至少一模式選擇訊號控制至少一測試資料暫存器組、輔助資料暫存器組，及指令暫存器組。
在重置端輸入模式下，當控制器控制第一測試資料暫存器組儲存資料輸入端所接收之第一輸入資料位元時，輔助資料暫存器組儲存重置端所接收之第二輸入資料位元。
本發明的另一實施例揭露一種測試存取埠電路。測試存取埠電路包含資料輸入端、資料輸出端、重置端、模式選擇端、至少一測試資料暫存器組、輔助資料暫存器組、指令暫存器組及控制器。
控制器耦接於模式選擇端及指令暫存器組。控制器根據模式選擇端所接收的至少一模式選擇訊號控制至少一測試資料暫存器組、輔助資料暫存器組，及指令暫存器組。
在資料輸入端輸入模式下，控制器控制測試資料暫存器組自資料輸入端接收第一輸入資料位元，而在資料輸入端輸出模式下，當控制器控制第一測試資料暫存器組自資料輸出端輸出第一輸出資料位元時，第一輔助資料暫存器組自資料輸入端輸出第二輸出資料位元。
本發明的另一實施例揭露一種測試存取埠電路。測試存取埠電路包含資料輸入端、資料輸出端、重置端、模式選擇端、至少一測試資料暫存器組、輔助資料暫存器組、指令暫存器組及控制器。
控制器耦接於模式選擇端及指令暫存器組。控制器根據模式選擇端所接收的至少一模式選擇訊號控制至少一測試資料暫存器組、輔助資料暫存器組，及指令暫存器組。
在資料輸出端輸出模式下，控制器控制一測試資料暫存器組自資料 輸出端輸出第一輸出資料位元，而在資料輸出端輸入模式下，當控制器控制第一測試資料暫存器組自資料輸入端接收第一輸入資料位元時，第一輔助資料暫存器組自資料輸出端接收第二輸入資料位元。
100、200、300:測試存取埠電路
110、210、310:控制器
TRST:重置端
TCK:時脈訊號端
TMS:模式選擇端
TDO:資料輸出端
TDI:資料輸入端
IR:指令暫存器組
DR1至DRX:測試資料暫存器組
AR1、AR2、AR3:輔助資料暫存器組
DI1、DI2、DI3:輸入資料位元
DO1、DO2、DO3:輸出資料位元
VH:預設電壓
SIGRST:重置訊號
DeMUX:解多工器
MUX:多工器
MR1、MR2、MR3、MR4:模式暫存器組
220:路徑選擇電路
230、340、350:雙向訊號選擇電路
NA1、NA2、NB1、NB2、NC1、NC2、ND1、ND2:數值
第1圖是本發明一實施例之測試存取埠電路的示意圖。
第2圖是本發明另一實施例之測試存取埠電路的示意圖。
第3圖是本發明另一實施例之測試存取埠電路的示意圖。
第4圖是第3圖的測試存取埠電路在資料輸出端輸入模式下的示意圖。
第1圖是本發明一實施例之測試存取埠(Test Access Port，TAP)電路100的示意圖。測試存取埠電路100可以應用於聯合測試工作群組(Joint Test Action Group，JTAG)中，並與系統中待測的電路或裝置(例如：待寫入的記憶體系統)相耦接以擷取或輸出待測電路或裝置的資料來進行測試及偵錯。
在第1圖中，測試存取埠電路100包含資料輸入端TDI、資料輸出端TDO、時脈訊號端TCK、重置端TRST、模式選擇端TMS、複數個測試資料暫存器組DR1至DRX、輔助資料暫存器組AR1、指令暫存器組IR及控制器110，其中X為正整數。
控制器110耦接於時脈訊號端TCK、模式選擇端TMS及指令暫存器組IR，控制器110可以根據時脈訊號端TCK所接收之複數個時脈訊號判讀模式選擇端TMS所接收的複數個模式選擇訊號，並可根據模式選擇訊號控制測試資料暫存器組DR1至DRX、輔助資料暫存器組AR1，及指令暫存器組IR。在有些實施例 中，測試資料暫存器組DR1至DRX、輔助資料暫存器組AR1及指令暫存器組IR可各包含複數個串接的移位暫存器，因此控制器110可以透過移位操作來對測試資料暫存器組DR1至DRX、輔助資料暫存器組AR1及指令暫存器組IR進行寫入及輸出。
在一般應用於聯合測試工作群組的測試存取埠電路中，控制器110中可包含有限狀態機(finite state machine，FSM)，有限狀態機可以包含複數個預設的狀態，並且可以根據模式選擇訊號在不同的狀態中切換來控制。有限狀態機中的預設狀態一般會包含重置、閒置、設定指令暫存器組及設定測試資料暫存器...等狀態。在此情況下，控制器110可以先透過對指令暫存器組IR進行擷取(captrue)及移位(shift)等操作來寫入不同的數值以選取對應的測試資料暫存器組。例如在第1圖中，解多工器DeMUX及多工器MUX即可根據指令暫存器組IR中所儲存的數值來導通對應的路徑。接著便可對對應的測試資料暫存器組進行擷取或移位等操作。舉例來說，若測試資料暫存器組DR1至DRX及輔助資料暫存器組AR1總共有32個暫存器組，則指令暫存器組IR則可包含5個位元來表示32個不同的數值，並可分別對應到不同的暫存器組，然而本發明並不以此為限，在本發明的其他實施例中，指令暫存器組IR中也可根據系統的需求而包含更多或更少數量的暫存器。
在先前技術中，測試存取埠電路100是透過資料輸入端TDI來接收資料，並透過資料輸出端TDO來輸出資料位元，由於一次只能輸入或輸出一個位元的資料，因此傳輸的流通量較小。此外，在有些實施例中，由於透過連續傳送高電位的模式選擇訊號也可以達到重置控制器110的效果，因此在聯合測試工作群組的通訊過程中，也可以協定好不再透過重置端TRST來傳送重置訊號，而只透過模式選擇訊號來進行重置。在此情況下，測試存取埠電路100除了可以透過資料輸入端TDI來接收資料之外，還可以透過重置端TRST來接收資料，達到 提升傳輸流通量的功效。
舉例來說，在重置端輸入模式下，當控制器110控制測試資料暫存器組DR1儲存資料輸入端TDI所接收之輸入資料位元DI1時，輔助資料暫存器組AR1也可以同時或依序儲存重置端TRST所接收之第二輸入資料位元DI2。也就是說，當控制器110透過指令暫存器組IR選取了測試資料暫存器組DR1來接收資料輸入端TDI所接收到的資料時，輔助資料暫存器組AR1也可以同步接收重置端TRST所接收到的資料，因此控制器110接收資料的輸入流通量就可以提升為兩倍。也就是說，測試存取埠電路100可以預設測試資料暫存器組DR1與輔助資料暫存器組AR1之間的關聯性，並對兩者平行(parallel)進行寫入。
在有些實施例中，測試資料暫存器組DR1及輔助資料暫存器組AR1可具有相同大小的儲存空間，例如包含相同數量的移位暫存器，因此兩者可以同步地接收應用於聯合測試工作群組之主控端所傳來的資料，並且同步完成移位輸入。然而，在有些其他實施例中，測試資料暫存器組DR1及輔助資料暫存器組AR1也可能具有相異大小的儲存空間，例如輔助資料暫存器組AR1的儲存空間可能小於測試資料暫存器組DR1的儲存空間，則測試存取埠電路100便可能需要增加其他的邏輯電路，使得聯合測試工作群組的主控端可以在輔助資料暫存器組AR1已填滿而測試資料暫存器組DR1尚未填滿的情況下，終止對輔助資料暫存器組AR1進行移位輸入的操作。在一實施例中，控制器110可以將有效的資料位存放在相同寬度資料的最低有效位(Least Significant Bit，LSB)端，假設從最高有效位(Most Significant Bit，MSB)開始傳輸，則最終在輔助資料暫存器中的資料即所需長度的資料，多餘的位元因為先進入暫存器，最後都已被移位輸出(shift-out)，因此不會影響輔助資料的接收。
第2圖是本發明一實施例之測試存取埠電路200的示意圖。測試存取埠電路200與測試存取埠電路100具有相似的結構並且可以根據相似的原理操 作，然而，測試存取埠電路200還可支援外部重置模式及重置端輸出模式，也就是說，測試存取埠電路200保留了透過重置端TRST接收重置訊號來對控制器210進行重置的功能，並且還可以透過重置端TRST進行輸入及輸出。
在第2圖中，測試存取埠電路200可包含路徑選擇電路220及模式暫存器組MR1。路徑選擇電路220具有第一輸入端、第二輸入端、輸出端及控制端，路徑選擇電路220的第一輸入端耦接於重置端TRST，路徑選擇電路220的第二輸入端可接收預設電壓VH，路徑選擇電路220的輸出端可輸出重置訊號SIGRST或預設電壓VH至控制器210。在有些實施例中，路徑選擇電路220可例如以多工器來實作。模式暫存器組MR1可耦接於路徑選擇電路220的控制端。在有些實施例中，若重置訊號SIGRST是以低電壓來觸發控制器210的重置事件，則預設電壓VH可設定為高電壓(例如第2圖中，預設電壓VH為邏輯1的高電壓)，以免重置控制器210。然而，測試存取埠電路200在模式選擇端TMS連續接收高電位的模式選擇訊號之後，控制器210仍然會執行重置操作。
在有些實施例中，聯合測試工作群組的主控端可以輸入一系列的模式選擇訊號，使得控制器210中的有限狀態機透過在指令暫存器IR中寫入對應的數值來選取模式暫存器組MR1，並在模式暫存器組MR1中寫入數值NA1，例如但不限於0，將使路徑選擇電路220在其第一輸入端(即重置端TRST)及輸出端之間建立電性連接，如此一來，測試存取埠電路200便可進入外部重置模式，而可經由重置端TRST接收外部傳來的重置訊號SIGRST。此外，若控制器210在選取模式暫存器組MR1後，在模式暫存器組MR1中寫入數值NA2，例如但不限於1，則將使路徑選擇電路220在其第二輸入端(即預設電壓VH)及輸出端之間建立電性連接，使得控制器210將持續地接收到高電壓的訊號而不會被重置端TRST的電壓影響而被誤重置，測試存取埠電路200便會進入重置端輸入模式或重置端輸出模式。
在第2圖的實施例中，測試存取埠電路200除了可以透過重置端TRST來接收資料之外，也可以透過重置端TRST來輸出資料。舉例來說，在重置端輸出模式下，當控制器210控制測試資料暫存器組DR1自資料輸出端TDO輸出輸出資料位元DO1時，輔助資料暫存器組AR1也可同時或依序自重置端TRST輸出輸出資料位元DO2。如此一來，就可以提升測試存取埠電路200中的輸出流通量。
為了同時支援重置端輸出模式及重置端輸入模式，測試存取埠電路200還可包含雙向訊號選擇電路230及模式暫存器組MR2。雙向訊號選擇電路230可耦接於輔助資料暫存器組AR1及重置端TRST，而模式暫存器組MR2可耦接於雙向訊號選擇電路230。
在此情況下，控制器210可以透過指令暫存器IR選取模式暫存器組MR2，並在模式暫存器組MR2中寫入數值NB1，使得測試存取埠電路200進入重置端輸入模式，並可控制雙向訊號選擇電路230自重置端TRST接收輸入資料位元DI2(第2圖中未示)。相對地，當控制器210在模式暫存器組MR2中寫入不同於數值NB1的數值NB2時，測試存取埠電路200便可進入重置端輸出模式，而雙向訊號選擇電路230則會自重置端TRST輸出輸出資料位元DO2。
由於測試存取埠電路200可以透過指令暫存器組IR來控制新增設的模式暫存器組MR1及MR2，並據以控制內部的訊號路徑，因此可以在不改變控制器210中有限狀態機既有狀態的情況下，使得測試存取埠電路200能夠支援重置端輸出模式、重置端輸入模式及外部重置模式。也就是說，測試存取埠電路200之控制器210可以使用與先前技術相同的有限狀態機，卻能夠提升輸出及輸入的流通量。
第3圖是本發明一實施例之測試存取埠電路300的示意圖。測試存取埠電路300與測試存取埠電路200具有相似的結構並且可以根據相似的原理操作，然而，測試存取埠電路300還可支援輸入端輸出模式及輸出端輸入模式，也 就是說，測試存取埠電路300除了可以透過重置端進行輸入及輸出之外，還可以透過資料輸入端TDI進行輸出，並且可以透過資料輸出端TDO來進行輸入，因此還可以進一步提升輸出及輸出的流通量。
在第3圖中，測試存取埠電路300可包含輔助資料暫存器組AR2。在資料輸入端輸入模式下，資料輸入端TDI可用來接收資料，而控制器310可選擇測試資料暫存器組DR1至DRX中的一測試資料暫存器組來儲存自資料輸入端TDI接收的輸入資料位元。相對地，在資料輸入端輸出模式下，資料輸入端TDI則可用來輸出資料，例如當控制器310控制測試資料暫存器組DR1自資料輸出端TDO輸出輸出資料位元DO1時，輔助資料暫存器AR2則可同時或依序自資料輸入端TDI輸出輸出資料位元DO3。也就是說，測試存取埠電路300可以預設測試資料暫存器組DR1與輔助資料暫存器組AR2之間的關聯性，並對兩者平行進行輸出。如此一來，就可以同步透過資料輸出端TDO來輸出測試資料暫存器組DR1中的資料位元並透過資料輸入端TDI來輸出輔助資料暫存器組AR2中的資料位元，達到提升輸出流通量的功效。
在有些實施例中，重置端輸出模式及資料輸入端輸出模式可以同時啟動，在此情況下，測試存取埠電路300就可以同時透過資料輸出端TDO、重置端TRST及資料輸入端TDI分別用來輸出資料暫存器組DR1、輔助資料暫存器組AR1及AR2中的輸出資料位元DO1、DO2及DO3，使得輸出流通量能夠提高到先前技術的三倍。
然而，本發明並不限定測試資料暫存器組DR1與輔助資料暫存器組AR2之間的關聯性，在有些實施例中，測試存取埠電路300也可以預設其他測試資料暫存器組，例如測試資料暫存器組DR2與輔助資料暫存器組AR2之間的關聯性，此時，在資料輸入端輸出模式下，當控制器310選擇由測試資料暫存器組DR2自資料輸出端TDO輸出輸出資料位元時，輔助資料暫存器AR2則可同時或依序 自資料輸入端TDI輸出輸出資料位元。
在第3圖中，測試存取埠電路300還可包含雙向訊號選擇電路340及模式暫存器組MR3。雙向訊號選擇電路340可耦接於輔助資料暫存器組AR2及資料輸入端TDI，而模式暫存器組MR3可耦接於雙向訊號選擇電路340。在有些實施例中，控制器310可以在模式暫存器組MR3中寫入數值NC1以控制雙向訊號選擇電路340自資料輸入端TDI接收輸入資料位元，此時測試存取埠電路300即進入資料輸入端輸入模式。相對地，若控制器310在模式暫存器組MR3中寫入不同於數值NC1的數值NC2，則可以控制雙向訊號選擇電路340自資料輸入端TDI輸出資料，例如輸出輔助資料暫存器組AR2中的資料位元DO3，此時測試存取埠電路300即進入資料輸入端輸出模式。
此外，測試存取埠電路300還可透過資料輸出端來接收資料。第4圖是測試存取埠電路300在資料輸出端輸入模式下的示意圖。測試存取埠電路300包含輔助資料暫存器組AR3。在資料輸出端輸出模式下，資料輸出端TDO可用來輸出資料，而控制器310可以選擇測試資料暫存器組DR1至DRX中的一測試資料暫存器組，並自資料輸出端TDO輸出儲存在該測試資料暫存器組中的資料位元。相對地，在第4圖所示的資料輸出端輸入模式下，資料輸出端TDO則可用來接收資料。舉例來說，當控制器310控制測試資料暫存器組DR1自資料輸入端TDI接收輸入資料位元DI1時，輔助資料暫存器組AR3同時或依序可自資料輸出端TDO接收輸入資料位元DI3。也就是說，測試存取埠電路300可以預設測試資料暫存器組DR1與輔助資料暫存器組AR3之間的關聯性，並使兩者平行接收並儲存資料。如此一來，就可以同時透過資料輸入端TDI來接收資料並儲存至測試資料暫存器組DR1中，並透過資料輸出端TDO來接收資料並儲存至輔助資料暫存器組AR3中，達到提升輸入流通量的功效。
在有些實施例中，重置端輸入模式及資料輸出端輸入模式可以同時 啟動，在此情況下，測試存取埠電路300就可以同時透過資料輸入端TDI、重置端TRST及資料輸出端TDO來接收輸入資料位元DI1、DI2及DI3並分別儲存至資料暫存器組DR1、輔助資料暫存器組AR1及AR3中，使得輸入流通量能夠提高到先前技術的三倍。
然而，本發明並不限定測試資料暫存器組DR1與輔助資料暫存器組AR3之間的關聯性，在有些實施例中，測試存取埠電路300也可以預設其他測試資料暫存器組，例如測試資料暫存器組DR2與輔助資料暫存器組AR3之間的關聯性，此時，在資料輸出端輸入模式下，當控制器310選擇由測試資料暫存器組DR2儲存自資料輸入端TDI所接收的輸入資料位元時，輔助資料暫存器AR3則可同時或依序儲存自資料輸出端TDO所接收的輸入資料位元。
在第4圖中，測試存取埠電路300還可包含雙向訊號選擇電路350及模式暫存器組MR4。雙向訊號選擇電路350耦接於輔助資料暫存器組AR3及資料輸出端TDO，模式暫存器組MR4可耦接於雙向訊號選擇電路350。在有些實施例中，控制器310可以在模式暫存器組MR4中寫入數值ND1以控制雙向訊號選擇電路350自資料輸出端TDO輸出輸出資料位元，並使測試存取埠電路300進入資料輸出端輸出模式。相對地，若控制器310在模式暫存器組MR4中寫入不同於數值ND1的數值ND2，則可以控制雙向訊號選擇電路350自資料輸出端TDO接收輸入資料位元，例如輸入資料位元DI3，此時測試存取埠電路300即進入資料輸出端輸入模式。
在有些實施例中，測試存取埠電路300可以透過重置端TRST、資料輸入端TDI及資料輸出端TDO來接收或輸出資料，因此可以進一步提升輸入流通量及輸出流通量，然而在有些實施例中，測試存取埠電路也可能根據系統的需求，而只支援資料輸入端輸出模式而不支援重置端輸入模式、重置端輸出模式及/或資料輸出端輸入模式，或是只支援資料輸出端輸入模式而不支援重置端輸 入模式、重置端輸出模式及/或資料輸入端輸出模式。也就是說，設計者可以根據實際電路的需求，將測試存取埠電路300中的輔助資料暫存器AR1、AR2及AR3中的任一者或任兩者省略，並將其對應的雙向訊號選擇電路及模式暫存器組省略，而僅保留需要的輔助資料暫存器及對應的雙向訊號選擇電路及模式暫存器組。
綜上所述，本發明的實施例所提供的測試存取埠電路可以平行透過重置端、資料輸入端及資料輸出端來接收或輸出資料，因此可以提升輸入及輸出的流通量。此外，由於本發明的實施例所提供的測試存取埠電路可以透過指令暫存器組來控制模式暫存器組，並透過模式暫存器組來控制內部訊號的路徑，因此無需重新設計控制器中的有限狀態機，而可以維持測試存取埠電路在設計上的彈性。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:測試存取埠電路
310:控制器
TRST:重置端
TCK:時脈訊號端
TMS:模式選擇端
TDO:資料輸出端
TDI:資料輸入端
IR:指令暫存器組
DR1至DRX:測試資料暫存器組
AR1、AR2、AR3:輔助資料暫存器組
DI1、DI2、DI3:輸入資料位元
DO1、DO2、DO3:輸出資料位元
VH:預設電壓
DeMUX:解多工器
MUX:多工器
MR1、MR2、MR3、MR4:模式暫存器組
220:路徑選擇電路
230、340、350:雙向訊號選擇電路
NA1、NA2、NB1、NB2、NC1、NC2、ND1、ND2:數值

Claims (10)

  1. 一種測試存取埠(Test Access Port，TAP)電路，包含：一資料輸入端；一資料輸出端；一重置端；一模式選擇端；至少一測試資料暫存器組；一第一輔助資料暫存器組；一指令暫存器組；及一控制器，耦接於該模式選擇端及該指令暫存器組，用以根據該模式選擇端所接收的至少一模式選擇訊號控制該至少一測試資料暫存器組、該第一輔助資料暫存器組，及該指令暫存器組；其中：在一重置端輸入模式下，當該控制器控制該至少一測試資料暫存器組中的一第一測試資料暫存器組儲存該資料輸入端所接收之一第一輸入資料位元時，該第一輔助資料暫存器組儲存該重置端所接收之一第二輸入資料位元。
  2. 如請求項1所述之測試存取埠電路，另包含：一路徑選擇電路，具有一第一輸入端耦接於該重置端，一第二輸入端用以接收一預設電壓，一輸出端用以輸出一重置訊號或該預設電壓至該控制器，及一控制端；及一第一模式暫存器組，耦接於該控制器及該路徑選擇電路的該控制端；其中： 在一外部重置模式下，該控制器根據該重置端所接收之該重置訊號重置該控制器；該控制器另用以在該第一模式暫存器組中寫入一第一數值使該路徑選擇電路建立該路徑選擇電路之該第一輸入端及該輸出端的一電性連接，以使該測試存取埠電路進入該外部重置模式；該控制器另用以在該第一模式暫存器組中寫入一第二數值使該路徑選擇電路建立該路徑選擇電路之該第二輸入端及該輸出端的一電性連接，以使該測試存取埠電路進入該重置端輸入模式；及該至少一測試資料暫存器組中的每一測試資料暫存器組包含複數個串接的移位暫存器。
  3. 如請求項2所述之測試存取埠電路，其中該控制器包含一有限狀態機(finite state machine，FSM)，用以根據該至少一模式選擇訊號對該指令暫存器組寫入一預定數值以選取該第一模式暫存器組，並對該第一模式暫存器組寫入該第一數值或該第二數值。
  4. 如請求項1所述之測試存取埠電路，另包含：一第一雙向訊號選擇電路，耦接於該第一輔助資料暫存器組及該重置端；及一第二模式暫存器組，耦接於該第一雙向訊號選擇電路；其中：在一重置端輸出模式下，當該控制器控制該第一測試資料暫存器組自該資料輸出端輸出一第一輸出資料位元時，該第一輔助資料暫存器組自該重置端輸出一第二輸出資料位元； 該控制器另用以在該第二模式暫存器組中寫入一第一數值以使該測試存取埠電路進入該重置端輸入模式，並控制該第一雙向訊號選擇電路自該重置端接收該第二輸入資料位元；及該控制器另用以在該第二模式暫存器組中寫入一第二數值以使該測試存取埠電路進入該重置端輸出模式，並控制該第一雙向訊號選擇電路自該重置端輸出該第二輸出資料位元。
  5. 如請求項1或4所述之測試存取埠電路，另包含：一第二輔助資料暫存器組；一第二雙向訊號選擇電路，耦接於該第二輔助資料暫存器組及該資料輸入端；及一第三模式暫存器組，耦接於該第二雙向訊號選擇電路；其中：在一資料輸入端輸入模式下，該控制器控制該至少一測試資料暫存器組中的一測試資料暫存器組自該資料輸入端接收一第三輸入資料位元；在一資料輸入端輸出模式下，當該控制器控制該至少一測試資料暫存器組中的一第二測試資料暫存器組自該資料輸出端輸出一第三輸出資料位元或控制該第一測試資料暫存器組自該資料輸出端輸出該第一輸出資料位元時，使該第二輔助資料暫存器組自該資料輸入端輸出一第四輸出資料位元；該控制器另用以在該第三模式暫存器組中寫入一第一數值以使該測試存取埠電路進入該資料輸入端輸入模式，並控制該第二雙向訊號選擇電路自該資料輸入端接收該第三輸入資料位元；及該控制器另用以在該第三模式暫存器組中寫入一第二數值以使該測試存取 埠電路進入該資料輸入端輸出模式，並控制該第二雙向訊號選擇電路自該資料輸入端輸出該第四輸出資料位元。
  6. 如請求項1所述之測試存取埠電路，另包含：一第三輔助資料暫存器組；一第三雙向訊號選擇電路，耦接於該第三輔助資料暫存器組及該資料輸出端；及一第四模式暫存器組，耦接於該第三雙向訊號選擇電路；其中：在一資料輸出端輸出模式下，該控制器控制該至少一測試資料暫存器組中的一測試資料暫存器組自該資料輸出端輸出一第三輸出資料位元；在一資料輸出端輸入模式下，當該控制器控制該至少一測試資料暫存器組中的一第二測試資料暫存器組自該資料輸入端接收一第三輸入資料位元或控制該第一測試資料暫存器組自該資料輸入端接收該第一輸入資料位元時，使該第三輔助資料暫存器組自該資料輸出端接收一第四輸入資料位元；該控制器另用以在該第四模式暫存器組中寫入一第一數值以使該測試存取埠電路進入該資料輸出端輸出模式，並控制該第三雙向訊號選擇電路自該資料輸出端輸出該第三輸出資料位元；及該控制器另用以在該第四模式暫存器組中寫入一第二數值以使該測試存取埠電路進入該資料輸出端輸入模式，並控制該第三雙向訊號選擇電路自該資料輸出端接收該第四輸入資料位元。
  7. 一種測試存取埠(Test Access Port，TAP)電路，包含： 一資料輸入端，用以接收或輸出資料位元；一資料輸出端；一重置端；一模式選擇端；至少一測試資料暫存器組；一第一輔助資料暫存器組；一指令暫存器組；及一控制器，耦接於該模式選擇端及該指令暫存器組，用以根據該模式選擇端所接收的至少一模式選擇訊號控制該至少一測試資料暫存器組、該第一輔助資料暫存器組，及該指令暫存器組；其中：在一資料輸入端輸入模式下，該控制器控制該至少一測試資料暫存器組中的一第一測試資料暫存器組自該資料輸入端接收一第一輸入資料位元；及在一資料輸入端輸出模式下，當該控制器控制該至少一測試資料暫存器組中的該第一測試資料暫存器組自該資料輸出端輸出一第一輸出資料位元時，該第一輔助資料暫存器組自該資料輸入端輸出一第二輸出資料位元。
  8. 如請求項7所述之測試存取埠電路，另包含：一第一雙向訊號選擇電路，耦接於該第一輔助資料暫存器組及該資料輸入端；一第一模式暫存器組，耦接於該第一雙向訊號選擇電路；其中： 該控制器另用以在該第一模式暫存器組中寫入一第一數值以使該測試存取埠電路進入該資料輸入端輸入模式，並控制該第一雙向訊號選擇電路自該資料輸入端接收該第一輸入資料位元；及該控制器另用以在該第一模式暫存器組中寫入一第二數值以使該測試存取埠電路進入該資料輸入端輸出模式，並控制該第一雙向訊號選擇電路自該資料輸入端輸出該第二輸出資料位元。
  9. 如請求項8所述之測試存取埠電路，另包含：一第二輔助資料暫存器組；一第二雙向訊號選擇電路，耦接於該第二輔助資料暫存器組及該資料輸出端；及一第二模式暫存器組，耦接於該第二雙向訊號選擇電路；其中：在一資料輸出端輸出模式下，該控制器控制該至少一測試資料暫存器組中的一測試資料暫存器組自該資料輸出端輸出一第三輸出資料位元；在一資料輸出端輸入模式下，當該控制器控制該至少一測試資料暫存器組中的一第二測試資料暫存器組自該資料輸入端接收一第二輸入資料位元或控制該第一測試資料暫存器組自該資料輸入端接收該第一輸入資料位元時，該第二輔助資料暫存器組自該資料輸出端接收一第三輸入資料位元；該控制器另用以在該第二模式暫存器組中寫入一第一數值以使該測試存取埠電路進入該資料輸出端輸出模式，並控制該第二雙向訊號選擇電路自該資料輸出端輸出該第三輸出資料位元；及該控制器另用以在該第二模式暫存器組中寫入一第二數值以使該測試存取 埠電路進入該資料輸出端輸入模式，並控制該第二雙向訊號選擇電路自該資料輸出端接收該第三輸入資料位元。
  10. 一種測試存取埠(Test Access Port，TAP)電路，包含：一資料輸入端，用以接收或輸出資料位元；一資料輸出端；一重置端；一模式選擇端；至少一測試資料暫存器組；一第一輔助資料暫存器組；一指令暫存器組；及一控制器，耦接於該模式選擇端及該指令暫存器組，用以根據該模式選擇端所接收的至少一模式選擇訊號控制該至少一測試資料暫存器組、該第一輔助資料暫存器組，及該指令暫存器組；其中：在一資料輸出端輸出模式下，該控制器控制該至少一測試資料暫存器組中的一第一測試資料暫存器組自該資料輸出端輸出一第一輸出資料位元；及在一資料輸出端輸入模式下，當該控制器控制該第一測試資料暫存器組自該資料輸入端接收一第一輸入資料位元時，該第一輔助資料暫存器組自該資料輸出端接收一第二輸入資料位元。
TW108148254A 2019-09-02 2019-12-30 測試存取埠電路 TWI727580B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910821563.X 2019-09-02
CN201910821563.XA CN112445663B (zh) 2019-09-02 2019-09-02 测试存取端口电路

Publications (2)

Publication Number Publication Date
TW202111344A TW202111344A (zh) 2021-03-16
TWI727580B true TWI727580B (zh) 2021-05-11

Family

ID=74679625

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108148254A TWI727580B (zh) 2019-09-02 2019-12-30 測試存取埠電路

Country Status (3)

Country Link
US (1) US11143702B2 (zh)
CN (1) CN112445663B (zh)
TW (1) TWI727580B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW253942B (zh) * 1994-01-31 1995-08-11 At & T Corp
TW200632347A (en) * 2004-11-22 2006-09-16 Freescale Semiconductor Inc Integrated circuit and a method for testing a multi-tap integrated circuit
TW201005311A (en) * 2008-07-23 2010-02-01 Ind Tech Res Inst Test device and method for an SoC test architecture
CN102998614A (zh) * 2012-12-14 2013-03-27 中船重工（武汉）凌久电子有限责任公司 可实现dsp单板或多板jtag调试的系统及调试方法
TW201433803A (zh) * 2013-02-21 2014-09-01 Advantest Corp 具有於可現場規劃閘陣列區塊中的混合協定引擎之測試器
TW201514519A (zh) * 2013-09-02 2015-04-16 Samsung Electronics Co Ltd 藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置
EP3037833A2 (en) * 2014-12-26 2016-06-29 Fujitsu Limited Test circuit and method of controlling test circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254942A (en) * 1991-04-25 1993-10-19 Daniel D'Souza Single chip IC tester architecture
US6125464A (en) * 1997-10-16 2000-09-26 Adaptec, Inc. High speed boundary scan design
US7417450B2 (en) * 2005-12-02 2008-08-26 Texas Instruments Incorporated Testing combinational logic die with bidirectional TDI-TMS/TDO chanel circuit
US6829730B2 (en) * 2001-04-27 2004-12-07 Logicvision, Inc. Method of designing circuit having multiple test access ports, circuit produced thereby and method of using same
US7409611B2 (en) * 2003-06-27 2008-08-05 Texas Instruments Incorporated Wrapper instruction/data register controls from test access or wrapper ports
US7284170B2 (en) * 2004-01-05 2007-10-16 Texas Instruments Incorporated JTAG circuit transferring data between devices on TMS terminals
US7404128B2 (en) 2004-02-17 2008-07-22 Texas Instruments Incorporated Serial data I/O on JTAG TCK with TMS clocking
US7650542B2 (en) * 2004-12-16 2010-01-19 Broadcom Corporation Method and system of using a single EJTAG interface for multiple tap controllers
US7725791B2 (en) 2006-10-20 2010-05-25 Texas Instruments Incorporated Single lead alternating TDI/TMS DDR JTAG input
TWI343773B (en) * 2007-10-19 2011-06-11 Realtek Semiconductor Corp Microelectronic device and pin arrangement method thereof
US8046650B2 (en) * 2008-03-14 2011-10-25 Texas Instruments Incorporated TAP with control circuitry connected to device address port
US8006151B2 (en) * 2008-03-28 2011-08-23 Texas Instruments Incorporated TAP and shadow port operating on rising and falling TCK
US8756467B2 (en) * 2011-11-30 2014-06-17 Freescale Semiconductor, Inc. Methods and apparatus for testing multiple-IC devices
US9810739B2 (en) * 2015-10-27 2017-11-07 Andes Technology Corporation Electronic system, system diagnostic circuit and operation method thereof
US9772376B1 (en) 2016-04-29 2017-09-26 Texas Instruments Incorporated Increase data transfer throughput by enabling dynamic JTAG test mode entry and sharing of all JTAG pins
US10495690B2 (en) * 2017-08-28 2019-12-03 Stmicroelectronics International N.V. Combinatorial serial and parallel test access port selection in a JTAG interface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW253942B (zh) * 1994-01-31 1995-08-11 At & T Corp
TW200632347A (en) * 2004-11-22 2006-09-16 Freescale Semiconductor Inc Integrated circuit and a method for testing a multi-tap integrated circuit
TW201005311A (en) * 2008-07-23 2010-02-01 Ind Tech Res Inst Test device and method for an SoC test architecture
CN102998614A (zh) * 2012-12-14 2013-03-27 中船重工（武汉）凌久电子有限责任公司 可实现dsp单板或多板jtag调试的系统及调试方法
TW201433803A (zh) * 2013-02-21 2014-09-01 Advantest Corp 具有於可現場規劃閘陣列區塊中的混合協定引擎之測試器
TW201514519A (zh) * 2013-09-02 2015-04-16 Samsung Electronics Co Ltd 藉由使用一聯合測試行動群組（ｊｔａｇ）介面以重建相連於一掃描鏈內之正反器之値的積體電路（ｉｃ）、一種操作該ｉｃ之方法以及具有該ｉｃ的裝置
EP3037833A2 (en) * 2014-12-26 2016-06-29 Fujitsu Limited Test circuit and method of controlling test circuit

Also Published As

Publication number Publication date
TW202111344A (zh) 2021-03-16
US11143702B2 (en) 2021-10-12
US20210063485A1 (en) 2021-03-04
CN112445663A (zh) 2021-03-05
CN112445663B (zh) 2022-05-03

Similar Documents

Publication Publication Date Title
US8780648B2 (en) Latch based memory device
US7426670B2 (en) Connecting multiple test access port controllers on a single test access port
US8843795B2 (en) Test system of reconfigurable device and its method and reconfigurable device for use therein
WO2016191013A1 (en) Remote bus wrapper for testing remote cores using automatic test pattern generation and other techniques
US7743278B2 (en) Test access control for plural processors of an integrated circuit
US8301947B1 (en) Dynamic scan chain grouping
US7937633B2 (en) Semiconductor device using logic chip
US11307251B1 (en) Circuit and testing circuit thereof
US8040152B1 (en) Separate configuration of I/O cells and logic core in a programmable logic device
US20100125431A1 (en) Compact test circuit and integrated circuit having the same
TWI727580B (zh) 測試存取埠電路
Gupta et al. Efficient parallel testing: A configurable and scalable broadcast network design using IJTAG
US10288682B2 (en) Integrated electronic device having a test architecture, and test method thereof
US6463562B1 (en) Semiconductor device including macros and its testing method
US20080036505A1 (en) Semiconductor integrated circuit device
CA1296110C (en) Reconfigurable register bit-slice for self-test
US7836369B2 (en) Device and method for configuring input/output pads
US11639962B1 (en) Scalable scan architecture for multi-circuit block arrays
US11984178B2 (en) Methods and devices for flexible RAM loading
JPH033189A (ja) 半導体集積回路装置
JP2814032B2 (ja) スキャンパス装置およびそれを含む半導体集積回路装置
KR100904479B1 (ko) 반도체 메모리장치 및 이의 어드레스 입력방법
TWI609185B (zh) 提供擴充聯合測試工作群組介面的擴充電路板
KR20010108796A (ko) 내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터체인 회로부를 구비한 시스템-온 칩
TW202121184A (zh) 聯合測試工作群組傳輸系統