KR101848741B1 - 온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사 - Google Patents

온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사 Download PDF

Info

Publication number
KR101848741B1
KR101848741B1 KR1020157013131A KR20157013131A KR101848741B1 KR 101848741 B1 KR101848741 B1 KR 101848741B1 KR 1020157013131 A KR1020157013131 A KR 1020157013131A KR 20157013131 A KR20157013131 A KR 20157013131A KR 101848741 B1 KR101848741 B1 KR 101848741B1
Authority
KR
South Korea
Prior art keywords
delay
delay value
loopback
logic
value
Prior art date
Application number
KR1020157013131A
Other languages
English (en)
Other versions
KR20150073199A (ko
Inventor
탁 엠. 막
크리스토퍼 제이. 넬슨
데이비드 제이. 짐머만
데렉 비. 펠텀
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150073199A publication Critical patent/KR20150073199A/ko
Application granted granted Critical
Publication of KR101848741B1 publication Critical patent/KR101848741B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31716—Testing of input or output with loop-back
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2882—Testing timing characteristics
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318328—Generation of test inputs, e.g. test vectors, patterns or sequences for delay tests

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

온칩 지연 발생을 활용하는 디바이스들에 대한 I/O 지연 검사. 장치의 실시예는 I/O 버퍼 회로들 - 버퍼 회로들 중 적어도 하나는 버퍼 회로의 루프백 검사를 위해 결합되는 송신기 및 수신기를 포함함 -; 및 적어도 하나의 버퍼 회로에 대한 루프백 검사를 위한 검사 회로 -루프백 검사는 버퍼 회로의 송신기에 의해 송신되는 검사 데이터가 개개의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지를 결정하는 것을 포함함- 를 포함한다. 검사 회로는 적어도 하나의 버퍼 회로의 검사를 위해 송신 클록 신호로부터 지연 값들을 제공하기 위한 지연선, 복수의 지연 값 중 하나를 선택하기 위해 카운트를 제공하기 위한 카운터, 및 루프백 검사를 위한 검사 로직을 포함한다.

Description

온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사{INPUT/OUTPUT DELAY TESTING FOR DEVICES UTILIZING ON-CHIP DELAY GENERATION}
본 발명의 실시예들은 일반적으로 전자 디바이스 분야와 관련되는데, 보다 상세하게는 온 칩 지연 발생(on-chip delay generation)을 활용하는 디바이스들에 대한 입/출력 지연 검사와 관련된다.
적절한 동작을 보장하기 위한 IC 디바이스들의 검사는 I/O(입력/출력) 버퍼 회로의 검사(testing)를 포함할 수 있다. 예를 들어, 검사는 DRAM(Dynamic Random Access Memory) I/O 버퍼 회로의 검사를 포함할 수 있다. 검사는 발명의 명칭이 "입/출력 버퍼 회로의 평가를 위한 방법, 시스템, 및 장치"인 미국 특허 출원 일련 번호 제13,625,744호에 따른 검사를 포함할 수 있다.
그와 같은 검사에서, 변하는 신호 지연에 대한 메모리 I/O 인터페이스들의 응답 검사를 포함하여, DRAM 메모리에 대한 소정 검사 동작들을 제공하기 위한 자동화 검사 장비(automated test equipment: ATE)용의 동작들이 있을 수 있다.
그러나, 검사 장비는 신호 지연 검사를 제공하는 데에 필요한 검사 동작들을 지원하지 않을 수 있다. 특히, 구형 ATE는 집적 회로 디바이스들의 I/O 인터페이스들의 소정 지연 검사를 위한 충분한 타이밍 에지 분해능(timing edge resolution)을 제공하지 못할 수 있다.
본 발명의 실시예들은 첨부 도면들의 그림들에서 제한으로서가 아니라 예를 들기 위해 도해되는데, 첨부 도면들에서 유사한 참조 번호들은 유사한 요소들을 가리킨다.
도 1은 집적 회로를 검사하기 위한 시스템의 실시예를 도해한다;
도 2는 메모리 I/O의 검사를 위한 검사 회로 및 지연 발생기의 실시예를 도해한다;
도 3a는 일련의 지연 값들을 통하여 스위핑되는 내부 발생 수신기 클록을 가진 실시예에서의 타이밍 관계성들의 도해이다;
도 3b는 메모리에서의 I/O 버퍼 회로들의 실시예의 도해이다;
도 4는 지연 클록과의 위상 비교를 활용하는 교정을 제공하는 장치 또는 시스템의 실시예를 도해한다;
도 5는 교정용의 링 발진기를 포함하는 지연선의 실시예를 도해한다;
도 6은 수신기 클록의 지연을 위한 패스 스위프를 제공하기 위한 장치 또는 시스템의 실시예를 도해한다;
도 7은 일련의 지연 값들을 통하여 스위핑되는 내부 발생 수신기 클록을 가진 실시예에서의 타이밍 관계성들을 도해한다;
도 8은 지연 값들의 스위프들을 포함하는 I/O 버퍼 회로들의 루프백 검사를 위한 방법의 실시예를 도해한다;
도 9는 지연 값들의 단일 스위프를 포함하는 I/O 버퍼 회로들의 루프백 검사를 위한 방법의 실시예를 도해한다;
도 10은 I/O 버퍼 검사를 위한 지연의 온칩 발생을 포함하는 장치 또는 시스템의 실시예를 도해한다; 및
도 11은 I/O 버퍼 검사를 위한 지연의 온칩 발생을 포함하는 컴퓨팅 시스템의 실시예를 도해한다.
본 발명의 실시예들은 일반적으로 온칩 지연 발생(on-chip delay generation)을 활용하는 디바이스들에 대한 입/출력 지연 검사를 지향한다.
몇몇 실시예들에서, 장치, 시스템, 또는 방법은 온칩 지연 발생을 포함하는 메커니즘을 활용하는 컴퓨터 메모리 I/O의 루프백 검사를 제공한다. 몇몇 실시예들에서, 칩은 I/O 버퍼들의 지연 검사에 사용하기 위한 온칩 지연선을 포함한다.
몇몇 실시예들에서, 복수의 I/O 버퍼 회로 중 하나 이상은 버퍼 동작에 관한 문제들을 검출하기 위해 검사되고, 여기서 I/O 버퍼 회로들은 하나 이상의 공통 클록 신호들을 공유할 수 있다. 예에서, 개개의 데이터는 공통 송신 클록 신호를 가진 복수의 I/O 버퍼 회로의 각각으로부터 론칭될 수 있고, 개개의 데이터는 공통 수신 클록 신호를 가진 복수의 I/O 버퍼 회로의 각각에 의해 수신되고, 여기서 공통 수신 클록은 온칩 지연선을 이용하여 송신 클록을 지연시킴으로써 발생된다.
몇몇 실시예들에서, 장치, 시스템, 또는 방법은 복수의 I/O 버퍼 회로에 대한 루프백 검사들의 하나 이상의 스위프들을 포함하고, 여기서 루프백 검사들의 하나 이상의 스위프들은 공통 송신 신호와 온칩 지연선에 의해 지연된 대로의 공통 수신 클록 신호 사이의 증가하는 지연 시간들, 감소하는 지연 시간들, 또는 양쪽을 이용하여 실행된다.
몇몇 실시예들에서, 검사의 결과를 평가하는 것은, 복수의 I/O 버퍼 회로의 각각에 대해 I/O 버퍼 회로의 루프백 검사가 실패 조건을 표시하는지를 결정하는 것을 포함할 수 있고, 여기서 실패 조건은 송신 신호와 수신 신호 사이의 일치의 실패이다. 몇몇 실시예들에서, 복수의 I/O 버퍼 회로의 각각에 대한 그와 같은 결정에 기초하여, 하나 이상의 출력 신호들은 결과를 표시하기 위해 산출될 수 있는데, 여기서 출력 신호들은 모든 I/O 버퍼 회로들에 대한 패스 상태(예를 들어, All_pass = '1'), 적어도 하나의 I/O 버퍼 회로의 실패(All_pass = '0'), I/O 버퍼 회로들의 실패(예를 들어, All_fail ='1'), 또는 적어도 하나의 I/O 버퍼 회로의 실패(All_fail = '0')를 포함할 수 있다.
몇몇 실시예에서, 복수의 I/O 버퍼 회로는, 복수의 I/O 버퍼 회로의 평가가 웨이퍼 탐침 검사 동안 실행되는 경우에 그런 것처럼, 집적 회로에 포함된다. 예를 들어, 그러한 평가는 집적 회로에 접속되는 어떠한 패키지 핀들도 없을 때, 집적 회로가 임의의 다른 다이와 아직 조립되지 않은 한 다이상에 소재할 때, 또는 양쪽 상황 모두에 있을 때 실행될 수 있다. 몇몇 실시예들에서는, 복수의 I/O 버퍼 회로는 다중 다이의 조립체에 있는 동안, 패키지에 있는 동안, 또는 유사한 배치에 있는 동안 평가될 수 있다.
몇몇 실시예들에서, 장치, 시스템, 또는 방법은 온칩 지연선에 의해 발생되는 지연의 교정을 제공한다.
도 1은 집적 회로를 검사하기 위한 시스템의 실시예를 도해한다. 시스템은 검사 장치(110) 및 검사 장치(110)에 의한 평가의 대상이 되는 집적 회로(IC)를 포함하는 디바이스(120)를 포함할 수 있다. 대안 실시예에서, 검사 장치(110)의 기능은 다중의 별개 디바이스에서 구현된다.
디바이스(120)는 평가될 IC, 그러한 IC를 포함하는 패키지, 그러한 패키지를 포함하는 DIMM(Dual In-line Memory Module) 또는 다른 디바이스 및/또는 그와 유사한 것일 수 있다. 검사 장치(110)에 의해 평가되는 집적 회로는, 예를 들어 DRAM(dynamic RAM), DDRAM(Double-Data-Rate DRAM), SDRAM(synchronous DRAM), SRAM(static RAM) 중 하나 이상과 같은 RAM(random-access memory), 플래시 메모리, CAM(content addressable memory), 폴리머 메모리(예를 들어, 강유전성 폴리머 메모리), 상변화 메모리(예를 들어, 오보닉 메모리(ovonic memory)), SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 또는 정보를 저장하기에 적합한 임의의 다른 유형의 집적 회로 로직을 포함할 수 있다.
실시예에서, 디바이스(120)는 I/O 버퍼(IOB) 회로들(122a, 122b,…,122n)을 포함하며, 이것들은 디바이스(120)의 정상(또는 "임무 모드(mission mode)") 동작 동안, 여러 번 디바이스(120)에 대한 데이터를 수신하고 및/또는 디바이스(120)로부터 데이터를 송신한다. 디바이스(120)의 집적 회로의 평가는 검사 장치(110)가 IOB 회로들(122a, 122b,…, 122n) 중 적어도 하나에 대한 개개의 루프백 검사를 실행하는 것을 포함할 수 있다. 예를 들어, 검사 장치(110)는 IOB 회로들(122a, 122b, …, 122n) 중 하나 이상에 대한 다중 루프백 검사를 실행할 수 있는데, 각각의 루프백 검사는 IOB 회로들(122a, 122b,…,122n)의 개개의 동작들을 다양하게 규정하는 송신 클록과 수신 클록 사이의 개개의 지연(또는 "스큐(skew)")에 대한 것이다.
제한적이지 않고 예시적으로, 검사 장치(110)는 스캔 셀들을 포함하는 스캔 연쇄(scan chain: SC) 모듈들(124a, 124b,…, 124n)에 대한 스캔 인(scan in)(114)을 통해 검사 데이터를 제공하기 위해 -예를 들어, 하드웨어, 펌웨어 및/또는 실행 소프트웨어를 포함하는- 검사 제어 로직(102)을 포함할 수 있다. SC 모듈들(124a, 124b, …, 124n)이 디바이스(120)에 통합된 것으로서 도시되지만, 소정 실시예들은 이와 관련해 제한되지는 않는다. 검사 데이터에 기초하여, SC 모듈들(124a, 124b, …, 124n)은 각각이 IOB 회로들(122a, 122b, …, 122n) 중 상이한 개개의 것에게 다양한 데이터를 입력할 수 있고 또한 각각이 IOB 회로들(122a, 122b, …, 122n) 중 상이한 개개의 것으로부터 다양한 연관된 출력 데이터를 수신할 수 있다. 예를 들어, SC(124a)는 개개의 데이터를 IOB(122a)에 입력할 수 있고, 이 경우에 그러한 입력은 송신 클록 TxClk에 의해 규정된다. 대안적으로 또는 부가적으로, 각각의 SC(124)는 입력 데이터에 기초하여 IOB(122)로부터 출력 데이터를 수신할 수 있고, 이 경우에 그러한 수신은 수신 클록 RxClk에 의해 규정된다. 몇몇 실시예들에서, RxClk는 검사 회로(140)에 의해 발생되는데, 이 경우에 RxClk의 발생은 온칩 지연선의 사용을 포함한다. 검사 회로(140)는 검사 제어 로직(102)으로부터 클록 신호(112)를 수신할 수 있고, RxClk는 클록 신호(112)에 기초한다.
몇몇 실시예들에서, 검사 제어 로직(102)은 검사 데이터의 일부로서 스캔 인 링크(114)를 통해 제1 데이터 세트를 송신하는 것을 제어하는데, 여기서 제1 데이터 세트는 IOB 회로들(122a, 122b..., 122n)의 루프백 검사의 기초가 된다. 몇몇 실시예들에서, 검사 회로는 루프백 검사를 위해 다양한 지연 값들을 통한 스위핑을 제공하며, 여기서 지연 값들은 온칩 지연선을 이용하여 발생된다.
각각이 IOB 회로들(122a, 122b, …, 122n) 중 개개의 것에 대한 것인 다양한 입력 데이터 및 각각이 IOB(122) 중 개개의 것으로부터의 것인 다양한 연관된 출력에 기초하여, SC 모듈들(124a, 124b, …, 124n)은 스캔 아웃 링크(scan-out link)(116)를 통해서 IOB 회로들(122a, 122b, …, 122n)에 대한 개개의 루프백 검사 결과들을 표시하는 정보를 검사 장치(110)에게 제공할 수 있다. 제한적이지 않고 예시적으로, SC(124a)는 SC(124a)와 IOB(122a) 사이의 루프백 검사 교환들에 기초하는 출력 신호를 제공할 수 있다. 대안적으로 또는 부가적으로, 검사 장치(110)는 SC(124b)와 IOB(122b) 사이의 루프백 검사 교환들에 기초한 출력 신호, SC(124n)와 IOB(122n) 사이의 루프백 검사 교환들에 기초한 출력 신호, 및/또는 그와 유사한 것을 마찬가지로 수신할 수 있다. 출력 신호들은 각각, 각각이 주어진 검사 라운드의 상이한 개개의 루프백 검사에 대한 것인 개개의 하나 이상의 값들을 포함할 수 있다. 출력 신호의 그러한 하나 이상의 값들은 특정 검사 라운드에 특정적이고 또한 해당 검사 라운드 동안 반복적으로 검사되는 특정 I/O 버퍼 회로에 특정적이기도 할 수 있다. 또 다른 실시예에서, 출력 신호들은 SC 모듈들(124a, 124b,…, 124n)을 포함하는 스캔 연쇄에 대한 피드백으로서 부가적으로 제공된다.
출력 신호들에 기초하여, 검사 장치(110)는 디바이스(120)가 하나 이상의 검사 기준을 충족시키는지를 평가할 수 있다. 제한적이지 않고 예시적으로, 검사 장치(110)는 실패 조건이 출력 신호들 중 임의의 것에 의해 표시되는지를 결정하기 위해 - 예를 들어, 하드웨어, 펌웨어, 및/또는 실행 소프트웨어를 포함하는- 평가 로직(104) 및 실패 검출 로직(106)을 포함할 수 있다. 실패 조건은 IOB 모듈이 한 검사 라운드에서 그것의 루프백 검사들 중 적어도 하나에서 실패하는 것을 포함할 수 있다. 실시예에서, 실패 조건은 IOB 모듈이 한 검사 라운드에서 그것의 루프백 검사들 각각에서 실패하는 것을 포함한다.
몇몇 실시예들에서, 장치, 시스템 또는 방법은 하기를 제공한다:
(1) 송신 클록으로부터 수신기 클록을 발생하기 위해 온칩 지연 발생기를 활용하는, 패스와 실패 조건 간의, "모두 실패" 대 "모두 패스" 간의 지연의 측정;
(2) 교정 메커니즘, 여기서 교정 메커니즘은 온칩 지연 발생기를 위한 저가 지연선의 사용을 허용하기 위해 이용될 수 있다.
몇몇 실시예들에서, 지연 발생기는 송신 클록으로부터 수신기 클록을 발생할 것이며, 여기서 송신 클록은 ATE에 의해 공급된다. 몇몇 실시예들에서, 고 정밀도 시그널링이 검사 동작에 요구되지 않는다. 몇몇 실시예들에서, 지연선의 적절한 탭 위치를 선택함으로써, 장치, 시스템, 또는 방법은 데이터 비트들의 송신과 수신 사이에 허용되는 시간 양을 제어하기 위해 활용될 수 있다.
도 2는 메모리 I/O의 검사를 위한 검사 회로(200) 및 지연 발생기의 실시예를 도해한다. 몇몇 실시예들에서, 지연 발생기는 지연 발생기의 탭 위치를 제어하는 카운터와 결합된다. 몇몇 실시예들에서, 지연 발생기는 검사 모드에서 수신기 클록을 스위핑하는 것을 허용한다. 몇몇 실시예들에서, 장치는, 예를 들어 "모두 패스"로부터 "제1 실패"까지 간의, 및 "모두 실패"로부터 "제1 패스"까지 간의 카운트를 캡처하는 것을 허용하기 위해 지연 카운트를 스캔 연쇄 내로 캡처하는 것을 허용한다. 몇몇 실시예들에서, 제1 실패로부터 제1 패스까지의 이들 두 개의 카운트 간의 차이는 지연 단들의 수에 의해 표현되는 에지 천이들의 분포이다. 각각의 지연 단의 지연이 알려져 있다면, 실제 에지 분포가 결정될 수 있다.
몇몇 실시예들에서, 루프백은 송신 클록(230)에 의해 클록킹되는 송신기 래치(265)로부터 신호를 수신하는 제1 송신기(255)와, 수신 클록에 의해 클록킹되는 수신기 래치(260)에 입력을 제공하는 제1 수신기(250) 간의 제1 I/O 버퍼에 대하여 제공되는데, 여기서 수신 클록은 송신 클록(230)을 이용하여 도출되는 지연된 클록이다. 제1 송신기(255)와 제1 수신기(250)는 검사될 복수의 I/O 버퍼 회로 중 제1 I/O 버퍼 회로의 일부이며, 이것들은 n 회로까지 계속되는 것으로서 도 2에 도시된다.
몇몇 실시예들에서, 검사 클록(205)(이것은 검사를 위한 저주파 자주 클록(free running clock)일 수 있음)이 AND 로직(여기서 로직은 로직 결과를 산출하기 위한 로직 게이트 또는 기타 로직 구성요소들을 표시함)(215)에의 제1 입력으로서 제공되는데, 여기서 AND 로직(215)에의 제2 입력은 All_pass의 제1 입력과 All_fail의 제2 입력을 수신하는 OR 로직(210)의 출력이다. AND 로직(215)의 출력은 카운터(220)에의 인에이블 입력을 제공하는데 - 카운터는 또한 지연 레지스터(225)로부터 2개의 입력을 수신함-, 여기서 제1 입력은 카운트 업과 카운트 다운 간에서 카운터를 스위칭하는 것이고 제2 입력은 지연 레지스터로부터 지연 값을 카운터에게 제공하는 것이다. 4비트 출력으로서 여기 설명된 카운터의 출력은 N개 입력 중 하나를 선택하기 위한 N 대 1 MUX(240)에게 제공된다. 몇몇 실시예들에서, MUX에의 N개 입력은 온칩 지연선(235)으로부터의 N개 탭이며, 여기서 지연선은 N 또는 더 많은 버퍼들 또는 인버터들로 구성된다. 몇몇 실시예들에서, 지연선(235)은 송신 클록(230)의 입력을 수신하고, 그러므로 지연선은 한 지연된 클록을 발생하기 위해 송신 클록의 N개의 상이한 지연을 제공한다.
몇몇 실시예들에서, MUX(240)의 출력은 다중화기에의 제1 입력이고, 여기서 그 외의 입력은 기입 데이터 스트로브 신호(write data strobe signal: WDQS)이다. 몇몇 실시예들에서, 다중화기(245)의 출력은 제1 I/O 버퍼 회로의 수신기 래치(260)에의 지연된 클록 신호 RxClk이고, 수신기 래치(260)는 데이터 신호 DQ0을 산출하고, 나머지 I/O 버퍼 회로들은 도 2에 도해된 것과 같이 데이터 신호들 DQ1 내지 DQn을 산출한다. 송신기(255)는 송신 클록 TxClk 및 검사 데이터 입력(도시 생략)을 수신한다. 몇몇 실시예들에서, 수신기 래치(260)와 송신기 래치(265)의 출력은 검사 로직(270)의 제1 XOR 로직에의 입력들이다. 제공되는 바와 같이, 2개의 값이 일치하면(Rx=Tx) 제1 XOR 로직은 논리 '0' 값을 제공할 것이고, 2개 값이 일치하지 않으면 제1 XOR 로직은 논리 '1' 값을 제공할 것이다. 모든 XOR 로직의 출력들의 값들이 검사 로직(270)의 NOR "All_pass" 로직(272) 및 AND "All_fail" 로직(274)에 대한 입력들로서 제공된다. 그러므로, 모든 신호들이 일치를 표시하면(Rx=Tx), All_pass='1'이고, 및 임의의 신호가 불일치를 표시하면, All_pass='0'이다. 추가로, 모든 신호들이 불일치를 표시하면, All_fail ='1'이고, 임의의 신호가 일치하면 All_fail = '0'이다.
몇몇 실시예들에서, 도 2에 도해된 검사 회로(200)를 위한 검사 수순은 다음을 포함한다:
(1) 최대 (충분히 큰) 지연 값을 로드, 여기서 이 값은 론칭으로부터 캡처까지의 넉넉한 시간을 허용하고, 따라서 모든 신호가 패스(여기서 All_pass='1')하는 한 시점에서 시작한다.
(2) 하나 이상의 비트들이 불일치하기까지, 따라서 제1 실패의 시점에 도달할 때까지, 따라서 All_pass ='0'일 때까지 카운트 다운하고 론칭과 캡처 수순을 반복한다.
(3) 로직 레지스터는 "제1 실패"에 대한 지연 카운트를 포함하고, 이것은 관찰을 위해 스캔 연쇄상으로 되돌려 언로드된다.
(4) 최소 (충분히 작은) 지연 값을 리로드(reload)하는데, 여기서 최소 지연 값은 지연이 너무 짧아서 모든 핀들이 불일치할 것이고, 이는 모든 신호들이 실패하는 시점이고, 따라서 All_fail ='1'이다.
(5) 하나 이상의 핀들이 패스하고 있고, 따라서 제1 패스의 시점에 도달하고, 및 따라서 "All_fail"='0'일 때까지 카운트 업하고 론칭과 캡처 수순을 반복한다.
(6) 로직 레지스터는 "제1 패스"에 대한 지연 카운트를 포함하고 이것은 관찰을 위해 스캔 연쇄상으로 되돌려 언로드된다.
도 3a는 일련의 지연 값들을 통하여 스위핑되는 내부 발생 수신기 클록을 가진 실시예에서의 타이밍 관계성들의 도해이다. 도 3a는 I/O 검사(300)에서의 제1 패스와 제1 실패의 시점들의 결정을 위한 동작들을 예시한다. 예시된 것처럼, 송신 클록(305)은 보여진 제1 주기로 (310)에서 론칭된다. 몇몇 실시예들에서, 상승 신호 DQS(R)는 도 2에 도시된 바와 같이, 지연선에 의해 발생된다. 하강 신호 DQS(F)는 상승 신호와 비슷한 시간 양만큼 지연될 것이다. DQS(R)와의 제1 패스(315)에 있어서, 모든 신호가 패스하고 일치하는 데에 충분히 큰 지연이 지연 시간(320)에서 초기에 제공된다. 제1 패스에서, 지연은 제1 실패가 소정 지연 시간(325)에서 도달될 때까지 점차적으로 감소된다. DQS(R)와의 제2 패스(330)에서, 모든 신호들이 불일치하고 "실패"하도록 하는 데에 충분히 짧은 지연이 지연 시간(335)에서 초기에 제공된다. 제2 패스에서, 지연은 제1 패스가 소정 지연 시간(340)에서 도달될 때까지 점차적으로 증가된다. 그러므로 이 검사는 제1 실패와 제1 패스 간의 기간을 확립한다. 몇몇 실시예들에서, 검사는 모든 데이터 에지들의 분포를 비교하는 것을 포함할 수 있는데, 이것은 제1 실패가 발생하는 시점과 같은 이들 실패 시점들의 이것이 제1 패스한 시점의 분포(345)에 의해 표시된다.
몇몇 실시예들에서, 분포는 신호 타이밍 에지가 얼마나 이동했는지, 따라서 신호 채널 분해능 기준으로 측정된다.
도 3b는 메모리에서 I/O 버퍼 회로들의 실시예의 도해이다. 이 예시에서, 회로 0(350) 내지 회로 n(360)을 포함하는 n+1 회로가 포함된다. 도해된 것처럼, 각각의 회로는 송신기(354 및 364)와 수신기(355 및 365) 사이의 루프백 접속을 포함한다. 도해된 것처럼, 지연된 상승 에지 신호 및 지연된 실패 에지 신호가 있다. 몇몇 실시예들에서, 상승 클록 에지 TX CLK(R)에 의해 클록킹되는 래치(351/361)로부터의 신호 또는 하강 클록 에지 TX CLK(F)에 의해 클록킹되는 래치(352/(362)로부터의 신호는 송신기(354/364)에 의한 송신을 위해 MUX(353/363)에 의해 선택된다. 몇몇 실시예들에서, 수신기(355/365)에 의해 수신되는 루프백 신호는 지연된 상승 에지 DQS(R)에 의해 클록킹되는 래치(356/366)에 의해 또는 지연된 하강 에지 신호 DQS(F)에 의해 클록킹되는 래치(357/367)에 의해 캡처된다.
몇몇 실시예들에서, 디바이스를 위한 지연선은 단순히 인버터들 또는 버퍼들로 구성된다. 보상된 지연선들은 주문 설계 노력을 요구하고, 제어 전압 조정 및 전체적 안정성을 위한 상당한 양의 다이 면적을 요구한다. 본 발명의 실시예에서, 지연선이 보상되지 않기 때문에, 인버터 또는 버퍼에 의해 제공되는 지연은 처리 변동에 따라 변할 수 있다. 몇몇 실시예들에서, 교정이 온칩 지연선에 대하여 제공되며, 여기서 교정은 지연선의 탭에 제공될 지연 양을 식별하는 것을 제공한다. 몇몇 실시예들에서, 지연선을 교정하는 방법들은 다음을 포함한다:
(1) 지연선이 송신기 클록의 한 주기보다 큰 전체적인 지연을 제공하도록 구성된다는 가정을 가지고, 지연선의 모든 이후의 단들과의 송신 클록의 위상 비교. 몇몇 실시예들에서, 캡처된 비교 결과는 2개의 에지가 어느 비트 위치에서 정렬하는지를 보여주고, 그에 의해 하나의 송신 클록 주기의 지연을 제공하는 탭을 식별하는데, 여기서 개개의 지연 단 값들은 전체 클록 기간에 필적하는(match up) 지연 탭들의 수로 기간을 나눔으로써 추정될 수 있다.
(2) 지연선을 벗어나 생성되는 링 발진기의 사용, 또는 지연선에 걸친 또 다른 프로그램 가능 지연의 사용. 몇몇 실시예들에서, 단순 카운터가 지정된 시간 내에 카운터를 캡처하는데 사용되어 단당 지연(per stage delay)이 추론될 수 있도록 한다.
도 4는 지연 클록과의 위상 비교를 활용하는 교정을 제공하는 장치 또는 시스템의 실시예를 도해한다. 몇몇 실시예들에서, 교정 장치 또는 시스템(400)은 송신기 클록 신호와 지연선을 위한 이후의 단들과의 위상 비교를 이용하는데, 여기서 지연선은 한 송신기 클록 주기보다 큰 전체적 지연을 제공하기 위해 설계된다. 몇몇 실시예들에서, 캡처된 비교 결과는 두 개의 에지가 어느 비트 위치에서 정렬되는지를 보여주어, 지연된 클록이 다음 클록 에지와 정렬되는 것을 표시한다.
이 예시에서, 송신기 클록은 복수의 인버터 또는 버퍼로 구성되는 지연선(410)에게 제공된다. 몇몇 실시예들에서, 송신기 클록(405)은 복수의 XOR 로직(415)의 각각의 로직의 제1 단자에 추가로 제공되는데, 여기서 각각의 XOR 로직의 제2 단자는 N 대 1 MUX(420)뿐만 아니라 지연선(410)의 출력과 결합되며, 여기서 MUX(420)의 비트 위치는 다음 클록 에지와 정렬되는 지연선의 단을 표시한다. 각각의 XOR 로직의 출력은 지연된 송신기 라인(440)에 의해 클록킹되는 래치(425)에게 제공된다. 래치 비트 위치는 이후 스캔 연쇄(430)상으로 로드된다.
도 5는 교정용의 링 발진기를 포함하는 지연선의 실시예를 도해한다. 몇몇 실시예들에서, 교정 장치 또는 시스템(500)은 지연선을 벗어난 링 발진기를 생성하기 위해 제공된다. 몇몇 실시예들에서, 단순 카운터가 지정된 시간 내에 카운트를 캡처하도록 사용되어 단당 지연이 추론될 수 있도록 한다.
이 예시에서, 송신 클록(505)은 MUX(507)에게 제공되는데, 여기서 MUX는 정상 작동을 위한 제1 모드와 교정을 위한 제2 모드 간에 스위칭한다. 몇몇 실시예들에서, MUX(507)의 출력은 다중화기(520)와 결합되는 복수의 인버터 또는 버퍼로 구성되는 지연선(510)에게 제공된다. 몇몇 실시예들에서, 지연선(510)의 출력은 스캔 연쇄(530)와 결합되는 카운터(545)의 제1 입력에게 제공되고 제2 입력은 시작, 정지, 제어, 및 로드 입력들을 위한 라인들을 제공한다. 몇몇 실시예들에서, 지연선(510)의 한 단(필요한 경우 이것이 부가됨)은 링 발진기(550)를 형성하도록 접속된다. 몇몇 실시예들에서, 링 발진기는 지연 탭들의 타이밍을 결정하는데 사용된다.
실시예들은 지연선의 그와 같은 교정에서 링 발진기를 사용하는 것에만 제한되지는 않고, 예를 들어 더 복합적 지연 소자 또는 타이밍 발생기를 포함하는 교정용의 기타 프로그램 가능 지연들의 사용을 포함할 수 있다.
도 6은 수신기 클록의 지연을 위한 단일 패스 스위프(single pass sweep)를 제공하기 위한 장치 또는 시스템의 실시예를 도해한다. 몇몇 실시예들에서, 장치, 시스템 또는 방법은 출력 비교 로직이 불일치를 보고할 때 카운팅을 시작하도록 "불일치 카운터"를 설정하고, 이 카운터는 이후 모든 버퍼 회로들이 불일치를 낳을 때까지 카운팅을 계속한다. 몇몇 실시예들에서, 불일치 카운터는 제1 실패를 낳는 지연과 단일 스위프에서 모두 실패를 낳는 지연 간의 차이를 제공한다.
몇몇 실시예들에서, 루프백이 송신 클록(630)에 의해 클록킹되는 송신기 래치(665)로부터 신호를 수신하는 제1 송신기(655)와, 수신 클록에 의해 클록킹되는 수신기 래치(660)에게 입력을 제공하는 제1 수신기(650) 간의 제1 I/O 버퍼에 대해 제공되는데, 여기서 수신 클록은 송신 클록(630)을 이용하여 발생되는 지연된 클록이다. 제1 송신기(655)와 제1 수신기(650)는, n 회로까지 계속되는 것으로서 도 6에 도해된, 검사를 위한 복수의 I/O 버퍼 회로 중 제1 I/O 버퍼 회로의 일부이다.
몇몇 실시예들에서, 검사 클록(605)(이것은 검사용의 저주파수, 자주 클록일 수 있음)이 AND 로직 게이트(615)에의 제1 입력으로서 제공되는데, 여기서 AND 로직(615)에의 제2 입력은 시작 검사(Start Test) 신호이다. AND 로직(615)의 출력은 스텝 카운터(620)에 대한 인에이블 입력을 제공하는데, 여기서 4비트 출력으로서 예시되는 스텝 카운터의 출력은 N개 입력 중 하나를 선택하기 위해 N 대 1 MUX(640)에게 제공된다. 몇몇 실시예들에서, MUX에게의 N개 입력은 온칩 지연선(635)으로부터의 N개 탭인데, 여기서 지연선은 N개 또는 더 많은 버퍼 또는 인버터로 구성된다. 몇몇 실시예들에서, 지연선(635)은 송신 클록(630)의 입력을 수신하고, 그러므로 지연선은 지연된 클록을 발생하기 위해 송신 클록의 N개의 상이한 지연을 제공한다.
몇몇 실시예들에서, MUX(640)의 출력은 다중화기에의 제1 입력이며, 여기서 그 외의 입력은 기능 수신 클록이다. 몇몇 실시예들에서, 다중화기(645)의 출력은 복수의 I/O 버퍼 회로 중 제1 I/O 버퍼 회로의 수신기 래치(660)에의 지연된 클록 신호 RxClk이고, 수신기 래치(660)는 데이터 신호 DQ0을 산출하고, 나머지 I/O 버퍼 회로들이 도 6에 예시된 것과 같이 데이터 신호들 DQ1 내지 DQn을 산출한다. 송신기 래치(665)는 송신 클록 TxClk(630) 및 검사 데이터 입력(여기 도시되지 않음)을 수신한다. 몇몇 실시예들에서, 수신기 래치(660) 및 송신기 래치(665)의 출력은 I/O 버퍼 회로들에 대한 검사 로직(670)의 n+1 XOR 로직 소자들의 세트의 제1 XOR 로직에의 입력들이다. 제공되는 바와 같이, 2개의 값이 일치하면(Rx=Tx) 제1 XOR 로직은 논리 '0' 값을 제공할 것이고, 2개의 값이 일치하지 않으면 제1 XOR 로직은 논리 '1' 값을 제공할 것이다. 모든 XOR 로직의 출력들의 값들이 검사 로직(670)의 NOR "All_pass" 로직(672) 및 AND "All_fail" 로직(674)에 대한 입력들로서 제공된다. 그러므로, 모든 신호들이 일치(Rx=Tx)를 표시한다면, All_pass ='1'이고, 임의의 신호가 불일치를 표시하면, All_pass ='0'이다. 또한, 모든 신호들이 불일치를 표시하면 All_fail='1'이고, 임의의 신호가 일치하면 All_fail ='0'이다.
몇몇 실시예들에서, All_pass 및 All_fail 신호들은 로직 소자들(617)의 세트에게 제공된다. 예시된 것처럼, 검사 클록(605) 및 All_pass의 반전된 버전은 제1 AND 로직에 대한 입력들이고, 제1 AND 로직의 출력 및 All_fail 신호의 반전된 버전은 제2 AND 로직에 대한 입력들이다. 몇몇 실시예들에서, 로직 소자들(617)의 세트의 출력은 불일치 카운터(623)에게 제공되고, 이것은 따라서 All_pass가 '1'로부터 '0'으로 변할 때만 카운팅할 것이고, 이 카운트는 이후 All_fail = 1일 때 중지된다. 몇몇 실시예들에서, 불일치 카운터의 카운트는 지연 레지스터(625)에 저장되는데, 이것은 또한 스캔 연쇄의 일부이다.
몇몇 실시예들에서, 도 6에 예시된 검사 회로(600)를 위한 검사 수순은 다음을 포함한다:
(1) 론칭으로부터 캡처까지의 충분한 시간을 제공하는 최대(충분히 큰) 지연 값을 스텝 카운터(620) 내에 로딩하고, 그에 의해 모든 I/O 버퍼 회로들이 일치를 제공하는 것으로 시작함.
(2) 스텝 카운터를 카운트 다운하고 신호들의 론칭 및 캡처를 반복함.
(3) 하나 이상의 불일치들이 발생할 때, All_pass='0', 불일치 카운터(623)가 카운팅을 시작함.
(4) 스텝 카운터가 감분되고, 그에 의해 론칭 및 캡처 지연 클록을 단축시킴에 따라, 더 많은 불일치들은 발생하게 되는 것.
(5) 모든 버퍼 회로들이 실수(All_fail='1')를 표시할 때, 이후 불일치 카운터는 중지함.
(6) 지연 레지스터상으로 불일치 카운터 값을 언로드하고 관찰을 위해 스캔 연쇄로부터 시프팅 아웃함.
도 7은 내부 발생 수신기 클록이 일련의 지연 값들을 통하여 스위핑되는 실시예에서의 타이밍 관계성들을 도해한다. 도 7은 I/O 검사(700)에서 제1 실패와 모두 실패의 지점들의 결정을 위한 동작들을 도해한다. 도해된 것처럼, 송신 클록(705)은 보여진 제1 주기로 (710)에서 론칭된다. 몇몇 실시예들에서, 상승 신호 DQS(R) 또는 RxClk가 도 6에 도시된 것과 같이 지연선에 의해 발생된다. 하강 신호 DQS(F)는 상승 신호와 비슷한 시간량만큼 지연될 것이다. 수신 클록(715)에 따른 제1 패스에서, 지연은 모든 신호들이 초기에 패스하고 일치하기에 충분히 큰 지연 시간(720)에서 초기에 제공된다. 몇몇 실시예들에서, 지연은 제1 실패가 소정 지연 시간(725)에서 도달될 때까지 점차적으로 감소된다. 몇몇 실시예들에서, 불일치 카운터는 제1 실패가 검출되는 때에서 카운팅을 시작하도록 인에이블된다. 이 처리는 이후, 지연이 점차적으로 감소되어 모든 버퍼 회로들이 실패(730)를 표시할 때 -이 시점에서 불일치 카운터는 카운팅을 중지- 까지 계속하고, 및 카운터 값은 분석을 위해 레지스터에 다운로드된다. 따라서 검사는 I/O 버퍼 회로들의 제1 실패와 모두 실패 간의 기간을 확립한다. 몇몇 실시예들에서, 검사는 제1 실패 대 모두 실패 값들 간의 분포(740)를 비교하는 것, 또는 기타 그런 비교들을 포함할 수 있다.
도 8은 지연 값들의 스위프들을 포함하는 I/O 버퍼 회로들의 루프백 검사를 위한 방법의 실시예를 도해한다. 몇몇 실시예들에서, 방법은 검사를 받는 디바이스의 온칩 지연선을 교정하는 단계를 포함한다 805. 몇몇 실시예들에서, 교정은 도 4에 도해된 것과 같이, 지연을 활용하는 송신 클록의 위상 비교를 포함할 수 있다. 몇몇 실시예들에서, 교정은 도 5에 도해된 것과 같이, 링 발진기 또는 지연선에 의한 기타 프로그램 가능 지연의 적용을 포함할 수 있다.
몇몇 실시예들에서, 복수의 I/O 버퍼 회로의 루프백 검사는 버퍼 회로의 루프백 검사를 위한 모두 패스 상태를 발생하기에 충분한 지연선에 대한 초기 지연을 설정하는 단계를 포함한다 810. 방법은 이후 지연량이 각각의 반복에 따라 카운트 다운되면서, 지연선에 대한 지연 값들의 제1 스위프를 수행하는 단계를 제공한다 815. 몇몇 실시예들에서, 송신 및 수신기 신호들은 복수의 I/O 버퍼 회로의 각각에 대해 비교된다 820. 송신 신호 및 수신 신호가 모든 버퍼 회로들에 대해 일치한다면(모두 패스) 825, 처리는 지연 값을 카운트 다운하는 것으로 계속한다 815. 모두 패스 상태가 충족되지 않으면 825, 즉 하나 이상이 불일치한다면, 제1 실패 지연 값이 식별되었고, 데이터는 분석을 위해 저장된다 830.
몇몇 실시예들에서, 루프백 검사는 모두 불일치들이 발생(모두 실패)할 것을 보장할만큼 충분히 작은 초기 지연 값을 설정하는 것으로 계속한다 840. 몇몇 실시예들에서, 검사는 지연량이 각각의 반복에 따라 카운트 업되면서 지연선에 대한 지연 값들의 제2 스위프를 수행하는 단계를 포함한다 845. 몇몇 실시예들에서, 송신 및 수신기 신호들은 복수의 I/O 버퍼 회로의 각각에 대해 비교된다 850. 송신 신호 및 수신 신호가 모든 버퍼 회로들에 대해 불일치하면(모두 실패) 855, 처리는 지연 값을 카운트 다운하는 것으로 계속한다 845. 모두 실패 조건이 충족되지 않으면 855, 즉 하나 이상이 일치하면, 제1 패스 지연 값이 식별되고, 데이터는 분석을 위해 저장된다 860. 몇몇 실시예들에서, 검사는 저장된 데이터의 분석, 다양한 개개의 디바이스들에 대한 데이터 결과들의 분포에의 결과들의 그와 같은 비교로 계속할 수 있다 865.
도 9는 지연 값들의 단일 스위프를 포함하는 I/O 버퍼 회로들의 루프백 검사를 위한 방법의 실시예를 도해한다. 몇몇 실시예들에서, 방법은 검사 받는 디바이스의 온칩 지연선을 교정하는 단계를 포함한다 905. 몇몇 실시예들에서, 교정은 도 4에 도해된 것과 같이, 지연을 활용하는 송신 클록의 위상 비교를 포함할 수 있다. 몇몇 실시예들에서, 교정은 도 5에 도해된 것과 같이, 링 발진기 또는 지연선을 가진 기타 프로그램 가능 지연의 적용을 포함할 수 있다.
몇몇 실시예들에서, 복수의 I/O 버퍼 회로의 루프백 검사는 버퍼 회로의 루프백 검사를 위한 모두 패스 상태를 발생하기에 충분한 지연선에 대한 초기 지연을 설정하는 단계를 포함한다 910. 방법은 이후 지연량이 각각의 반복에 따라 카운트 다운되면서, 지연선에 대한 지연 값들의 단일 스위프를 수행하는 단계를 제공한다 915. 몇몇 실시예들에서, 송신 및 수신 신호들은 복수의 I/O 버퍼 회로의 각각에 대해 비교된다 920. 모든 버퍼 회로들에 대해 송신 신호 및 수신 신호가 일치한다면(모두 패스) 925, 처리는 지연 값을 카운트 다운하는 것으로 계속한다 915. 모두 패스 상태가 충족되지 않으면 925, 즉 하나 이상이 불일치하면, 제1 실패 지연 값은 식별되었고, 불일치 카운터(623)(도 6에 도시됨)가 시작된다 930.
몇몇 실시예들에서, 지연 값들의 스위프가 계속되고 940, 지연 값은 각각의 반복에 따라 카운트 다운하기를 계속한다 945. 몇몇 실시예들에서, 송신 및 수신기 신호들은 복수의 I/O 버퍼 회로의 각각에 대해 비교된다 950. 송신 신호 및 수신 신호가 모든 버퍼 회로들에 대해 일치하지 않으면(모두 실패가 아직 도달되지 않음) 955, 처리는 지연 값을 카운트 다운하는 것으로 계속한다 945. 모두 실패 조건이 충족되면 955, 모두 실패 지연 값이 식별되었고, 불일치 카운터는 중지되고 카운트 값은 레지스터(예를 들어, 도 6에 도시된 지연 레지스터(625))와 같은 것에 저장된다 960. 몇몇 실시예들에서, 검사는 저장된 데이터의 분석, 다양한 개개의 디바이스들에 대한 데이터 결과들의 분포에의 결과들의 그와 같은 비교로 계속할 수 있다 965.
도 10은 I/O 버퍼 검사를 위한 지연의 온칩 발생을 포함하는 장치 또는 시스템의 실시예를 도해한다. 컴퓨팅 디바이스(1000)는 랩톱 컴퓨터, 태블릿 컴퓨터(별개의 키보드 없는 터치스크린을 가진 디바이스; 터치스크린과 키보드 모두를 가진 디바이스; "즉응(instant on)" 동작이라고 지칭하는 신속한 개시를 가진 디바이스; 및 "항상 접속됨(always connected)"이라고 지칭하는, 동작 중의 네트워크에 일반적으로 접속되는 디바이스를 포함함), 모바일 폰 또는 스마트 폰, 무선 지원 e 판독기, 또는 기타 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 포함하는 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 소정의 것이 일반적으로 도시되지만, 이러한 디바이스의 모든 컴포넌트들이 디바이스(1000)에 도시되는 것은 아니라는 것을 이해할 것이다. 컴포넌트들은 하나 이상의 버스들 또는 기타 접속들(1005)로 접속될 수 있다.
몇몇 실시예들에서, 메모리 서브시스템(1060)은 디바이스(1000)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 프로세서(1010)는 메모리 서브시스템(1060)의 요소들로부터 데이터를 판독하고 이 요소들에 데이터를 기입할 수 있다. 메모리는 (메모리 디바이스에 대한 전력이 중단되는 경우에 변하지 않는 상태를 갖는) 비휘발성, (메모리 디바이스에 대한 전력이 중단되는 경우에 비결정론적 상태를 갖는) 휘발성 메모리 디바이스들, 또는 이들 메모리들 양자를 포함할 수 있다. 메모리(1060)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 시스템(1000)의 애플리케이션 및 기능 실행과 관련되는 시스템 데이터(장기든 일시적이든 상관 없음)를 저장할 수 있다.
몇몇 실시예들에서, 메모리 서브시스템(1060)은 메모리 디바이스(1062)를 포함할 수 있으며, 여기서 메모리 디바이스는 온칩 지연선을 포함하는, I/O 버퍼 회로(1064)의 루프백 검사를 위한 요소들을 포함한다. 몇몇 실시예들에서, 요소들은 온칩 지연선에 의해 발생되는 지연의 교정을 위한 요소들을 추가로 포함한다.
또한, 디바이스(1000)는 프로세서(1010)를 포함하고, 이 프로세서는 디바이스(1000)의 주요 처리 동작들을 실행한다. 프로세서(1010)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로 컨트롤러들, 프로그램가능 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1010)에 의해 실행되는 처리 동작들은 애플리케이션들, 디바이스 기능들, 또는 양쪽이 그 상에서 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자에 의한 또는 기타 디바이스들에 의한 I/O(입력/출력)와 관계된 동작들, 전력 관리와 관계된 동작들, 및/또는 디바이스(1000)를 또 다른 디바이스에 접속하는 것과 관계된 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O, 디스플레이 I/O, 또는 양쪽과 관계된 동작들을 포함할 수 있다.
일 실시예에서, 디바이스(1000)는 오디오 기능들을 컴퓨팅 디바이스에게 제공하는 것과 함께 연관되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1020)을 포함한다. 오디오 기능들은 스피커, 헤드폰, 또는 양쪽의 그런 오디오 출력뿐만 아니라 마이크 입력을 포함할 수 있다. 그와 같은 기능들을 위한 디바이스들은 디바이스(1000)에 통합되거나 디바이스(1000)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1010)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 디바이스(1000)와 상호 작용한다.
디스플레이 서브시스템(1030)은 사용자가 컴퓨팅 디바이스와 상호 작용하기 위한 시각적, 촉각적, 또는 양쪽 요소들을 갖는 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1030)은 디스플레이를 사용자에게 제공하기 위해 이용되는 특별 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1032)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1032)는 디스플레이와 관계된 적어도 몇몇 처리를 실행하기 위해 프로세서(1010)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1030)은 사용자에의 출력 및 사용자로부터의 입력 양쪽을 제공하는 터치스크린 디바이스를 포함한다.
I/O 컨트롤러(1040)는 사용자와의 상호작용과 관계되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1040)는 오디오 서브시스템(1020), 디스플레이 서브시스템(1030), 또는 양쪽의 그런 서브시스템들의 일부인 하드웨어를 관리하기 위해 동작할 수 있다. 덧붙여, I/O 컨트롤러(1040)는 사용자가 그를 통해 시스템과 상호 작용할 수 있는, 디바이스(1000)에 접속하는 부가적 디바이스들을 위한 접속 포인트를 예시한다. 예를 들어, 디바이스(1000)에 부착될 수 있는 디바이스들은 마이크 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 기타 디바이스들과 같은 특정 응용들이 사용하기 위한 기타 I/O 디바이스들을 포함할 수 있다.
전술한 바와 같이, I/O 컨트롤러(1040)는 오디오 서브시스템(1020), 디스플레이 서브시스템(1030), 또는 양쪽의 그런 서브시스템과 상호 작용할 수 있다. 예를 들어, 마이크 또는 기타 오디오 디바이스를 통한 입력은 디바이스(1000)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 덧붙여, 오디오 출력은 디스플레이 출력 대신에 또는 그에 부가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함한다면, 디스플레이 디바이스는 또한 입력 디바이스의 역할을 하고, 이것은 적어도 부분적으로 I/O 컨트롤러(1040)에 의해 관리될 수 있다. 또한 I/O 컨트롤러(1040)에 의해 관리되는 I/O 기능들을 제공하기 위해 디바이스(1000)상에 부가적 버튼들 또는 스위치들이 있을 수 있다.
일 실시예에서, I/O 컨트롤러(1040)는 가속도계들, 카메라들, 광 센서들 또는 기타 환경 센서들, 또는 디바이스(1000)에 포함될 수 있는 기타 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호 작용의 일환일 수 있을 뿐만 아니라, (잡음 필터링, 휘도 검출을 위한 디스플레이 조정, 카메라를 위한 플래시 적용, 또는 기타 특징들과 같은) 그 동작들에 영향을 미치기 위해 환경 입력을 시스템에게 제공하는 것일 수 있다.
일 실시예에서, 디바이스(1000)는 배터리 전력 사용, 배터리 충전, 및 전력 절감 동작과 관계되는 특징들을 관리하는 전력 관리(1050)를 포함한다.
연결부(1070)는 디바이스(1000)가 외부 디바이스들과 통신할 수 있게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 통신, 유선 통신, 또는 양쪽을 위한 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스는 기타 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있을 뿐만 아니라, 헤드셋들, 프린터들, 또는 기타 디바이스들과 같은 주변 장치들일 수 있다.
연결부(1070)는 다중의 상이한 연결 유형들을 포함할 수 있다. 일반화하기 위해, 디바이스(1000)는 셀 방식 연결부(1072) 및 무선 연결부(1074)를 가진 것으로 도해된다. 셀 방식 연결부(1072)는 4G/LTE, GSM 또는 변동들 또는 파생물들, CDMA 또는 변동들 또는 파생물들, TDM 또는 변동들 또는 파생물들, 또는 기타 셀 방식 서비스 표준들을 통해 제공되는 것과 같은 무선 반송파들에 의해 제공되는 셀 방식 네트워크 연결을 일반적으로 지칭한다. 무선 연결부(1074)는 셀 방식이 아닌 무선 연결을 지칭하고, PAN들(블루투스와 같은 것), LAN들(Wi-Fi와 같은 것), WAN들(WiMax와 같은 것) 및 기타 무선 통신들을 포함할 수 있다. 연결부는 하나 이상의 전방향성 또는 지향성 안테나들(1076)을 포함할 수 있다.
주변 장치 접속들(1080)은 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 주변 장치 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(1000)가 기타 컴퓨팅 디바이스들에게의 주변 장치("에게" 1082)일 뿐만 아니라, 이것에 접속되는 주변 장치들("로부터" 1084)을 갖기도 한다는 것을 이해해야 한다. 디바이스(1000)는 흔히 디바이스(1000)상의 내용을 관리하는 것(다운로딩, 업로딩, 변경, 또는 동기화와 같은 것)과 같은 목적들을 위해 기타 컴퓨팅 디바이스들에 접속하는 "도킹" 커넥터를 갖는다. 덧붙여, 도킹 커넥터는 디바이스(1000)로 하여금 예를 들어 시청각 또는 기타 시스템들에 대한 내용 출력을 제어하게 허용하는 소정 주변 장치들에 디바이스(1000)가 접속하도록 허용할 수 있다.
독점 도킹 커넥터 또는 기타 독점 접속 하드웨어에 더하여, 디바이스(1000)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 접속들(1080)을 이룰 수 있다. 공통 유형들은 범용 직렬 버스(USB) 커넥터(이는 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함함), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI, 파이어와이어, 또는 기타 유형을 포함할 수 있다.
도 11은 I/O 버퍼 검사를 위한 지연의 온칩 발생을 포함하는 컴퓨팅 시스템의 실시예를 도해한다. 컴퓨팅 시스템은 컴퓨터, 서버, 게임 콘솔, 또는 다른 컴퓨팅 장치를 포함할 수 있다. 이 예시에서, 본 설명과 직접적 관계는 없는 소정 표준 및 공지된 컴포넌트들은 도시되지 않는다. 몇몇 실시예들 하에서, 컴퓨팅 시스템(1100)은 데이터 전송을 위한 상호 접속부 또는 크로스바(1105) 또는 기타 통신 수단을 포함한다.
몇몇 실시예들에서, 컴퓨팅 시스템(1100)은 프로세서들(1110)에 의해 실행될 정보 및 명령어들을 저장하기 위한 주 메모리(1115)로서 랜덤 액세스 메모리(RAM) 또는 다른 동적 저장 디바이스 또는 요소를 더 포함한다. RAM 메모리는 메모리 내용들의 리프레시를 요구하는 DRAM(dynamic random access memory), 및 내용들의 리프레시를 요구하지 않지만 비용이 증가되는 SRAM(static random access memory)을 포함할 수 있다. 몇몇 실시예들에서, 주 메모리는 컴퓨팅 시스템의 사용자에 의한 네트워크 브라우징 활동들에 사용하기 위한 브라우저 애플리케이션을 포함하는 애플리케이션들의 활성 스토리지를 포함할 수 있다. DRAM 메모리는 신호들을 제어하는 클록 신호를 포함하는 SDRAM(synchronous dynamic random access memory), 및 EDO DRAM(extended data-out dynamic random access memory)을 포함할 수 있다. 몇몇 실시예들에서, 시스템의 메모리는 소정 레지스터들 또는 다른 특수 목적 메모리를 포함할 수 있다.
몇몇 실시예들에서, 주 메모리(1115)는 메모리 디바이스(1116)를 포함하며, 메모리 디바이스는 온칩 지연선을 포함하는, I/O 버퍼 회로의 루프백 검사를 위한 요소들(1117)을 포함한다. 몇몇 실시예들에서, 요소들(1117)은 온칩 지연선에 의해 발생되는 지연의 교정을 위한 요소들을 추가로 포함한다.
또한,
컴퓨팅 시스템(1100)은 정보를 처리하기 위해 상호 접속부(1105)와 결합되는 하나 이상의 프로세서들(1110)과 같은 처리 수단을 포함할 수 있다. 프로세서들(1110)은 하나 이상의 물리적 프로세서들 및 하나 이상의 논리적 프로세서들을 포함할 수 있다. 상호 접속부(1105)가, 간단함을 위해, 단일 상호 접속부로서 예시되어 있지만, 다중의 상이한 상호 접속부 또는 버스를 나타낼 수 있고, 이러한 상호 접속부들에의 컴포넌트 접속들은 변할 수 있다. 도 11에 도시된 상호 접속부(1105)는 적절한 브리지들, 어댑터들 또는 컨트롤러들에 의해 접속되는 임의의 하나 이상의 개별 물리적 버스들, 포인트 투 포인트 접속부들, 또는 양쪽을 나타내는 추상화된 것이다.
컴퓨팅 시스템(1100)은 또한 프로세서들(1110)에 대한 정적 정보 및 명령어들을 저장하는 판독 전용 메모리(ROM)(1120) 또는 기타 정적 저장 디바이스를 포함할 수 있다. 컴퓨팅 시스템(1100)은 소정 요소들의 스토리지를 위한 하나 이상의 비휘발성 메모리 요소들(1125)을 포함할 수 있다.
하나 이상의 송신기들 또는 수신기들(1140)은 또한 상호 접속부(1105)에 결합될 수 있다. 몇몇 실시예들에서, 컴퓨팅 시스템(1100)은 데이터의 수신 또는 송신을 위한 하나 이상의 포트들(1145)을 포함할 수 있다. 컴퓨팅 시스템(1100)은 무선 신호들을 통한 데이터의 수신을 위한 하나 이상의 전방향성 또는 지향성 안테나들(1147)을 추가로 포함할 수 있다.
몇몇 실시예들에서, 컴퓨팅 시스템(1100)은 하나 이상의 입력 디바이스들(1150)을 포함하고, 여기서 입력 디바이스들은 키보드, 마우스, 터치 패드, 음성 명령 인식, 제스처 인식, 센서들 또는 모니터들(전력 및 성능 데이터를 제공하는 센서들 또는 모니터들을 포함함), 또는 입력을 컴퓨팅 시스템에 제공하기 위한 기타 디바이스 중 하나 이상을 포함한다.
컴퓨팅 시스템(1100)은 또한 출력 디스플레이(1155)에 상호 접속부(1105)를 통해 결합될 수 있다. 몇몇 실시예들에서, 디스플레이(1155)는 사용자에게 정보 또는 콘텐츠를 표시하기 위한 LCD(liquid crystal display) 또는 임의의 다른 디스플레이 기술을 포함할 수 있다. 몇몇 실시예들에서, 디스플레이(1155)는 입력 디바이스의 적어도 일부로도 활용되는 터치 스크린을 포함할 수 있다. 일부 환경들에서, 디스플레이(1155)는 오디오 정보를 제공하는 스피커와 같은 오디오 디바이스일 수 있거나 오디오 디바이스를 포함할 수 있다.
컴퓨팅 시스템(1100)은 또한 전원, 배터리, 태양 전지, 연료 전지, 또는 전력을 제공하거나 발생하기 위한 다른 시스템 또는 디바이스를 포함할 수 있는 전력 디바이스 또는 시스템(1180)을 포함할 수 있다. 전력 디바이스 또는 시스템(1180)에 의해 제공되는 전력은 컴퓨팅 시스템(1100)의 요소들에 필요에 따라 배분될 수 있다.
다양한 실시예들이 다양한 프로세스들을 포함할 수 있다. 이들 프로세스들은 하드웨어 컴포넌트들에 의해 실행될 수 있거나, 또는 범용 또는 특수 목적 프로세서 또는 명령어들로 프로그래밍된 로직 회로들로 하여금 프로세스들을 수행하도록 야기하기 위해 사용될 수 있는 기계 실행가능 명령어들 또는 컴퓨터 프로그램에 구체화될 수 있다. 대안적으로, 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 실행될 수 있다.
각종 실시예들의 부분들은 소정 실시예들에 따라 프로세스를 실행하기 위해 하나 이상의 프로세서들에 의한 실행을 위해 컴퓨터(또는 다른 전자 디바이스들)를 프로그래밍하는데 사용될 수 있는 컴퓨터 프로그램 명령어들을 그 상에 저장한 컴퓨터 판독 가능 저장 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터 판독가능 매체는 플로피 디스켓들, 광 디스크들, CD-ROM, 광 자기 디스크들, ROM, RAM, EPROM, EEPROM, 자성 또는 광학 카드들, 플래시 메모리, 또는 전자적 명령어들을 저장하는데 적합한 다른 유형의 컴퓨터 판독가능 매체를 포함하지만, 이것들에만 제한되지는 않는다. 더욱이, 실시예들은 컴퓨터 프로그램 제품으로서 또한 다운로드될 수 있는데, 여기서 프로그램은 원격 컴퓨터로부터 요청하는 컴퓨터에게 전달될 수 있다.
본 방법들 중 대다수는 그들의 가장 기본적인 형태로 설명되지만, 프로세스들이 본 발명의 기본적인 범위에서 벗어나지 않고 방법들 중 임의의 것에 추가되거나 그것으로부터 삭제될 수 있고, 정보가 설명된 메시지들 중 임의의 메시지에 더해지거나 그로부터 삭제될 수 있다. 많은 추가적인 수정들 및 적응들이 이루어질 수 있다는 것은 통상의 기술자들에게 명백할 것이다. 특정 실시예들이 본 발명을 제한하기 위해서가 아니라 그것을 예시하기 위해 제공되었다. 본 발명의 실시예들의 범위는 상기 제공된 특정 예들에 의해 결정되지 않으며 오직 이하의 청구항들에 의해서만 결정된다.
요소 "A"가 요소 "B"에 또는 이것과 결합된다고 말하면, 요소 A는 요소 B에 직접 결합될 수 있거나, 또는 예를 들어, 요소 C를 통해 간접적으로 결합될 수 있다. 명세서 또는 청구항들에서 컴포넌트, 특징, 구조, 처리, 또는 특성 A가 컴포넌트, 특징, 구조, 처리, 또는 특성 B를 "야기한다"고 언급하는 경우, "A"가 "B"의 적어도 부분적 원인이지만 "B"를 야기하는 것을 지원하는 적어도 하나의 다른 컴포넌트, 특징, 구조, 처리, 또는 특성도 있을 수 있다는 것을 의미한다. 명세서가, 컴포넌트, 특징, 구조, 처리, 또는 특성이 포함될 수 있고, 아마 그럴 수 있고, 또는 그렇게 가정할 수 있다고 표시하면, 특정 컴포넌트, 특징, 구조, 처리, 또는 특성이 반드시 포함될 필요는 없다. 명세서 또는 청구항이 "하나의(a, an)" 요소를 지칭하면, 이는 기술된 요소들이 오직 하나뿐임을 의미하는 것은 아니다.
실시예는 본 발명의 구현 또는 예이다. 명세서에서, "실시예(an embodiment)", "일 실시예(one embodiment)", "몇몇 실시예들(some embodiments)" 또는 "다른 실시예들(other embodiments)"에 대한 참조는 상기 실시예들과 연계하여 기술되는 특정의 특징, 구조, 또는 특성이 반드시 모든 실시예들은 아니지만 적어도 몇몇 실시예들에 포함되는 것을 의미한다. "실시예", "일 실시예", 또는 "몇몇 실시예들"이 다양한 곳에서 등장하는 것은 모두 동일 실시예들을 반드시 가리키는 것은 아니다. 본 발명의 예시적 실시예들의 상기 설명에서, 개시를 합리적으로 하고 다양한 발명적 양태들 중 하나 이상의 이해를 돕기 위하여 때때로 다양한 특징들이 단일 실시예, 그림 또는 이것의 설명에서 함께 그룹화될 수 있다는 것을 이해해야 한다. 그러나, 이러한 개시 방법은 청구된 발명이 각각의 청구항에 명백하게 기재된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석해서는 안 된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 발명적 양태들은 상술된 단독 개시된 실시예의 모든 특징들보다 적은 것에 있다. 따라서, 청구항들은, 각각의 청구항이 본 발명의 개별 실시예로서 그 자체로 성립하면서, 본 설명 내에 명시적으로 이로써 통합된다.
몇몇 실시예들에서, 장치는 복수의 I/O 버퍼 회로 - 복수의 버퍼 회로 중 적어도 하나는 버퍼 회로의 루프백 검사를 위해 결합되는 송신기 및 수신기를 포함함 -; 및 적어도 하나의 버퍼 회로에 대한 루프백 검사를 위한 검사 회로 -루프백 검사는 버퍼 회로의 송신기에 의해 송신되는 검사 데이터가 개개의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 여부를 결정하는 것을 포함함-를 포함한다. 검사 회로는 적어도 하나의 버퍼 회로의 검사를 위해 송신 클록 신호로부터 복수의 지연 값을 제공하기 위한 지연선, 복수의 지연 값 중 하나를 선택하기 위해 카운트를 제공하기 위한 카운터, 및 루프백 검사를 위한 검사 로직을 포함한다.
몇몇 실시예들에서, 검사 로직은 적어도 하나의 버퍼 회로에 대한 루프백 검사의 결과가 일치하는지 또는 불일치하는지를 결정하게 된다. 몇몇 실시예들에서, 검사 로직은 루프백 검사의 모든 결과들이 일치하는지 여부를 결정하기 위한 제1 로직 및 루프백 검사의 모든 결과들이 불일치하는지를 결정하기 위한 제2 로직을 포함한다.
몇몇 실시예들에서, 장치는 MUX를 포함하고, 이 MUX는 복수의 지연 값 중 하나를 선택하기 위해 카운트를 수신한다.
몇몇 실시예들에서, 루프백 검사는 카운터가 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프 및 카운터가 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함한다. 몇몇 실시예들에서, 제1 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이며, 여기서 장치는 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값을 식별하게 된다. 제2 초기 지연 값은 루프백 검사의 결과들이 모두 불일치하는 지연 값이며, 여기서 장치는 루프백 검사의 결과들 중 하나 이상이 일치하는 제1 지연 값을 식별하게 된다.
몇몇 실시예들에서, 루프백 검사는 지연 값들의 단일 스위프를 포함하는데, 여기서 카운터는 초기 지연 값으로부터 카운트 다운한다. 몇몇 실시예들에서, 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이며, 여기서 장치는 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값 및 루프백 검사의 모든 결과들이 불일치하는 제2 지연 값을 식별하게 된다. 몇몇 실시예들에서, 장치는 추가로 불일치 카운터를 포함하는데, 여기서 장치는 제1 지연 값이 식별될 때 불일치 카운터에 의한 카운팅을 시작하며 및 제2 지연 값이 식별될 때 불일치 카운터에 의한 카운팅을 중지시킨다.
몇몇 실시예들에서, 지연선은 복수의 지연단(delay stage) 및 복수의 지연단으로부터 지연 값들을 획득하기 위한 복수의 탭을 포함한다. 몇몇 실시예들에서, 복수의 지연단의 각각은 인버터 또는 버퍼를 포함한다. 몇몇 실시예들에서, 장치는 지연선에 대한 지연 값들의 교정을 위한 교정 요소를 포함한다. 몇몇 실시예들에서, 교정 요소는 송신 클록의 위상을 지연선의 복수의 탭의 출력들의 위상들과 비교하기 위한 로직을 포함한다. 몇몇 실시예들에서, 교정 요소는 지연선에 걸친 링 발진기로서 동작하는 단을 포함한다.
몇몇 실시예들에서, 방법은 장치의 적어도 하나의 I/O 버퍼 회로의 루프백 검사를 위한 온칩 지연선의 일련의 지연 값들을 선택하기 위한 카운터를 증분하는 단계; 및 일련의 지연 값들의 각각에서의 적어도 하나의 버퍼 회로의 송신기에 의해 송신되는 검사 데이터가 버퍼 회로의 개개의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 또는 불일치하는지를 결정하는 단계를 포함한다. 몇몇 실시예들에서, 적어도 하나의 버퍼 회로의 송신기 및 수신기는 루프백 검사를 위해 결합된다.
몇몇 실시예들에서, 루프백 검사는 카운터가 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프로 검사하고 및 카운터가 제2 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제2 스위프로 검사하는 것을 포함한다. 몇몇 실시예들에서, 제1 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 방법은 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값을 식별하는 단계를 더 포함한다. 몇몇 실시예들에서, 제2 초기 지연 값은 루프백 검사의 결과들이 모두 불일치하는 지연 값이고, 방법은 루프백 검사의 결과들 중 하나 이상이 일치하는 제1 지연 값을 식별하는 단계를 포함한다.
몇몇 실시예들에서, 루프백 검사는 카운터가 초기 지연 값으로부터 카운트 다운하는 지연 값들의 단일 스위프로 검사하는 것을 포함한다. 몇몇 실시예들에서, 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 방법은 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값 및 루프백 검사의 모든 결과들이 불일치하는 제2 지연 값을 식별하는 단계를 포함한다. 몇몇 실시예들에서, 방법은 제1 지연 값이 식별될 때 불일치 카운트를 시작하고 및 제2 지연 값이 식별될 때 불일치 카운트를 중지하는 단계를 포함한다.
몇몇 실시예들에서, 방법은 지연선에 의해 발생되는 지연 값들을 교정하는 단계를 포함한다. 몇몇 실시예들에서, 지연 값들의 교정은 지연선에 입력되는 송신 클록의 위상을 지연선의 복수의 탭의 출력들의 위상들과 비교하는 것을 포함한다. 몇몇 실시예들에서, 지연 값들의 교정은 링 발진기로서 동작하기 위한 지연에 걸친 단을 접속하는 것을 포함한다.
몇몇 실시예들에서, 시스템은 데이터를 처리하기 위한 프로세서; 데이터를 송신하거나 수신하기 위한 송신기 또는 수신기와 데이터의 송신 또는 수신을 위한 전방향성 안테나; 및 데이터를 저장하기 위한 메모리 디바이스를 포함하고, 메모리 디바이스는 복수의 I/O 버퍼 회로 - 복수의 버퍼 회로의 각각은 루프백 검사를 위해 결합되는 송신기 및 수신기를 포함함-, 복수의 버퍼 회로에 대한 루프백 검사를 위한 검사 회로 - 검사 회로는 복수의 버퍼 회로의 검사를 위해 송신 클록 신호로부터 복수의 지연 값을 제공하기 위한 지연선, 복수의 지연 값 중 하나를 선택하기 위해 카운트를 제공하기 위한 카운터, 및 루프백 검사를 위한 검사 로직을 포함함-, 및 지연선의 지연 값들을 교정하기 위한 교정 회로를 포함한다.
몇몇 실시예들에서, 루프백 검사는 카운터가 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프 및 카운터가 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함한다. 몇몇 실시예들에서, 제1 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이고 제2 초기 지연 값은 루프백 검사의 결과들이 모두 불일치하는 지연 값이고, 메모리 디바이스는 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값 및 루프백 검사의 결과들 중 하나 이상이 일치하는 제1 지연 값을 식별하기 위한 것이다.
몇몇 실시예들에서, 루프백 검사는 카운터가 초기 지연 값으로부터 카운트 다운하는 지연 값들의 단일 스위프를 포함한다. 몇몇 실시예들에서, 초기 지연 값은 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 메모리 디바이스는 루프백 검사의 결과들 중 하나 이상이 불일치하는 제1 지연 값 및 루프백 검사의 모든 결과들이 불일치하는 제2 지연 값을 식별하기 위한 것이다.
몇몇 실시예들에서, 데이터를 그 상에 저장한 컴퓨터 판독 가능 저장 매체는 명령어들의 시퀀스들을 포함하는데, 이 명령어들의 시퀀스들은 프로세서에 의해 실행될 때 프로세서로 하여금 장치의 적어도 하나의 I/O 버퍼 회로의 루프백 검사를 위한 온칩 지연선의 일련의 지연 값들을 선택하고; 및 일련의 지연 값들의 각각에서의 적어도 하나의 버퍼 회로의 송신기에 의해 송신되는 검사 데이터가 버퍼 회로의 개개의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 또는 불일치하는지를 결정하는 것을 포함하는 동작들을 실행하도록 야기하고, 적어도 하나의 버퍼 회로의 송신기 및 수신기는 루프백 검사를 위해 결합된다.

Claims (32)

  1. 입/출력 지연 검사 장치로서:
    복수의 I/O 버퍼 회로 - 상기 복수의 버퍼 회로의 각각은 각자의 버퍼 회로의 루프백 검사를 위해 결합되는 송신기 및 수신기를 포함함 -; 및
    상기 복수의 버퍼 회로에 대한 루프백 검사를 위한 검사 회로 - 상기 루프백 검사는 각각의 버퍼 회로의 상기 송신기에 의해 송신되는 검사 데이터가 각자의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 여부를 결정하는 것을 포함함 -
    를 포함하고,
    상기 검사 회로는:
    상기 복수의 버퍼 회로의 검사를 위해 송신 클록 신호로부터 복수의 지연 값을 제공하기 위한 지연선(delay line),
    상기 지연선의 상기 복수의 지연 값 중 하나를 상기 지연선에 대한 현재 지연 값으로서 선택하기 위한 카운트를 제공하는 카운터, 및
    상기 루프백 검사를 위한 검사 로직을 포함하고,
    상기 카운터는:
    루프백 검사를 위한 지연 값들의 다중 스위프들(multiple sweeps) - 상기 스위프들은, 상기 카운터가 상기 현재 지연 값을 감소시키기 위해 제1 결과가 제1 지연 값에서 발생할 때까지 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프, 및 상기 카운터가 상기 현재 지연 값을 증가시키기 위해 제2 결과가 제2 지연 값에서 발생할 때까지 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함함 -; 또는
    루프백 검사를 위한 지연 값들의 단일 스위프 - 상기 카운터는 상기 현재 지연 값을 감소시키기 위해 상기 제1 초기 지연 값으로부터 카운트 다운하고, 상기 단일 스위프는 제1 결과가 제1 지연 값에서 발생한다고 결정하는 것을 포함하고, 상기 단일 스위프는 제2 결과가 제2 지연 값에서 발생할 때까지 카운트 다운함 -
    중 하나를 제공하고;
    상기 검사 로직은 상기 버퍼 회로들의 각각에 대한 상기 루프백 검사의 결과들이 일치하는지 또는 불일치하는지를 결정하고, 상기 검사 로직은 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 일치하는지 여부를 결정하도록 구성된 제1 로직 및 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 불일치하는지 여부를 결정하도록 구성된 제2 로직을 포함하고;
    상기 장치는 상기 제1 지연 값과 상기 제2 지연 값의 차이를 결정하고, 상기 제1 지연 값은 상기 제1 로직을 사용하여 식별되고, 상기 제2 지연 값은 상기 제2 로직을 사용하여 식별되는, 입/출력 지연 검사 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, MUX(multiplexer)를 더 포함하고, 상기 MUX는 상기 복수의 지연 값 중 하나를 선택하기 위한 상기 카운트를 상기 카운터로부터 수신하는, 입/출력 지연 검사 장치.
  5. 제1항에 있어서, 상기 제1 초기 지연 값은 상기 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 상기 제2 초기 지연 값은 상기 루프백 검사의 결과들이 모두 불일치하는 지연 값인, 입/출력 지연 검사 장치.
  6. 제5항에 있어서, 상기 루프백 검사는 지연 값들의 다중 스위프들을 포함하며,
    상기 장치는 지연 값들의 상기 제1 스위프에서 상기 제1 로직을 활용하여 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하는, 입/출력 지연 검사 장치.
  7. 제6항에 있어서,
    상기 장치는 지연 값들의 상기 제2 스위프에서 상기 제2 로직을 활용하여 상기 루프백 검사의 결과들 중 하나 이상이 일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제2 지연 값을 식별하는, 입/출력 지연 검사 장치.
  8. 삭제
  9. 제5항에 있어서, 상기 루프백 검사는 지연 값들의 단일 스위프를 포함하며,
    상기 장치는, 상기 제1 로직을 사용하여, 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하고,
    상기 장치는, 상기 제2 로직을 사용하여, 상기 루프백 검사의 모든 결과들이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제2 지연 값을 식별하는, 입/출력 지연 검사 장치.
  10. 제9항에 있어서,
    불일치 카운터를 더 포함하고, 상기 장치는 상기 제1 로직을 사용하여 상기 제1 지연 값이 식별될 때 상기 불일치 카운터에 의한 카운팅을 시작하며 상기 제2 로직을 사용하여 상기 제2 지연 값이 식별될 때 상기 불일치 카운터에 의한 카운팅을 중지시키는, 입/출력 지연 검사 장치.
  11. 제1항에 있어서, 상기 지연선은 복수의 지연단 및 상기 복수의 지연단으로부터 상기 지연 값들을 획득하기 위한 복수의 탭을 포함하는, 입/출력 지연 검사 장치.
  12. 제11항에 있어서, 상기 복수의 지연단의 각각은 인버터 또는 버퍼를 포함하는, 입/출력 지연 검사 장치.
  13. 제11항에 있어서, 상기 지연선에 대한 상기 지연 값들의 교정을 위한 교정 요소를 더 포함하는, 입/출력 지연 검사 장치.
  14. 제13항에 있어서, 상기 교정 요소는 상기 송신 클록의 위상을 상기 지연선의 상기 복수의 탭의 출력들의 위상들과 비교하기 위한 로직을 포함하는, 입/출력 지연 검사 장치.
  15. 제13항에 있어서, 상기 교정 요소는 상기 지연선에 대한 링 발진기(oscillator)로서 동작하기 위한 단(stage)을 포함하는, 입/출력 지연 검사 장치.
  16. 입/출력 지연 검사 방법으로서:
    장치의 복수의 I/O 버퍼 회로의 루프백 검사를 위한 현재 지연 값으로서 온칩 지연선(on-chip delay line)의 일련의 지연 값들을 선택하기 위해 카운터를 증분하는 단계;
    상기 일련의 지연 값들의 각각에서 상기 버퍼 회로들의 각각의 송신기에 의해 송신되는 검사 데이터가 상기 버퍼 회로의 각자의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 또는 불일치하는지를 검사 로직을 사용하여 결정하는 단계 - 상기 검사 로직은 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 일치하는지 여부를 결정하도록 구성된 제1 로직 및 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 불일치하는지 여부를 결정하도록 구성된 제2 로직을 포함함 -; 및
    제1 지연 값과 제2 지연 값의 차이를 결정하는 단계 - 상기 제1 지연 값은 상기 제1 로직을 사용하여 식별되고, 상기 제2 지연 값은 상기 제2 로직을 사용하여 식별됨 -
    를 포함하고,
    상기 카운터는:
    루프백 검사를 위한 지연 값들의 다중 스위프들 - 상기 스위프들은, 상기 카운터가 상기 현재 지연 값을 감소시키기 위해 제1 결과가 제1 지연 값에서 발생할 때까지 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프, 및 상기 카운터가 상기 현재 지연 값을 증가시키기 위해 제2 결과가 제2 지연 값에서 발생할 때까지 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함함 -; 또는
    루프백 검사를 위한 지연 값들의 단일 스위프 - 상기 카운터는 상기 현재 지연 값을 감소시키기 위해 상기 제1 초기 지연 값으로부터 카운트 다운하고, 상기 단일 스위프는 제1 결과가 제1 지연 값에서 발생한다고 결정하는 것을 포함하고, 상기 단일 스위프는 제2 결과가 제2 지연 값에서 발생할 때까지 카운트 다운함 -
    중 하나를 제공하고;
    상기 버퍼 회로들의 각각의 상기 송신기 및 수신기는 루프백 검사를 위해 결합되는, 입/출력 지연 검사 방법.
  17. 제16항에 있어서, 상기 제1 초기 지연 값은 상기 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 상기 제2 초기 지연 값은 상기 루프백 검사의 결과들이 모두 불일치하는 지연 값인, 입/출력 지연 검사 방법.
  18. 제17항에 있어서, 상기 루프백 검사는 지연 값들의 다중 스위프들을 포함하고, 상기 방법은:
    지연 값들의 상기 제1 스위프에서 상기 제1 로직을 활용하여, 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하는 단계를 더 포함하는, 입/출력 지연 검사 방법.
  19. 제18항에 있어서, 상기 방법은:
    지연 값들의 상기 제2 스위프에서 상기 제2 로직을 활용하여, 상기 루프백 검사의 결과들 중 하나 이상이 일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하는 단계를 더 포함하는, 입/출력 지연 검사 방법.
  20. 삭제
  21. 제17항에 있어서, 상기 루프백 검사는 지연 값들의 단일 스위프를 포함하고, 상기 방법은:
    상기 제1 로직을 활용하여, 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하는 단계, 및
    상기 제2 로직을 활용하여, 상기 루프백 검사의 모든 결과들이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제2 지연 값을 식별하는 단계를 더 포함하는, 입/출력 지연 검사 방법.
  22. 제21항에 있어서, 상기 제1 지연 값이 식별될 때 불일치 카운트를 시작하고 상기 제2 지연 값이 식별될 때 상기 불일치 카운트를 중지하는 단계를 더 포함하는, 입/출력 지연 검사 방법.
  23. 제16항에 있어서, 상기 지연선에 의해 발생되는 상기 지연 값들을 교정하는 단계를 더 포함하는, 입/출력 지연 검사 방법.
  24. 제23항에 있어서, 상기 지연 값들의 교정은 상기 지연선에 입력되는 송신 클록의 위상을 상기 지연선의 복수의 탭의 출력들의 위상들과 비교하는 것; 또는 링 발진기로서 동작하기 위한 상기 지연에 대한 단을 연결시키는 것 중 하나를 포함하는, 입/출력 지연 검사 방법.
  25. 입/출력 지연 검사 시스템으로서:
    데이터를 처리하기 위한 프로세서;
    상기 데이터를 송신하거나 수신하기 위한 송신기 또는 수신기와, 상기 데이터의 송신 또는 수신을 위한 전방향성 안테나; 및
    상기 데이터를 저장하기 위한 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는:
    복수의 I/O 버퍼 회로 - 상기 복수의 버퍼 회로의 각각은 각자의 버퍼 회로에 대한 루프백 검사를 위해 결합되는 송신기 및 수신기를 포함함 -,
    상기 복수의 버퍼 회로에 대한 상기 루프백 검사를 위한 검사 회로 - 상기 검사 회로는 상기 복수의 버퍼 회로의 검사를 위해 송신 클록 신호로부터 복수의 지연 값을 제공하기 위한 지연선, 상기 지연선의 상기 복수의 지연 값 중 하나를 상기 지연선에 대한 현재 지연 값으로서 선택하기 위한 카운트를 제공하는 카운터, 및 상기 루프백 검사를 위한 검사 로직을 포함함 -, 및
    상기 지연선의 상기 지연 값들을 교정하기 위한 교정 회로를 포함하고,
    상기 카운터는:
    루프백 검사를 위한 지연 값들의 다중 스위프들 - 상기 스위프들은, 상기 카운터가 상기 현재 지연 값을 감소시키기 위해 제1 결과가 제1 지연 값에서 발생할 때까지 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프, 및 상기 카운터가 상기 현재 지연 값을 증가시키기 위해 제2 결과가 제2 지연 값에서 발생할 때까지 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함함 -; 또는
    루프백 검사를 위한 지연 값들의 단일 스위프 - 상기 카운터는 상기 현재 지연 값을 감소시키기 위해 상기 제1 초기 지연 값으로부터 카운트 다운하고, 상기 단일 스위프는 제1 결과가 제1 지연 값에서 발생한다고 결정하는 것을 포함하고, 상기 단일 스위프는 제2 결과가 제2 지연 값에서 발생할 때까지 카운트 다운함 -
    중 하나를 제공하고;
    상기 검사 로직은 상기 버퍼 회로의 각각에 대한 상기 루프백 검사의 결과가 일치하는지 또는 불일치하는지를 결정하고, 상기 검사 로직은 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연값에 대해 일치하는지 여부를 결정하도록 구성된 제1 로직 및 상기 복수의 버퍼 회로에 대한 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 불일치하는지 여부를 결정하도록 구성된 제2 로직을 포함하고;
    상기 검사 회로는 상기 제1 지연 값과 상기 제2 지연 값의 차이를 결정하고, 상기 제1 지연 값은 상기 제1 로직을 사용하여 식별되고, 상기 제2 지연 값은 상기 제2 로직을 사용하여 식별되는, 입/출력 지연 검사 시스템.
  26. 제25항에 있어서, 상기 제1 초기 지연 값은 상기 루프백 검사의 결과들이 모두 일치하는 지연 값이고, 상기 제2 초기 지연 값은 상기 루프백 검사의 결과들이 모두 불일치하는 지연 값인, 입/출력 지연 검사 시스템.
  27. 제26항에 있어서, 상기 루프백 검사는 지연 값들의 다중 스위프들을 포함하고,
    상기 메모리 디바이스는, 지연 값들의 상기 제1 스위프에서 상기 제1 로직을 사용하여, 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하고,
    상기 메모리 디바이스는, 지연 값들의 상기 제2 스위프에서 상기 제2 로직을 사용하여, 상기 루프백 검사의 결과들 중 하나 이상이 일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제2 지연 값을 식별하기 위한 것인, 입/출력 지연 검사 시스템.
  28. 삭제
  29. 제26항에 있어서, 상기 루프백 검사는 지연 값들의 단일 스위프를 포함하고,
    상기 메모리 디바이스는, 상기 제1 로직을 사용하여, 상기 루프백 검사의 결과들 중 하나 이상이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제1 지연 값을 식별하고,
    상기 메모리 디바이스는, 상기 제2 로직을 사용하여, 상기 루프백 검사의 모든 결과들이 불일치하는 것으로 처음으로 결정되는 지연 값으로서 상기 제2 지연 값을 식별하기 위한 것인, 입/출력 지연 검사 시스템.
  30. 입/출력 지연 검사 방법을 실행하기 위한 명령어들의 시퀀스들을 나타내는 데이터를 저장한 비일시적 컴퓨터 판독 가능 저장 매체로서:
    상기 명령어들의 시퀀스들은 프로세서에 의해 실행될 때 상기 프로세서로 하여금:
    장치의 복수의 I/O 버퍼 회로의 각각의 루프백 검사를 위한 현재 지연 값으로서 온칩 지연선의 일련의 지연 값들을 선택하기 위해 카운터를 증분하는 동작;
    상기 일련의 지연 값들의 각각에서 상기 버퍼 회로들의 각각의 송신기에 의해 송신되는 검사 데이터가 상기 버퍼 회로의 각자의 결합된 수신기에 의해 수신되는 검사 데이터와 일치하는지 또는 불일치하는지를 검사 로직을 사용하여 결정하는 동작 - 상기 검사 로직은 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 일치하는지 여부를 결정하도록 구성된 제1 로직 및 상기 루프백 검사의 모든 결과들이 상기 현재 지연 값에 대해 불일치하는지 여부를 결정하도록 구성된 제2 로직을 포함함 -; 및
    제1 지연 값과 제2 지연 값의 차이를 결정하는 동작 - 상기 제1 지연 값은 상기 제1 로직을 사용하여 식별되고, 상기 제2 지연 값은 상기 제2 로직을 사용하여 식별됨 -
    을 포함하는 동작들을 실행하도록 야기하고,
    상기 카운터는:
    루프백 검사를 위한 지연 값들의 다중 스위프들 - 상기 스위프들은, 상기 카운터가 상기 현재 지연 값을 감소시키기 위해 제1 결과가 제1 지연 값에서 발생할 때까지 제1 초기 지연 값으로부터 카운트 다운하는 지연 값들의 제1 스위프, 및 상기 카운터가 상기 현재 지연 값을 증가시키기 위해 제2 결과가 제2 지연 값에서 발생할 때까지 제2 초기 지연 값으로부터 카운트 업하는 지연 값들의 제2 스위프를 포함함 -; 또는
    루프백 검사를 위한 지연 값들의 단일 스위프 - 상기 카운터는 상기 현재 지연 값을 감소시키기 위해 상기 제1 초기 지연 값으로부터 카운트 다운하고, 상기 단일 스위프는 제1 결과가 제1 지연 값에서 발생한다고 결정하는 것을 포함하고, 상기 단일 스위프는 제2 결과가 제2 지연 값에서 발생할 때까지 카운트 다운함 -
    중 하나를 제공하고;
    상기 버퍼 회로들의 각각의 상기 송신기 및 수신기는 상기 루프백 검사를 위해 결합되는, 입/출력 지연 검사 방법을 실행하기 위한 명령어들의 시퀀스들을 나타내는 데이터를 저장한 비일시적 컴퓨터 판독 가능 저장 매체.
  31. 제1항에 있어서,
    상기 장치는 집적 회로를 포함하고, 상기 장치는 상기 집적 회로에 접속되는 어떠한 패키지 핀도 없을 때 또는 상기 집적 회로가 다른 다이와 아직 조립되지 않은 다이 상에 소재할 때 중 하나 이상의 경우에 상기 루프백 검사를 수행하도록 구성되는, 입/출력 지연 검사 장치.
  32. 제16항에 있어서,
    상기 장치는 집적 회로를 포함하고, 상기 루프백 검사는 웨이퍼 탐침(probe) 검사 동안 수행되는, 입/출력 지연 검사 방법.
KR1020157013131A 2012-12-27 2013-06-17 온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사 KR101848741B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/728,741 2012-12-27
US13/728,741 US9110134B2 (en) 2012-12-27 2012-12-27 Input/output delay testing for devices utilizing on-chip delay generation
PCT/US2013/046198 WO2014105131A1 (en) 2012-12-27 2013-06-17 Input/output delay testing for devices utilizing on-chip delay generation

Publications (2)

Publication Number Publication Date
KR20150073199A KR20150073199A (ko) 2015-06-30
KR101848741B1 true KR101848741B1 (ko) 2018-05-24

Family

ID=51018782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157013131A KR101848741B1 (ko) 2012-12-27 2013-06-17 온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사

Country Status (3)

Country Link
US (1) US9110134B2 (ko)
KR (1) KR101848741B1 (ko)
WO (1) WO2014105131A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9664737B2 (en) * 2014-08-19 2017-05-30 Mediatek Inc. Method for providing an on-chip variation determination and integrated circuit utilizing the same
TWI595248B (zh) * 2016-01-20 2017-08-11 新特系統股份有限公司 使用開關切換單一訊號通道與複數個連接墊之連結的測試電路
US10067189B1 (en) * 2017-03-20 2018-09-04 Xilinx, Inc. Input/output path testing and characterization using scan chains
US10393803B2 (en) * 2017-08-31 2019-08-27 Micron Technology, Inc. Memory loopback systems and methods
IL306080A (en) 2017-11-15 2023-11-01 Proteantecs Ltd Device margin measurement and integrated circuit failure prediction
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
US10656202B1 (en) * 2018-09-21 2020-05-19 Xilinx, Inc. Electronic device including integrated circuit with debug capabilities
JP7419380B2 (ja) 2018-12-30 2024-01-22 プロテアンテックス リミテッド 集積回路ｉ／ｏの完全性および劣化監視
WO2021111444A1 (en) 2019-12-04 2021-06-10 Proteantecs Ltd. Memory device degradation monitoring
US11360143B2 (en) * 2020-10-29 2022-06-14 Stmicroelectronics International N.V. High speed debug-delay compensation in external tool

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5022404A (en) 1989-10-16 1991-06-11 Marquette Electronics. Inc. Cardiac monitoring method and apparatus
US20070260293A1 (en) 2006-05-03 2007-11-08 Greg Carpenter Configurable medical telemetry radio system
US20080143396A1 (en) * 2006-12-13 2008-06-19 Renesas Technology Corp. Semiconductor device
US20090039867A1 (en) * 2007-08-09 2009-02-12 Qualcomm Incorporated Circuit Device and Method of Measuring Clock Jitter

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US5586123A (en) 1994-10-04 1996-12-17 Hewlett-Packard Co Interface and loopback circuit for character based computer peripheral devices
US5621739A (en) 1996-05-07 1997-04-15 Intel Corporation Method and apparatus for buffer self-test and characterization
US5869983A (en) 1997-03-24 1999-02-09 Intel Corporation Method and apparatus for controlling compensated buffers
US6629274B1 (en) 1999-12-21 2003-09-30 Intel Corporation Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer
US6477674B1 (en) 1999-12-29 2002-11-05 Intel Corporation Method and apparatus for conducting input/output loop back tests using a local pattern generator and delay elements
US6424926B1 (en) 2000-03-31 2002-07-23 Intel Corporation Bus signature analyzer and behavioral functional test method
US6348811B1 (en) 2000-06-28 2002-02-19 Intel Corporation Apparatus and methods for testing simultaneous bi-directional I/O circuits
US6348826B1 (en) 2000-06-28 2002-02-19 Intel Corporation Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same
US6671847B1 (en) 2000-11-08 2003-12-30 Intel Corporation I/O device testing method and apparatus
US7020817B2 (en) 2001-06-05 2006-03-28 Matsushita Electric Industrial Co., Ltd. Method for testing semiconductor chips and semiconductor device
US6889350B2 (en) 2001-06-29 2005-05-03 Intel Corporation Method and apparatus for testing an I/O buffer
US20030120989A1 (en) 2001-12-26 2003-06-26 Zumkehr John F. Method and circuit to implement double data rate testing
US6898741B2 (en) 2002-06-06 2005-05-24 Intel Corporation Arrangements for self-measurement of I/O timing
US7294998B2 (en) * 2002-12-13 2007-11-13 Advantest Corp. Timing generation circuit and semiconductor test device having the timing generation circuit
US7036055B2 (en) 2002-12-31 2006-04-25 Intel Corporation Arrangements for self-measurement of I/O specifications
US6975954B2 (en) 2003-06-24 2005-12-13 Intel Corporation Functional testing of logic circuits that use high-speed links
US7139957B2 (en) 2003-06-30 2006-11-21 Intel Corporation Automatic self test of an integrated circuit component via AC I/O loopback
US7496803B2 (en) 2003-09-10 2009-02-24 Intel Corporation Method and apparatus for testing an integrated device's input/output (I/O)
US7002365B2 (en) 2003-12-30 2006-02-21 Intel Corporation Method and an apparatus for testing transmitter and receiver
US7228515B2 (en) 2004-05-13 2007-06-05 Intel Corporation Methods and apparatuses for validating AC I/O loopback tests using delay modeling in RTL simulation
US7188284B2 (en) 2004-06-30 2007-03-06 Intel Corporation Error detecting circuit
US7595629B2 (en) 2004-07-09 2009-09-29 Formfactor, Inc. Method and apparatus for calibrating and/or deskewing communications channels
US7519891B2 (en) 2005-09-28 2009-04-14 Intel Corporation IO self test method and apparatus for memory
JP4878215B2 (ja) 2006-05-26 2012-02-15 ルネサスエレクトロニクス株式会社 インタフェース回路及びメモリ制御装置
JP2008210487A (ja) 2007-02-28 2008-09-11 Fujitsu Ltd Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム
US8724483B2 (en) 2007-10-22 2014-05-13 Nvidia Corporation Loopback configuration for bi-directional interfaces
US7814386B2 (en) * 2007-10-31 2010-10-12 Texas Instruments Incorporated Built in self test for input/output characterization
US7640474B2 (en) * 2007-12-21 2009-12-29 Texas Instruments Incorporated System and method for input/output characterization
WO2010080175A1 (en) 2009-01-12 2010-07-15 Rambus Inc. Signaling system with asymmetrically-managed timing calibration
KR20110052205A (ko) 2009-11-12 2011-05-18 삼성전자주식회사 외부 루프백 테스트 기능을 갖는 전송 전용 집적회로 칩 및 그에 따른 외부 루프백 테스트 방법
US9354274B2 (en) 2012-08-13 2016-05-31 Nanya Technology Corporation Circuit test system electric element memory control chip under different test modes
US8843794B2 (en) 2012-09-24 2014-09-23 Intel Corporation Method, system and apparatus for evaluation of input/output buffer circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5022404A (en) 1989-10-16 1991-06-11 Marquette Electronics. Inc. Cardiac monitoring method and apparatus
US20070260293A1 (en) 2006-05-03 2007-11-08 Greg Carpenter Configurable medical telemetry radio system
US20080143396A1 (en) * 2006-12-13 2008-06-19 Renesas Technology Corp. Semiconductor device
US20090039867A1 (en) * 2007-08-09 2009-02-12 Qualcomm Incorporated Circuit Device and Method of Measuring Clock Jitter

Also Published As

Publication number Publication date
KR20150073199A (ko) 2015-06-30
US20140189457A1 (en) 2014-07-03
US9110134B2 (en) 2015-08-18
WO2014105131A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
KR101848741B1 (ko) 온 칩 지연 발생을 활용하는 디바이스들에 대한 입/출력 지연 검사
JP6404467B2 (ja) Ｉ／ｏ ａｃタイミングのためのデューティサイクルベースのタイミングマージニング
US8924786B2 (en) No-touch stress testing of memory I/O interfaces
US8904248B2 (en) Noise rejection for built-in self-test with loopback
US7757144B2 (en) System and method for testing integrated circuit modules comprising a plurality of integrated circuit devices
US20180081775A1 (en) Test unit and test method for efficient testing during long idle periods
US9501376B2 (en) Testing I/O timing defects for high pin count, non-contact interfaces
US20140149815A1 (en) System and method for programming chips on circuit board through boundary scan technology
US10347347B1 (en) Link training mechanism by controlling delay in data path
WO2013060361A1 (en) Automatic test equipment
US20120326738A1 (en) Pattern synthesis apparatus and semiconductor test system having the same
US8589717B1 (en) Serial peripheral interface
US10175296B2 (en) Testing a board assembly using test cards
CN110892483B (zh) 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件
US9405506B2 (en) Method of operating system on chip and apparatuses including the same
US9158609B2 (en) Universal serial bus testing device
US9837170B2 (en) Systems and methods for testing performance of memory modules
US9319298B2 (en) System and method for data packet transceiver testing after signal calibration and power settling to minimize test time
US8489943B2 (en) Protocol sequence generator
US9234942B2 (en) Transition fault testing of source synchronous interface
US20140013173A1 (en) Apparatus and Method for Clock Glitch Detection During At-Speed Testing
US20200191868A1 (en) Semiconductor apparatus
US20160069959A1 (en) Semiconductor apparatus and test device therefor
US20150362554A1 (en) System on chip

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant