JP2008210487A - Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム - Google Patents

Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム Download PDF

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Abstract

【課題】ループバック試験をより正確に行うことが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、その試験システムを提供すること。
【解決手段】データストローブ信号発生回路ＤＧには内部クロック信号２ＣＬＫが入力される。またフリップフロップＦＦ２には、ループバック試験には、クロックセレクタＣＳによって内部クロック信号２ＣＬＫが入力される。データストローブ信号発生回路ＤＧから出力されるデータストローブ信号ＤＱＳは、出力バッファＯＢ１、入力バッファＩＢ１、ＤＬＬ回路１０を介してフリップフロップＦＦ３へ帰還される。またフリップフロップＦＦ２から出力される遅延データ信号ＤＱＲも、出力バッファＯＢ２、入力バッファＩＢ２を介してフリップフロップＦＦ３へ帰還される。フリップフロップＦＦ３は、遅延データストローブ信号ＤＤＱＳに応じて、遅延データ信号ＤＱＲのキャプチャを行う。
【選択図】図１

Description

本発明はＤＤＲ−ＳＤＲＡＭインターフェース回路、ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法および試験システムに関し、ループバック試験においてアットスピード試験などの各種試験をより正確に行うことが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、およびその試験システムに関するものである。
ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）では、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期してデータ転送が可能であるため、従来のＳＤＲＡＭの２倍のデータスループットを実現することが可能となる。ＤＤＲ−ＳＤＲＡＭの規格では、双方向データストローブ信号を用いて、データ信号の送信・受信のタイミングが最適化されている。このとき、インターフェース回路からＤＤＲ−ＳＤＲＡＭへのデータ送信（ライト）時と、インターフェース回路でのデータ受信（リード）時とで、データストローブ信号とデータ信号との位相が異なる。ライト時ではデータストローブ信号とデータ信号とのエッジのタイミングが９０°ずれており、リード時では両エッジのタイミングが一致する。
ＤＤＲ−ＳＤＲＡＭインターフェース回路１をそなえる半導体装置の出荷試験として、機能試験を実速度で行うアットスピード試験がある。ここでＤＤＲ−ＳＤＲＡＭのデータ転送レートは非常に高速であるため、アットスピード試験をテスタを用いて行うには高速なテスタを用いる必要があるが、高速テスタは高価である。そこで、低速なテスタでアットスピード試験をすることが可能なループバック試験が行われている。
従来のループバック試験の動作を、図９のＤＤＲ−ＳＤＲＡＭインターフェース回路１００の回路図を用いて説明する。従来、ループバック試験モードの際には、ＤＤＲ−ＳＤＲＡＭインターフェース回路１００がデータ書き込み用に出力したデータストローブ信号ＤＱＳおよびデータ信号ＤＱが折り返され、ＤＤＲ−ＳＤＲＡＭインターフェース回路１００へ再度戻されていた。よって、データストローブ信号ＤＱＳのトグルエッジがデータ信号ＤＱの略中央にくるように、９０°の位相差を有した状態で戻されていた。この場合、データストローブ信号ＤＱＳをＤＬＬ回路１０に入力すると、ＤＬＬ回路１０からはさらに位相が９０°遅延された遅延データストローブ信号ＤＤＱＳが出力される。すると、遅延データストローブ信号ＤＤＱＳとデータ信号ＤＱとのエッジの位相差が１８０°となり、両信号のエッジの位相が揃った状態となってしまう。このときフリップフロップＦＦ３では、遅延データストローブ信号ＤＤＱＳを用いてデータ信号をキャプチャすることが出来なくなり、ループバック試験が行えない。
そこで従来のループバック試験の際においては、折り返されてＤＤＲ−ＳＤＲＡＭインターフェース回路１００に入力されたデータストローブ信号ＤＱＳを、スイッチＳＷ１００を用いることでＤＬＬ回路１０をバイパスさせ、直接フリップフロップＦＦ３に入力していた。この場合、データストローブ信号ＤＱＳのトグルエッジがデータ信号ＤＱの略中央に位置するように９０°の位相差を有しているため、フリップフロップＦＦ３においてデータ信号ＤＱをキャプチャすることができ、ループバック試験を行うことが可能となる。
また特許文献１および特許文献２には、その他の回路の試験方法の一例が開示されている。
特開２００６−８５６５０号公報 特開平８−６２２９８号公報
しかしＤＬＬ回路１０をバイパスすると、ＤＬＬ回路１０自体の試験が出来ないため問題である。またデータストローブ信号発生回路ＤＧからフリップフロップＦＦ３へ至る経路におけるラウンドトリップ遅延などを正確に試験することができないため問題である。
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、ループバック試験においてアットスピード試験などの各種試験をより正確に行うことが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、およびその試験システムを提供することを目的とする。
前記目的を達成するために本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路では、データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、第１データ信号の入力経路上に備えられ、入力される第１データ信号を遅延タイミング信号に応じて取り込むフリップフロップとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、第１データ信号の出力経路上に備えられ、第１データ信号およびタイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際にはタイミング信号に対して予め定められた所定量の位相差を有する第１データ信号を出力し、出力される第１データ信号およびタイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際にはタイミング信号に対して同相の第１データ信号｝を出力する第１データ信号出力回路を備えることを特徴とする。
また本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法では、データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、第１データ信号の入力経路上に備えられ、入力される第１データ信号を遅延タイミング信号に応じて取り込むフリップフロップとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法において、第１データ信号およびタイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際にはタイミング信号に対して予め定められた所定量の位相差を有する第１データ信号を出力し、出力される第１データ信号およびタイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際にはタイミング信号に対して同相の第１データ信号を出力することを特徴とする。
ＤＤＲ−ＳＤＲＡＭからのデータの読み出し時には、ＤＤＲ−ＳＤＲＡＭから出力されたタイミング信号および第１データ信号が、ＤＤＲ−ＳＤＲＡＭインターフェース回路へ入力される。ここでタイミング信号としては、データストローブ信号やデータマスク信号などが挙げられる。またＤＤＲ−ＳＤＲＡＭへのデータの書き込み時には、ＤＤＲ−ＳＤＲＡＭインターフェース回路から出力された第１データ信号が、ＤＤＲ−ＳＤＲＡＭへ入力される。またＤＤＲ−ＳＤＲＡＭインターフェース回路は、第１データ信号およびタイミング信号をＤＤＲ−ＳＤＲＡＭと通信する通常動作モードと、ＤＤＲ−ＳＤＲＡＭインターフェース回路自身の動作確認を行うループバック試験モードとを有する。ループバック試験モードでは、ＤＤＲ−ＳＤＲＡＭインターフェース回路の出力経路を介して出力されるタイミング信号および第１データ信号が、ＤＤＲ−ＳＤＲＡＭインターフェース回路の入力経路へ帰還されることにより、例えばアットスピード試験などの各種試験が行われる。
ＤＤＲ−ＳＤＲＡＭインターフェース回路は、ＤＬＬ回路、フリップフロップ、第１データ信号出力回路を備える。またＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法では、ＤＬＬ回路およびフリップフロップを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路について試験が行われる。ＤＬＬ回路は、タイミング信号の入力経路上に備えられる。ＤＬＬ回路にはタイミング信号が入力され、ＤＬＬ回路からはタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号が出力される。ここで遅延の所定量は、ＤＤＲ−ＳＤＲＡＭの規格によって定められる。例えば、遅延タイミング信号のトグルエッジが第１データ信号の略中央にくるように定められる場合には、遅延の所定量としては、９０°、２７０°などが挙げられる。また遅延タイミング信号のトグルエッジが第１データ信号のトグルエッジと揃うように定められる場合には、遅延の所定量としては、０°、１８０°などが挙げられる。
またフリップフロップは、第１データ信号の入力経路上に備えられる。フリップフロップには、第１データ信号および遅延タイミング信号が入力される。そしてフリップフロップは、遅延タイミング信号に応じて第１データ信号をキャプチャする。また第１データ信号出力回路は、第１データ信号の出力経路上に備えられ、第１データ信号を出力する。通常動作モードの際には、第１データ信号出力回路は、タイミング信号に対して予め定められた所定量の位相差を有する第１データ信号を出力する。一方ループバック試験モードの際には、第１データ信号出力回路は、タイミング信号に対して同相の第１データ信号を出力する。
ＤＤＲ−ＳＤＲＡＭの規格では、ＤＤＲ−ＳＤＲＡＭインターフェース回路からＤＤＲ−ＳＤＲＡＭへのデータ書き込み時の際には、データストローブ信号のトグルエッジが、第１データ信号の略中央に位置するように位相差を有することが定められている。またＤＤＲ−ＳＤＲＡＭからＤＤＲ−ＳＤＲＡＭインターフェース回路へのデータ読み出し時の際には、データストローブ信号のエッジと第１データ信号のエッジとの位相が一致することが定められている。よってＤＤＲ−ＳＤＲＡＭからのデータ読み出し時の際には、ＤＤＲ−ＳＤＲＡＭからＤＤＲ−ＳＤＲＡＭインターフェース回路へはエッジの位相が揃ったデータストローブ信号と第１データ信号とが入力される。
ここでループバック試験モードの際の動作を説明する。従来ループバック試験モードの際には、ＤＤＲ−ＳＤＲＡＭインターフェース回路がデータ書き込み用に出力したデータストローブ信号および第１データ信号が折り返され、ＤＤＲ−ＳＤＲＡＭインターフェース回路へ再度戻されていた。よって、データストローブ信号のトグルエッジが、第１データ信号の略中央にくるように位相差を有した状態で、データストローブ信号および第１データ信号がＤＤＲ−ＳＤＲＡＭインターフェース回路に戻って来ていた。この場合、第１データ信号と位相差を持ったデータストローブ信号をＤＬＬ回路に入力すると、ＤＬＬ回路においてデータストローブ信号がさらに所定量遅延される。すると、ＤＬＬ回路から出力される遅延データストローブ信号と第１データ信号とのエッジの位相が揃った状態となってしまう。するとフリップフロップでは、遅延データストローブ信号を用いて第１データ信号をキャプチャすることが出来なくなり、ループバック試験が行えない。
しかし本発明では、ループバック試験モード時において第１データ信号出力回路からは、タイミング信号（データストローブ信号やデータマスク信号など）に対して同相の第１データ信号が出力される。これにより、タイミング信号と第１データ信号とのエッジの位相が揃った状態で、ＤＤＲ−ＳＤＲＡＭインターフェース回路に帰還されることになる。すなわち前述した、読み出し時におけるＤＤＲ−ＳＤＲＡＭの規格と一致した状態で、タイミング信号と第１データ信号とが帰還される。すると、ＤＬＬ回路から出力される遅延タイミング信号のトグルエッジは、第１データ信号の略中央に位置することになる。これによりフリップフロップでは、遅延タイミング信号を用いて第１データ信号をキャプチャすることが可能となるため、ループバック試験を行うことができる。
以上より、ＤＬＬ回路を含めたループバック経路を形成することが出来るため、アットスピード試験などの各種試験をより正確に行うことが可能となる。
また本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システムでは、タイミング信号を生成し出力するタイミング信号出力回路と、前記タイミング信号と同相のデータ信号を生成し外部へ出力するデータ信号出力回路と、を備える第１半導体装置と、データストローブ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記タイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、前記データ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備える第２半導体装置とを備え、前記第１半導体装置または前記第２半導体装置の何れか一方は、特性が予め分かっている基準サンプルであることを特徴とする。
ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システムは、第１半導体装置と第２半導体装置とを備える。ここで第１半導体装置および第２半導体装置は、それぞれ単数に限られず、複数でもよいことは言うまでもない。第１半導体装置は、データ信号出力回路およびタイミング信号出力回路を備える。タイミング信号出力回路は、タイミング信号を生成し出力する。ここでタイミング信号としては、データストローブ信号やデータマスク信号などが挙げられる。またデータ信号出力回路は、タイミング信号と同相のデータ信号を生成し外部へ出力する。
第２半導体装置は、ＤＬＬ回路およびフリップフロップを備える。ＤＬＬ回路は、データストローブ信号の入力経路上に備えられる。ＤＬＬ回路には、第１半導体装置から、タイミング信号が入力される。ＤＬＬ回路からは、入力されるタイミング信号の位相を予め定められた所定量遅延させた、遅延タイミング信号が出力される。ここで遅延の所定量は、ＤＤＲ−ＳＤＲＡＭの規格によって定められる量である。またフリップフロップは、データ信号の入力経路上に備えられる。フリップフロップには、遅延タイミング信号と、データ信号とが入力される。そしてフリップフロップは、遅延タイミング信号に応じて、データ信号をキャプチャする。
ＤＤＲ−ＳＤＲＡＭでは、ＤＤＲ−ＳＤＲＡＭインターフェース回路からＤＤＲ−ＳＤＲＡＭへのデータ書き込み時の際に、タイミング信号が用いられる。また、タイミング信号のトグルエッジは、データ信号のエッジと揃えられている。
本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システムでは、通信試験の際においては、タイミング信号が、第１半導体装置から第２半導体装置へ入力される。つまり、互いにエッジの位相が揃ったタイミング信号と、データ信号とが第２半導体装置に入力される。そしてタイミング信号はＤＬＬ回路で所定量遅延され、遅延タイミング信号が得られる。このとき、遅延タイミング信号のトグルエッジは、データ信号の略中央に位置することになる。これによりフリップフロップでは、遅延タイミング信号を用いてデータ信号をキャプチャすることが可能となるため、通信試験を行うことができる。
そして第１半導体装置または第２半導体装置の何れか一方は、特性が予め分かっている基準サンプルとされる。ここで第１半導体装置を基準サンプルとする場合、基準サンプルとしてタイミング信号とデータ信号との位相差が限りなくゼロに近い、理想的な特性を有する半導体装置（いわゆるゴールデンサンプル）を用いれば、データ送信側である第１半導体装置に起因する信号間の位相ばらつきを排除することができる。よってデータ受信側である第２半導体装置についてのみの、信号間の位相ばらつきに関する試験を行うことができる。また第２半導体装置を基準サンプルとする場合、基準サンプルとしてフリップフロップに入力される遅延タイミング信号とデータ信号との位相差が、予め定められた遅延量に正確に一致するような理想的な特性を有する半導体装置（いわゆるゴールデンサンプル）を用いれば、データ受信側である第２半導体装置に起因する信号間の位相ばらつきを排除することができる。よってデータ送信側である第１半導体装置についてのみの、信号間の位相ばらつきに関する試験を行うことができる。
以上より、データ送信側のデータ書き込み経路における試験と、データ受信側のデータ読み出し経路の試験とを分離する事が出来るため、より精密な試験を行うことができ、不良原因の特定を容易にすることができる。また試験にあたって、特性が既知である半導体装置を用意すればよく、テストパタンの生成や受信のための特別なテスタを備える必要がない。よって簡易な構成でアットスピード試験などの各種試験を行う事が可能となるため、出荷試験のコスト削減を図ることができる。
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、およびその試験システムによれば、ループバック試験や通信試験の際において、アットスピード試験などの各種試験をより正確に行うことが可能となる。
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路１に係る第１実施形態を図１および図２を用いて説明する。図１に、第１実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１の回路構成図を示す。ＤＤＲ−ＳＤＲＡＭインターフェース回路１は、データストローブ信号入出力部２、データ信号入出力部３、判定部４、パタン発生回路１１を備える。
データストローブ信号入出力部２は、データストローブ信号発生回路ＤＧ、出力バッファＯＢ１、入出力パッドＰＤ１、入力バッファＩＢ１、ＤＬＬ回路１０を備える。データストローブ信号発生回路ＤＧには内部クロック信号２ＣＬＫが入力される。データストローブ信号発生回路ＤＧから出力されるデータストローブ信号ＤＱＳは、出力バッファＯＢ１を介して、入出力パッドＰＤ１および入力バッファＩＢ１へ出力される。入出力パッドＰＤ１は、不図示のＤＤＲ−ＳＤＲＡＭとの接続用パッドである。入力バッファＩＢ１を介したデータストローブ信号ＤＱＳはＤＬＬ回路１０へ入力され、ＤＬＬ回路１０からは遅延データストローブ信号ＤＤＱＳが出力される。またＤＬＬ回路１０には、不図示の制御回路から、位相調整信号ＰＡＳが入力される。
データ信号入出力部３は、データセレクタＤＳ、データ信号出力用のフリップフロップＦＦ２、クロックセレクタＣＳ、出力バッファＯＢ２、入出力パッドＰＤ２、入力バッファＩＢ２、データ信号キャプチャ用のフリップフロップＦＦ３を備える。データセレクタＤＳには、不図示の内部回路から出力される内部データ信号ＩＤＱ、パタン発生回路１１から出力されるパタンデータＤＰ、およびテスト制御信号ＴＥＳＴが入力される。またクロックセレクタＣＳには内部クロック信号２ＣＬＫ、内部逆相クロック信号２ＣＬＫＢおよびテスト制御信号ＴＥＳＴが入力される。内部逆相クロック信号２ＣＬＫＢは、内部クロック信号２ＣＬＫと逆相のクロック信号である。フリップフロップＦＦ２からは、データ信号ＤＱまたは遅延データ信号ＤＱＲが出力される。ここでデータ信号ＤＱは内部逆相クロック信号２ＣＬＫＢに基づいて生成された信号であり、遅延データ信号ＤＱＲは内部クロック信号２ＣＬＫに基づいて生成された信号であるとする。データ信号ＤＱまたは遅延データ信号ＤＱＲは、出力バッファＯＢ２を介して、入出力パッドＰＤ２および入力バッファＩＢ２へ出力される。入出力パッドＰＤ２は、不図示のＤＤＲ−ＳＤＲＡＭとの接続用パッドである。入力バッファＩＢ２から出力されたデータ信号ＤＱまたは遅延データ信号ＤＱＲは、フリップフロップＦＦ３へ入力される。フリップフロップＦＦ３からは取得データ信号ＤＱＣが出力され、取得データ信号ＤＱＣは判定部４および不図示の内部回路に入力される。
判定部４は、メモリ回路１２、１３および判定回路１４を備える。メモリ回路１２には取得データ信号ＤＱＣが入力され、メモリ回路１３にはパタンデータＤＰが入力される。判定回路１４には、メモリ回路１２から出力される試験結果データＭＤと、メモリ回路１３から出力される出力パタンデータＴＤ１３とが入力される。判定回路１４からは判定信号ＤＴが出力される。
ＤＤＲ−ＳＤＲＡＭインターフェース回路１のループバック試験動作を説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路１は、データ書き込み時には、不図示のＤＤＲ−ＳＤＲＡＭへデータストローブ信号ＤＱＳおよびデータ信号ＤＱを出力する。一方、データの読み出し時には、ＤＤＲ−ＳＤＲＡＭからデータストローブ信号ＤＱＳおよびデータ信号ＤＱを受信する。またＤＤＲ−ＳＤＲＡＭインターフェース回路１は、データ信号ＤＱをＤＤＲ−ＳＤＲＡＭと通信する通常動作モードと、ＤＤＲ−ＳＤＲＡＭインターフェース回路１自身の動作確認を行う試験モードとを有する。試験モードで実施されるＤＤＲ−ＳＤＲＡＭインターフェース回路１の出荷試験として、機能試験を実速度で行うアットスピード試験がある。ここでＤＤＲ−ＳＤＲＡＭのデータ転送レートは非常に高速であるため、アットスピード試験をテスタを用いて行うには高速なテスタを用いる必要があるが、高速テスタは高価である。そこで、ループバック試験が行われている。
ループバック試験では、出力バッファＯＢ１を介したデータストローブ信号ＤＱＳを折り返して入力バッファＩＢ１へ入力し、出力バッファＯＢ２を介したデータ信号ＤＱを折り返して入力バッファＩＢ２へ入力する。そして折り返されたデータストローブ信号ＤＱＳを用いて、折り返されたデータ信号ＤＱをデータ信号入出力部３のフリップフロップＦＦ３でキャプチャし、キャプチャされたデータと出力元のデータとが一致するか否かを判定する。これにより、テスタではデータの一致判定をすれば済むため、安価で低速なテスタを用いて、ＤＤＲ−ＳＤＲＡＭインターフェース回路１のアットスピード試験を行うことができる。またテストパタンの生成や受信のための特別なテスタを備える必要がないため、簡易な構成で各種試験を行う事が可能となる。
まず、図９に示す従来のＤＤＲ−ＳＤＲＡＭインターフェース回路１００について説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路１００は、図１に示す本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路１に比して、スイッチＳＷ１００を備える。またＤＤＲ−ＳＤＲＡＭインターフェース回路１００はクロックセレクタＣＳを備えず、フリップフロップＦＦ２には内部逆相クロック信号２ＣＬＫＢが入力される。なおその他の回路構成は図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
通常モードでは、テスト制御信号ＴＥＳＴがローレベルとされる。スイッチＳＷ１００は、ローレベルのテスト制御信号ＴＥＳＴに応じて、入力バッファＩＢ１の出力端子の接続先としてＤＬＬ回路１０を選択する。またデータセレクタＤＳは、フリップフロップＦＦ２へ入力されるデータとして、内部データ信号ＩＤＱを選択する。通常モードでは、入出力パッドＰＤ１およびＰＤ２を介して不図示のＤＤＲ−ＳＤＲＡＭとデータの通信が行われる。
一方、不図示の制御回路により、テスト制御信号ＴＥＳＴがハイレベルとされると、ループバック試験モードとされる。スイッチＳＷ１００は、テスト制御信号ＴＥＳＴがハイレベルへ遷移することに応じて、入力バッファＩＢ１の出力端子の接続先をＤＬＬ回路１０からフリップフロップＦＦ３へ変更する。よってＤＬＬ回路１０がバイパスされる。またデータセレクタＤＳは、ハイレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップＦＦ２へ入力されるデータを、内部データ信号ＩＤＱからパタンデータＤＰへ変更する。
データストローブ信号発生回路ＤＧでは、データストローブ信号ＤＱＳが生成される。データストローブ信号ＤＱＳは、図１０のタイミングチャートに示すように、内部クロック信号２ＣＬＫの立ち上がりエッジに応じて、内部クロック信号２ＣＬＫを２分周して得られる（図１０、矢印Ａ１１０）。データストローブ信号発生回路ＤＧから出力されたデータストローブ信号ＤＱＳは、出力バッファＯＢ１、入力バッファＩＢ１およびスイッチＳＷ１００を経由してフリップフロップＦＦ３に入力される。すなわちデータストローブ信号発生回路ＤＧから出力されたデータストローブ信号ＤＱＳが、ＤＬＬ回路１０をバイパスして、フリップフロップＦＦ３へ入力される。
またフリップフロップＦＦ２は、入力される内部逆相クロック信号２ＣＬＫＢに応じてデータ信号ＤＱを生成する。データ信号ＤＱは、図１０に示すように、内部逆相クロック信号２ＣＬＫＢの立ち上がりエッジに応じて、内部逆相クロック信号２ＣＬＫＢを２分周して得られる（図１０、矢印Ａ１１２）。フリップフロップＦＦ２から出力されたデータ信号ＤＱは、出力バッファＯＢ２および入力バッファＩＢ２を経由してフリップフロップＦＦ３に入力される。そしてフリップフロップＦＦ３は、データストローブ信号ＤＱＳのトグルエッジに応じて、データ信号ＤＱをキャプチャする（図１０、矢印Ａ１１３）。
フリップフロップＦＦ３でキャプチャされたデータ信号ＤＱは、順次メモリ回路１２へ保持される。またパタン発生回路１１から出力されるパタンデータＤＰは、順次メモリ回路１３へ保持される。そして判定回路１４には、メモリ回路１２から出力される試験結果データＭＤと、メモリ回路１３から出力される出力パタンデータＴＤとが入力される。判定回路１４では、試験結果データＭＤと出力パタンデータＴＤとが一致するか否かが判定される。
ＤＤＲ−ＳＤＲＡＭインターフェース回路１００が規格通りの設定／保持（Ｓｅｔｕｐ／Ｈｏｌｄ）特性を有する場合には、前述したデータのループバック手順に従って、パタン発生回路１１から出力されたデータ信号ＤＱは正しくフリップフロップＦＦ３でキャプチャされる。よって判定回路１４からは、期待値パタンである出力パタンデータＴＤと試験結果データＭＤとが一致する旨の判定信号ＤＴが出力される。一方、ＤＤＲ−ＳＤＲＡＭインターフェース回路１００が規格通りの設定／保持特性を有していない場合には、判定回路１４からは、出力パタンデータＴＤと試験結果データＭＤとが一致しない旨の判定信号ＤＴが出力される。
ここで、従来のループバック試験時にはＤＬＬ回路１０をバイパスする理由を説明する。従来は、データストローブ信号ＤＱＳのトグルエッジがデータ信号ＤＱの略中央にくるように９０°の位相差を有した状態で、データストローブ信号ＤＱＳおよびデータ信号ＤＱがＤＤＲ−ＳＤＲＡＭインターフェース回路１００に戻される。この場合、仮にＤＬＬ回路１０をバイパスしないとすると、データ信号ＤＱから９０°位相が遅れているデータストローブ信号ＤＱＳの位相を、さらにＤＬＬ回路１０で９０°遅延させることになる。するとＤＬＬ回路１０から出力される遅延データストローブ信号ＤＤＱＳとデータ信号ＤＱとのエッジの位相差が１８０°となり、両信号のエッジの位相が揃うため、フリップフロップＦＦ３でのキャプチャが出来ず、ループバック試験が行えなくなる。
そこで従来は、ループバック試験時においては、折り返されたデータストローブ信号ＤＱＳをＤＬＬ回路１０をバイパスさせて用いる。これにより、データストローブ信号ＤＱＳのトグルエッジがデータ信号ＤＱの略中央にくるように位相差を有した状態でフリップフロップＦＦ３に入力されるため、データストローブ信号に応じてデータ信号ＤＱをキャプチャすることが可能となる。
しかし従来のループバック試験では、ＤＬＬ回路１０がバイパスされるため、ＤＬＬ回路１０についてのアットスピード試験などの各種試験を行うことができない。またデータストローブ信号発生回路ＤＧからフリップフロップＦＦ３へ至る経路におけるラウンドトリップ遅延などを試験することができない。
次に、本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１（図１）の動作を説明する。通常モードでは、テスト制御信号ＴＥＳＴがローレベルとされる。クロックセレクタＣＳは、ローレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップＦＦ２に入力されるクロックとして内部逆相クロック信号２ＣＬＫＢを選択する。またデータセレクタＤＳは、フリップフロップＦＦ２へ入力されるデータとして内部データ信号ＩＤＱを選択する。
一方、不図示の制御回路により、テスト制御信号ＴＥＳＴがハイレベルとされると、ループバック試験モードとされる。クロックセレクタＣＳは、テスト制御信号ＴＥＳＴがハイレベルへ遷移することに応じて、フリップフロップＦＦ２へ入力されるクロック信号を、内部逆相クロック信号２ＣＬＫＢから内部クロック信号２ＣＬＫへ変更する。またデータセレクタＤＳは、ハイレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップＦＦ２へ入力されるデータを、内部データ信号ＩＤＱからパタンデータＤＰへ変更する。
データストローブ信号発生回路ＤＧでは、データストローブ信号ＤＱＳが生成される。データストローブ信号ＤＱＳは、図２のタイミングチャートに示すように、内部クロック信号２ＣＬＫの立ち上がりエッジに応じて、内部クロック信号２ＣＬＫを２分周して得られる（図２、矢印Ａ１０）。データストローブ信号発生回路ＤＧから出力されたデータストローブ信号ＤＱＳは、出力バッファＯＢ１、入力バッファＩＢ１を経由してＤＬＬ回路１０に入力される。ＤＬＬ回路１０では、データストローブ信号ＤＱＳの位相を９０°遅延させた、遅延データストローブ信号ＤＤＱＳが生成される（図２、矢印Ａ１１）。遅延データストローブ信号ＤＤＱＳはフリップフロップＦＦ３に入力される。
またフリップフロップＦＦ２は、クロックセレクタＣＳから入力される内部クロック信号２ＣＬＫに応じて遅延データ信号ＤＱＲを生成する。遅延データ信号ＤＱＲは、図２に示すように、内部クロック信号２ＣＬＫの立ち上がりエッジに応じて、内部クロック信号２ＣＬＫを２分周して得られる（図２、矢印Ａ１２）。フリップフロップＦＦ２から出力された遅延データ信号ＤＱＲは、出力バッファＯＢ２を介して入力バッファＩＢ２に折り返され、フリップフロップＦＦ３に入力される。
図２に示すように、遅延データストローブ信号ＤＤＱＳのトグルエッジは、遅延データ信号ＤＱＲの中央に位置する。よってフリップフロップＦＦ３では、遅延データストローブ信号ＤＤＱＳのトグルエッジに応じて、遅延データ信号ＤＱＲのキャプチャが行われる（図２、矢印Ａ１３）。このとき遅延データストローブ信号ＤＤＱＳのトグルエッジは、遅延データ信号ＤＱＲの中央に位置しているため、フリップフロップＦＦ３は十分な時間マージンをもってデータ信号ＤＱのキャプチャを行うことができる。
本発明ではフリップフロップＦＦ２からは、通常モード時にはデータ信号ＤＱが出力され、ループバック試験時には遅延データ信号ＤＱＲが出力される。これによりループバック試験モード時においては、データストローブ信号ＤＱＳと遅延データ信号ＤＱＲとのエッジの位相が揃った状態で、両信号がＤＤＲ−ＳＤＲＡＭインターフェース回路１に帰還されることになる。すると、データストローブ信号ＤＱＳはＤＬＬ回路１０に入力され、ＤＬＬ回路１０からは９０°位相が遅延された遅延データストローブ信号ＤＤＱＳが出力されるため、遅延データストローブ信号ＤＤＱＳのエッジは遅延データ信号ＤＱＲの略中央に位置することになる。これによりフリップフロップＦＦ３では、遅延データストローブ信号ＤＤＱＳを用いて遅延データ信号ＤＱＲをキャプチャすることができるため、ループバック試験を行うことが可能となる。
また本発明では、ループバック経路上にＤＬＬ回路１０を備えることができる。そしてＤＬＬ回路１０は、位相調整信号ＰＡＳに応じて自由に位相角を変更することができることから、ＤＬＬ回路１０を用いて遅延データストローブ信号ＤＤＱＳの位相を任意に変更することが可能となる。すると遅延データ信号ＤＱＲに対する遅延データストローブ信号ＤＤＱＳの位相遅れ量を０°から１８０°の範囲内で変化させてループバック試験を行うことにより、正確にＤＤＲ−ＳＤＲＡＭインターフェース回路１が動作することができる位相遅れの範囲を調べることができる。よって位相遅れの変化に対するＤＤＲ−ＳＤＲＡＭインターフェース回路１のマージン試験をすることが可能となる。
以上、第１実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路１では、ループバック経路をＤＬＬ回路１０を含めた上で形成することが出来るため、アットスピード試験などの各種試験をより正確に行うことが可能となる。またデータストローブ信号発生回路ＤＧからフリップフロップＦＦ３へ至る経路におけるラウンドトリップ遅延などを、より正確に試験することができる。これにより、ＤＤＲ−ＳＤＲＡＭインターフェース回路１を搭載した半導体装置の信頼性の向上等を図ることが可能となる。
またループバック経路をＤＬＬ回路１０を含めた上で形成することが出来るため、ＤＬＬ回路１０によってループバック試験時での位相遅れ量を任意に変更することが可能となる。これにより、ＤＤＲ−ＳＤＲＡＭインターフェース回路１の位相遅れの変化に対するマージン試験を行うことが可能となる。
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路１に係る第２実施形態を図３および図４を用いて説明する。図３に、第２実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの回路構成図を示す。ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａは、図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１に加えて、クロック信号出力部５、第２のデータ信号入出力部３ａをさらに備える。クロック信号出力部５は、データマスク信号発生回路ＣＧ、出力バッファＯＢ３、入出力パッドＰＤ３を備える。また第２のデータ信号入出力部３ａは、データ信号出力用のフリップフロップＦＦ２ａ、出力バッファＯＢ２ａ、入出力パッドＰＤ２ａ、入力バッファＩＢ２ａ、データ信号キャプチャ用のフリップフロップＦＦ３ａを備える。またデータストローブ信号入出力部２の出力バッファＯＢ１ａには、テスト制御信号ＴＥＳＴが入力される。またデータ信号入出力部３にはクロックセレクタＣＳが備えられず、フリップフロップＦＦ２には内部逆相クロック信号２ＣＬＫＢが入力される。そして入出力パッドＰＤ１とＰＤ３とが外部配線Ｗ１によって接続され、入出力パッドＰＤ２とＰＤ２ａとが外部配線Ｗ２によって接続される。なおその他の回路構成はＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの動作を説明する。不図示の制御回路により、テスト制御信号ＴＥＳＴがハイレベルとされると、ループバック試験モードとされる。出力バッファＯＢ１ａは、ハイレベルのテスト制御信号ＴＥＳＴに応じて、データストローブ信号ＤＱＳの出力を停止する。また出力バッファＯＢ２ａが、ハイレベルのテスト制御信号ＴＥＳＴに応じてハイインピーダンス状態とされる。よって、出力バッファＯＢ２ａのデータを入力バッファＩＢ２へ帰還させるための経路が形成される。またクロック信号出力部５のデータマスク信号発生回路ＣＧでは、データマスク信号ＤＭが生成される。図４のタイミングチャートに示すように、データマスク信号ＤＭは、内部逆相クロック信号２ＣＬＫＢの立ち上がりエッジに応じて、内部逆相クロック信号２ＣＬＫＢを２分周して得られる（図４、矢印Ａ２０）。よってデータマスク信号ＤＭはデータストローブ信号ＤＱＳに対して９０°の位相差を有している。データマスク信号発生回路ＣＧから出力されたデータマスク信号ＤＭは、出力バッファＯＢ３、入出力パッドＰＤ３、外部配線Ｗ１、入出力パッドＰＤ１、入力バッファＩＢ１を経由してＤＬＬ回路１０に入力される。すなわちデータ信号ＤＱのキャプチャ用のタイミングを生成するために用いられる信号として、データストローブ信号ＤＱＳに代えてデータマスク信号ＤＭがＤＬＬ回路１０に入力される。ＤＬＬ回路１０では、データマスク信号ＤＭの位相を９０°遅延させた、遅延データマスク信号ＤＤＭが生成される（図４、矢印Ａ２１）。遅延データマスク信号ＤＤＭはフリップフロップＦＦ３に入力される。
また第２のデータ信号入出力部３ａのフリップフロップＦＦ２ａは、内部逆相クロック信号２ＣＬＫＢに応じてデータ信号ＤＱＡを生成する（図４、矢印Ａ２２）。フリップフロップＦＦ２ａから出力されたデータ信号ＤＱＡは、出力バッファＯＢ２ａ、入出力パッドＰＤ２ａ、外部配線Ｗ２を介してデータ信号入出力部３に折り返され、入出力パッドＰＤ２および入力バッファＩＢ２を介してフリップフロップＦＦ３に入力される。図４に示すように、遅延データマスク信号ＤＤＭのトグルエッジは、データ信号ＤＱＡの中央に位置する。よってフリップフロップＦＦ３では、遅延データマスク信号ＤＤＭのトグルエッジに応じて、データ信号ＤＱＡのキャプチャが行われる（図４、矢印Ａ２３）。
本実施形態では、ループバック試験モード時において、データストローブ信号ＤＱＳに代えて、データマスク信号ＤＭが帰還される。ここでＤＤＲ−ＳＤＲＡＭの規格により、データマスク信号ＤＭとデータ信号ＤＱＡとのエッジは位相が揃っている。これにより、データ信号ＤＱＡのキャプチャ用のタイミングを生成するために用いられる信号（データマスク信号ＤＭ）とデータ信号ＤＱＡとのエッジの位相が揃った状態で、両信号がＤＤＲ−ＳＤＲＡＭインターフェース回路１ａに帰還されることになる。するとＤＬＬ回路１０からはデータマスク信号ＤＭの位相を９０°遅延させた遅延データマスク信号ＤＤＭが出力され、遅延データマスク信号ＤＤＭのエッジはデータ信号ＤＱＡの略中央に位置することになる。これによりフリップフロップＦＦ３では、遅延データマスク信号ＤＤＭを用いてデータ信号ＤＱＡをキャプチャすることができるため、ループバック試験を行うことが可能となる。
以上、第２実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路１ａでは、ループバック試験時において、データストローブ信号ＤＱＳの代わりにデータマスク信号ＤＭが帰還される。これによりＤＬＬ回路１０を含めた状態でループバック経路を形成することが出来るため、アットスピード試験などの各種試験をより正確に行うことが可能となる。
また第２のデータ信号入出力部３ａから出力されるデータ信号ＤＱＡを、外部配線Ｗ２を用いてデータ信号入出力部３に帰還させる構成を有する。これにより、データマスク信号ＤＭのループバック経路とデータ信号ＤＱＡのループバック経路との両方に外部配線が含まれることとなり、帰還経路の構成を揃えることができるため、帰還経路の長さ、寄生容量、抵抗値等の各種パラメータを揃えることができる。よってデータマスク信号ＤＭとデータ信号ＤＱＡとのラウンドトリップ遅延時間を揃えることができるため、より正確なループバック試験を行うことができる。
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システムに係る第３実施形態を図５を用いて説明する。図５に、ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃの回路構成図を示す。ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃは、半導体装置Ｃ１とＣ２とを備える。半導体装置Ｃ１およびＣ２は、図３に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの構成要件を分散して備えている。半導体装置Ｃ１の入出力パッドＰＤ３と半導体装置Ｃ２の入出力パッドＰＤ１とが外部配線Ｗ３によって接続され、半導体装置Ｃ１の入出力パッドＰＤ２と半導体装置Ｃ２の入出力パッドＰＤ２とが外部配線Ｗ４によって接続される。
半導体装置Ｃ１のフリップフロップＦＦ２はデータ信号ＤＱを半導体装置Ｃ２へ出力し、データマスク信号発生回路ＣＧはデータ信号ＤＱと同相のデータマスク信号ＤＭを半導体装置Ｃ２へ出力する。また半導体装置Ｃ２の入出力パッドＰＤ１にはデータマスク信号ＤＭが入力され、入出力パッドＰＤ２にはデータ信号ＤＱが入力される。半導体装置Ｃ２のＤＬＬ回路１０からは、データマスク信号ＤＭの位相を９０°遅延させた、遅延データマスク信号ＤＤＭが出力される。また半導体装置Ｃ２のフリップフロップＦＦ３には、遅延データマスク信号ＤＤＭとデータ信号ＤＱとが入力される。なおその他の回路構成は図３に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１ａと同様であるため、ここでは詳細な説明は省略する。
半導体装置Ｃ１が基準サンプルとされ、半導体装置Ｃ２が試験対象サンプルとされる場合における、ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃの動作を説明する。基準サンプルとしては、データマスク信号ＤＭとデータ信号ＤＱとの位相差が限りなくゼロに近いことが既知とされている、理想的な特性を有するゴールデンサンプルが用いられる。
半導体装置Ｃ１からＣ２へは、データ信号ＤＱと位相が揃ったデータマスク信号ＤＭが出力される。すると、半導体装置Ｃ２のＤＬＬ回路１０から出力される遅延データマスク信号ＤＤＭのエッジは、データ信号ＤＱの略中央に位置することになる。これにより半導体装置Ｃ２のフリップフロップＦＦ３では、遅延データマスク信号ＤＤＭを用いてデータ信号ＤＱをキャプチャすることが可能となる。フリップフロップＦＦ３でキャプチャされたデータ信号ＤＱは、順次メモリ回路１２へ保持される。また半導体装置Ｃ２のパタン発生回路１１から出力されるパタンデータＤＰは、順次メモリ回路１３へ保持される。そして判定回路１４では、メモリ回路１２から出力される試験結果データＭＤと、メモリ回路１３から出力される出力パタンデータＴＤとが一致するか否かが判定される。
ここで半導体装置Ｃ１およびＣ２は同一構造であるため、半導体装置Ｃ１のパタン発生回路１１から出力されるパタンデータＤＰと、半導体装置Ｃ２のパタン発生回路１１から出力されるパタンデータＤＰとは共に同一のデータである。よって半導体装置Ｃ２が規格通りの設定／保持特性を有する場合には、判定回路１４からは、出力パタンデータＴＤと試験結果データＭＤとが一致する旨の判定信号ＤＴが出力される。一方、半導体装置Ｃ２が規格通りの設定／保持特性を有していない場合には、出力パタンデータＴＤと試験結果データＭＤとが一致しない旨の判定信号ＤＴが出力される。これにより、通信試験が完了する。
ここで半導体装置Ｃ１の信号出力経路と半導体装置Ｃ２の信号入力経路とを用いて通信経路が構成されているため、出力経路と入力経路とが物理的に分離されている。そして半導体装置Ｃ１の基準サンプルとして、データマスク信号ＤＭとデータ信号ＤＱとの位相差が限りなくゼロに近い、理想的な特性を有するゴールデンサンプルが用いられている。よって、データ送信側である半導体装置Ｃ１に起因する信号間の位相ばらつきが排除されているいため、データ受信側である半導体装置Ｃ２についてのみの信号間の位相ばらつきに関する試験を行うことができる。
以上、第３実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃでは、データ送信側の半導体装置Ｃ１とデータ受信側の半導体装置Ｃ２とを用い、信号出力経路と信号入力経路とを物理的に分離して通信試験を行う。そしてデータ送信側である半導体装置Ｃ１に基準サンプルを用いることで、信号出力経路における信号間の位相ばらつきが排除される。これにより、ＤＤＲ−ＳＤＲＡＭインターフェース回路において、信号出力経路と信号入力経路とを分離して、信号入力経路についてのみのアットスピード試験などの各種試験を行う事が可能となる。よってより精密な試験を行うことができるため、不良原因の特定を容易にすることができる。
また試験にあたって、特性が既知であるゴールデンサンプルを用意すればよく、テストパタンの生成や受信のための特別なテスタを備える必要がない。よってより簡易な構成で各種試験を行う事が可能となるため、出荷試験のコスト削減を図ることができる。
なお半導体装置Ｃ２が基準サンプルとされ、半導体装置Ｃ１が試験対象サンプルとされてもよいことは言うまでもない。この場合基準サンプルとしては、フリップフロップＦＦ３に入力される遅延データマスク信号ＤＤＭとデータ信号ＤＱとの位相差が正確に９０°とされるような、理想的な特性を有するゴールデンサンプルを用いればよい。これによりデータ受信側である半導体装置Ｃ２の信号入力経路における信号間の位相ばらつきを排除することができるため、データ送信側である半導体装置Ｃ１の信号出力経路についてのみの、信号間の位相ばらつきに関する試験を行うことができる。
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システムに係る第４実施形態を図６を用いて説明する。図６に、ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｄの回路構成図を示す。ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｄは、半導体装置Ｃ１ｄとＣ２ｄとを備える。半導体装置Ｃ１ｄは図５の半導体装置Ｃ１と比して、データストローブ信号発生回路ＤＧおよびクロックセレクタＣＳを備える。データストローブ信号発生回路ＤＧは、入力される内部クロック信号２ＣＬＫに基づいて、データストローブ信号ＤＱＳを出力する。またクロックセレクタＣＳには内部クロック信号２ＣＬＫ、内部逆相クロック信号２ＣＬＫＢおよびテスト制御信号ＴＥＳＴが入力される。なおその他の回路構成は図５に示すＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃと同様であるため、ここでは詳細な説明は省略する。
半導体装置Ｃ１ｄが基準サンプルとされ、半導体装置Ｃ２ｄが試験対象サンプルとされる場合における、ＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｄの動作を説明する。試験システム１ｄによる通信試験時には、不図示の制御回路によりテスト制御信号ＴＥＳＴがハイレベルとされる。クロックセレクタＣＳは、テスト制御信号ＴＥＳＴがハイレベルへ遷移することに応じて、フリップフロップＦＦ２へ入力されるクロック信号を、内部逆相クロック信号２ＣＬＫＢから内部クロック信号２ＣＬＫへ変更する。そしてフリップフロップＦＦ２は、内部クロック信号２ＣＬＫに基づいて遅延データ信号ＤＱＲを出力する。これにより、データストローブ信号ＤＱＳと遅延データ信号ＤＱＲとのエッジの位相が揃った状態で、両信号が半導体装置Ｃ２ｄに入力されることになる。すると、半導体装置Ｃ２ｄのＤＬＬ回路１０から出力される遅延データストローブ信号ＤＤＱＳのエッジは、遅延データ信号ＤＱＲの略中央に位置することになる。これにより半導体装置Ｃ２ｄのフリップフロップＦＦ３では、遅延データストローブ信号ＤＤＱＳを用いて遅延データ信号ＤＱＲをキャプチャすることが可能となる。
以上、第３実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｄでは、データ送信側の半導体装置Ｃ１ｄとデータ受信側の半導体装置Ｃ２ｄとを用い、信号出力経路と信号入力経路とを物理的に分離して通信試験を行うことができる。これにより、ＤＤＲ−ＳＤＲＡＭインターフェース回路において、信号出力経路と信号入力経路とを分離して、アットスピード試験などの各種試験を行う事ができるため、より精密な試験を行うことが可能となる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、パタン発生回路１１、メモリ回路１２および１３、判定回路１４などはＤＤＲ−ＳＤＲＡＭインターフェース回路に備えられ、ＢＩＳＴ（Built In Self Test）動作が行われるとしたが、この形態に限られない。これらの回路の少なくとも何れか１つを、ＤＤＲ−ＳＤＲＡＭインターフェース回路のテストボードに備える形態としてもよい。これにより、ＢＩＳＴ回路のチップ・オーバヘッドを削減することが可能となる。
また本実施形態では、図１、図３、図５、図６に示す判定部４はメモリ回路１２および１３、判定回路１４を備えるとしたが、この形態に限られない。図７示す判定部４ａの構成を有していても良い。判定部４ａは判定回路１４および遅延部１６を備える。遅延部１６は、直列接続されるフリップフロップＦＦ５ないしＦＦ７を備える。フリップフロップＦＦ５にはパタンデータＤＰが入力され、フリップフロップＦＦ７からは遅延パタンデータＤＤＰが出力される。判定回路１４には遅延パタンデータＤＤＰおよび取得データ信号ＤＱＣが入力される。なおその他の回路構成は図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
判定部４ａの動作を説明する。パタン発生回路１１は、内部クロック信号２ＣＬＫに応じてパタンデータＤＰを順次出力する。パタン発生回路１１から出力されたパタンデータＤＰは分岐され、分岐された一方のデータはデータセレクタＤＳ、フリップフロップＦＦ２、出力バッファＯＢ２、入力バッファＩＢ２を介してフリップフロップＦＦ３へ入力される。そしてフリップフロップＦＦ３は、遅延データストローブ信号ＤＤＱＳに応じてデータ信号ＤＱをキャプチャし、取得データ信号ＤＱＣとして順次出力する。フリップフロップＦＦ３から出力された取得データ信号ＤＱＣは、判定回路１４に入力される（図７、信号経路ＳＰ１）。このとき取得データ信号ＤＱＣには、パタンデータＤＰに対して、信号経路ＳＰ１により遅延時間ＤＤＴ１が付与される。
また分岐された他方のデータは、遅延部１６のフリップフロップＦＦ５ないしＦＦ７を介して、遅延パタンデータＤＤＰとして判定回路１４に入力される（図７、信号経路ＳＰ２）。このとき遅延部１６によって、遅延パタンデータＤＤＰには遅延時間ＤＤＴ２が与えられる。そして遅延部１６によって与えられる遅延時間ＤＤＴ２が、信号経路ＳＰ１によって与えられる遅延時間ＤＤＴ１と等しくなるように、遅延部１６のフリップフロップの段数が予め設定される。
これにより、取得データ信号ＤＱＣの遅延時間に合わせて遅延パタンデータＤＤＰを遅延させることができるため、パタン発生回路１１から分岐されて出力されたパタンデータＤＰは、同時に判定回路１４へ到達することになる。よって判定回路１４では、データの入力に応じて順次両データの一致・不一致を判定することができるため、リアルタイムに判定動作を行うことが可能となる。これにより、より高速に通信試験を行うことが可能となる。
また本実施形態では、図１、図６、図７に示すフリップフロップＦＦ２はクロックセレクタＣＳを備えるとしたが、この形態に限られない。図８示すように、クロックセレクタＣＳに代えてＤＬＬ回路１７を備える形態としても良い。ＤＬＬ回路１７には内部クロック信号２ＣＬＫＢおよびテスト制御信号ＴＥＳＴが入力される。またＤＬＬ回路１７から出力される遅延内部クロック信号２ＣＬＫＤは、フリップフロップＦＦ２に入力される。なおその他の回路構成は図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
通常モードでは、不図示の制御回路により、テスト制御信号ＴＥＳＴがローレベルとされる。ＤＬＬ回路１７は、ローレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップＦＦ２に入力される内部逆相クロック信号２ＣＬＫＢの位相をシフトさせずに、遅延内部クロック信号２ＣＬＫＤとして出力する。そしてフリップフロップＦＦ２は、遅延内部クロック信号２ＣＬＫＤに応じてデータ信号ＤＱを生成し出力する。一方ループバック試験モードでは、テスト制御信号ＴＥＳＴがハイレベルとされる。ＤＬＬ回路１７は、ハイレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップＦＦ２へ入力される内部逆相クロック信号２ＣＬＫＢの位相を９０°シフトさせ、内部クロック信号２ＣＬＫに相当する遅延内部クロック信号２ＣＬＫＤを生成した上で出力する。そしてフリップフロップＦＦ２は、遅延内部クロック信号２ＣＬＫＤに応じて遅延データ信号ＤＱＲを生成し出力する。
これにより、前述したようにループバック試験を行うことが可能となる。そして他のＤＬＬ回路（ＤＬＬ回路１０など）とＤＬＬ回路１７を共用すれば、クロックセレクタＣＳなどの回路を不要とすることができるため、回路規模の縮小化を図ることが可能となる。またＤＬＬ回路１７での遅延量を０°から１８０°の範囲内で変化させてループバック試験を行えば、位相遅れの変化に対するＤＤＲ−ＳＤＲＡＭインターフェース回路のマージン試験をすることが可能となる。
なお、フリップフロップＦＦ２はデータ信号出力回路の一例、内部クロック信号２ＣＬＫは第１クロックの一例、内部逆相クロック信号２ＣＬＫＢは第２クロックの一例、クロックセレクタＣＳはセレクタ回路の一例、メモリ回路１２は第１保持回路の一例、メモリ回路１３は第２保持回路の一例、データストローブ信号発生回路ＤＧおよびデータマスク信号発生回路ＣＧはタイミング信号出力回路の一例、データストローブ信号ＤＱＳおよびデータマスク信号ＤＭはタイミング信号の一例、遅延部１６は遅延回路のそれぞれ一例である。
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
第１データ信号の入力経路上に備えられ、入力される前記第１データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
前記第１データ信号の出力経路上に備えられ、前記第１データ信号および前記タイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際には前記タイミング信号に対して予め定められた所定量の位相差を有する前記第１データ信号を出力し、出力される前記第１データ信号および前記タイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際には前記タイミング信号に対して同相の前記第１データ信号を出力する第１データ信号出力回路
を備えることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記２）前記タイミング信号はデータストローブ信号であり、
前記データストローブ信号を第１クロックに基づいて生成し出力するデータストローブ信号発生回路を備え、
前記第１データ信号出力回路は、前記通常動作モードの際には前記第１クロックと逆相の第２クロックに基づいて前記第１データ信号を生成し、前記ループバック試験モードの際には前記第１クロックに基づいて前記第１データ信号を生成することを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記３）前記通常動作モードの際には前記第２クロックを選択して前記第１データ信号出力回路へ供給し、前記ループバック試験モードの際には前記第１クロックを選択して前記第１データ信号出力回路へ供給するセレクタ回路
を備えることを特徴とする付記２に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記４）前記第１クロックが入力され、
前記通常動作モードの際には前記第１クロックの位相を前記所定量シフトして得られる前記第２クロックを出力し、
前記ループバック試験モードの際には前記第１クロックを出力する位相シフト回路
を備えることを特徴とする付記２に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記５）前記第２クロックが入力され、
前記通常動作モードの際には前記第２クロックを出力し、
前記ループバック試験モードの際には前記第２クロックの位相を前記所定量シフトして得られる前記第１クロックを出力する位相シフト回路
を備えることを特徴とする付記２に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記６）前記タイミング信号はデータマスク信号であり、
前記第１データ信号と同相の第２データ信号を出力する第２データ信号出力回路を備え、
前記第１データ信号出力回路を前記データストローブ信号の入力経路へ接続する第１外部配線と、
前記第２データ信号出力回路を前記第１データ信号の入力経路へ接続する第２外部配線と
を備えることを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記７）前記第１外部配線と前記第２外部配線とは略同一の抵抗値および容量値を備えることを特徴とする付記６に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記８） 前記ループバック試験モードの際に、前記第１データ信号出力回路に前記第１データ信号として出力されるテストデータ信号を供給するテストデータ信号発生回路と、
前記フリップフロップで取り込まれた前記第１データ信号と前記テストデータ信号とが一致するか否かを判定する判定回路と
を備えることを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記９）前記フリップフロップと前記判定回路との接続経路間に備えられ、前記フリップフロップで取り込まれた前記第１データ信号を保持する第１保持回路と、
前記テストデータ信号発生回路と前記判定回路との接続経路間に備えられ、前記テストデータ信号を保持する第２保持回路と
を備えることを特徴とする付記８に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記１０）前記テストデータ信号発生回路と前記判定回路との接続経路間に備えられ、順次入力される前記テストデータ信号に所定の遅延時間を付与して出力する遅延回路を備えることを特徴とする付記８に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記１１）データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
第１データ信号の入力経路上に備えられ、入力される前記第１データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップと
を備えるＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法において、
前記第１データ信号および前記タイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際には前記タイミング信号に対して予め定められた所定量の位相差を有する前記第１データ信号を出力し、
出力される前記第１データ信号および前記タイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際には前記タイミング信号に対して同相の前記第１データ信号を出力することを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法。
（付記１２）前記タイミング信号の位相に対する前記遅延タイミング信号の位相差を０°から１８０°の範囲内で変化させるステップと、
前記位相差の変化後の前記遅延タイミング信号を用いて、前記第１データ信号を前記フリップフロップで取り込むステップと、
出力元の前記第１データ信号と前記フリップフロップに取り込まれた第１データ信号とが一致するか否かを判定するステップと
を備えることを特徴とする付記１１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法。
（付記１３）タイミング信号を生成し出力するタイミング信号出力回路と、
前記タイミング信号と同相のデータ信号を生成し外部へ出力するデータ信号出力回路と、
を備える第１半導体装置と、
データストローブ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記タイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
前記データ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備える第２半導体装置とを備え、
前記第１半導体装置または前記第２半導体装置の何れか一方は、特性が予め分かっている基準サンプルであることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
（付記１４）前記タイミング信号はデータストローブ信号であり、
前記タイミング信号出力回路は第１クロックに基づいて前記データストローブ信号を生成し、
前記データ信号出力回路は前記第１クロックに基づいて前記データ信号を生成することを特徴とする付記１３に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
（付記１５）非試験時には前記第１クロックと逆相の第２クロックを選択して前記データ信号出力回路へ供給し、試験時には前記第１クロックを選択して前記データ信号出力回路へ供給するセレクタ回路
を備えることを特徴とする付記１４に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記１６）前記第１クロックが入力され、
非試験時には前記第１クロックの位相を前記所定量シフトして得られる前記第１クロックと逆相の第２クロックを出力し、
試験時には前記第１クロックを出力する位相シフト回路
を備えることを特徴とする付記１４に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記１７）前記第１クロックと逆相の第２クロックが入力され、
非試験時には前記第２クロックを出力し、
試験時には前記第２クロックの位相を前記所定量シフトして得られる前記第１クロックを出力する位相シフト回路
を備えることを特徴とする付記１４に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記１８）前記タイミング信号はデータマスク信号であり、
前記データ信号出力回路と前記タイミング信号出力回路とは、同一のクロックに基づいて前記データ信号と前記データマスク信号とをそれぞれ生成することを特徴とする付記１３に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
（付記１９）前記データ信号出力回路に前記データ信号として出力されるテストデータ信号を供給するテストデータ信号発生回路と、
前記フリップフロップで取り込まれた前記データ信号と前記テストデータ信号とが一致するか否かを判定する判定回路と
を備えることを特徴とする付記１８に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
（付記２０）前記フリップフロップと前記判定回路との接続経路間に備えられ、前記フリップフロップで取り込まれた前記データ信号を保持する第１保持回路と、
前記テストデータ信号発生回路と前記判定回路との接続経路間に備えられ、前記テストデータ信号を保持する第２保持回路と
を備えることを特徴とする付記１９に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
（付記２１）前記テストデータ信号発生回路と前記判定回路との接続経路間に備えられ、順次入力される前記テストデータ信号に所定の遅延時間を付与して出力する遅延回路を備えることを特徴とする付記１９に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
第１実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１の回路構成図である。 ＤＤＲ−ＳＤＲＡＭインターフェース回路１のタイミングチャートである。 第２実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの回路構成図である。 ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａのタイミングチャートである。 第３実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｃの回路構成図である。 第４実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム１ｄの回路構成図である。 判定部４ａの回路構成図である。 ＤＬＬ回路１７によるクロックの切り替え例である。 従来のＤＤＲ−ＳＤＲＡＭのインターフェース回路の回路構成図である。 従来のＤＤＲ−ＳＤＲＡＭのインターフェース回路のタイミングチャートである。
符号の説明
１、１ａ ＤＤＲ−ＳＤＲＡＭインターフェース回路
２ データストローブ信号入出力部
２ＣＬＫ 内部クロック信号
２ＣＬＫＢ 内部逆相クロック信号
３ データ信号入出力部
４ 判定部
５ クロック信号出力部
１０ ＤＬＬ回路
１１ パタン発生回路
１２、１３ メモリ回路
１４ 判定回路
ＣＳ クロックセレクタ
ＤＤＱＳ 遅延データストローブ信号
ＤＧ データストローブ信号発生回路
ＤＰ パタンデータ
ＤＱ データ信号
ＤＱＲ 遅延データ信号
ＦＦ２、ＦＦ３ フリップフロップ
ＩＢ１、ＩＢ２ 入力バッファ
ＯＢ１ないしＯＢ３ 出力バッファ
ＰＤ１ないしＰＤ３ 入出力パッド
ＴＥＳＴ テスト制御信号
Ｗ１ないしＷ４ 外部配線

Claims (10)

  1. データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
    第１データ信号の入力経路上に備えられ、入力される前記第１データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
    前記第１データ信号の出力経路上に備えられ、前記第１データ信号および前記タイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際には前記タイミング信号に対して予め定められた所定量の位相差を有する前記第１データ信号を出力し、出力される前記第１データ信号および前記タイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際には前記タイミング信号に対して同相の前記第１データ信号を出力する第１データ信号出力回路
    を備えることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
  2. 前記タイミング信号はデータストローブ信号であり、
    前記データストローブ信号を第１クロックに基づいて生成し出力するデータストローブ信号発生回路を備え、
    前記第１データ信号出力回路は、前記通常動作モードの際には前記第１クロックと逆相の第２クロックに基づいて前記第１データ信号を生成し、前記ループバック試験モードの際には前記第１クロックに基づいて前記第１データ信号を生成することを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
  3. 前記通常動作モードの際には前記第２クロックを選択して前記第１データ信号出力回路へ供給し、前記ループバック試験モードの際には前記第１クロックを選択して前記第１データ信号出力回路へ供給するセレクタ回路を備えることを特徴とする請求項２に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
  4. 前記タイミング信号はデータマスク信号であり、
    前記第１データ信号と同相の第２データ信号を出力する第２データ信号出力回路を備え、
    前記第１データ信号出力回路を前記データストローブ信号の入力経路へ接続する第１外部配線と、
    前記第２データ信号出力回路を前記第１データ信号の入力経路へ接続する第２外部配線と
    を備えることを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
  5. 前記ループバック試験モードの際に、前記第１データ信号出力回路に前記第１データ信号として出力されるテストデータ信号を供給するテストデータ信号発生回路と、
    前記フリップフロップで取り込まれた前記第１データ信号と前記テストデータ信号とが一致するか否かを判定する判定回路と
    を備えることを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
  6. データストローブ信号の入力経路上に備えられ、入力されるタイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
    第１データ信号の入力経路上に備えられ、入力される前記第１データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法において、
    前記第１データ信号および前記タイミング信号をＤＤＲ−ＳＤＲＡＭに出力する通常動作モードの際には前記タイミング信号に対して予め定められた所定量の位相差を有する前記第１データ信号を出力し、出力される前記第１データ信号および前記タイミング信号を該ＤＤＲ−ＳＤＲＡＭインターフェース回路へ帰還させるループバック試験モードの際には前記タイミング信号に対して同相の前記第１データ信号を出力することを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法。
  7. 前記タイミング信号の位相に対する前記遅延タイミング信号の位相差を０°から１８０°の範囲内で変化させるステップと、
    前記位相差の変化後の前記遅延タイミング信号を用いて、前記第１データ信号を前記フリップフロップで取り込むステップと、
    出力元の前記第１データ信号と前記フリップフロップに取り込まれた第１データ信号とが一致するか否かを判定するステップと
    を備えることを特徴とする請求項６に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験方法。
  8. タイミング信号を生成し出力するタイミング信号出力回路と、前記タイミング信号と同相のデータ信号を生成し外部へ出力するデータ信号出力回路と、を備える第１半導体装置と、
    データストローブ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記タイミング信号の位相を予め定められた所定量遅延させた遅延タイミング信号を出力するＤＬＬ回路と、
    前記データ信号の入力経路上に備えられ、前記第１半導体装置から入力される前記データ信号を前記遅延タイミング信号に応じて取り込むフリップフロップとを備える第２半導体装置とを備え、
    前記第１半導体装置または前記第２半導体装置の何れか一方は、特性が予め分かっている基準サンプルであることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
  9. 前記タイミング信号はデータストローブ信号であり、
    前記タイミング信号出力回路は第１クロックに基づいて前記データストローブ信号を生成し、
    前記データ信号出力回路は前記第１クロックに基づいて前記データ信号を生成することを特徴とする請求項８に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
  10. 前記タイミング信号はデータマスク信号であり、
    前記データ信号出力回路と前記タイミング信号出力回路とは、同一のクロックに基づいて前記データ信号と前記データマスク信号とをそれぞれ生成することを特徴とする請求項８に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路の試験システム。
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