KR101614456B1 - 컴퓨터 메모리 디바이스들 및 직렬 ｉｏ 포트들의 멀티-사이트 테스트 - Google Patents

컴퓨터 메모리 디바이스들 및 직렬 ｉｏ 포트들의 멀티-사이트 테스트 Download PDF

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Abstract

컴퓨터 메모리 디바이스들의 멀티-사이트 테스트를 위한 방법 및 장치가 기술된다. 컴퓨터 메모리 디바이스들을 테스트하는 방법의 일 실시예는 다수의 메모리 디바이스들을 연결하는 단계를 포함하고, 각각의 메모리 디바이스는 시리얼라이저 출력(a serializer output) 및 디시리얼라이저 입력(a deserializer input)을 가지며, 제1 메모리 디바이스의 시리얼라이저 출력은 상기 복수의 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들의 디시리얼라이저 입력과 연결된다. 본 방법은 각각의 메모리 디바이스의 테스트 생성기를 사용해서 테스트 신호 패턴들을 생성하는 단계, 각각의 메모리 디바이스에서 테스트 신호 패턴을 직렬화하는 단계, 및 메모리 디바이스들의 테스트를 위해 직렬화된 테스트 패턴을 송신하는 단계를 더 포함하며, 메모리 디바이스들의 테스트는 제1 테스트 모드 및 제2 테스트 모드를 포함한다.

Description

컴퓨터 메모리 디바이스들 및 직렬 ＩＯ 포트들의 멀티-사이트 테스트{MULTI-SITE TESTING OF COMPUTER MEMORY DEVICES AND SERIAL IO PORTS}
본 발명의 실시예들은 일반적으로 컴퓨터 메모리 및 직렬 입력/출력(IO)의 분야에 관한 것으로, 특히, 컴퓨터 메모리 디바이스들 및 직렬 IO 포트들의 멀티-사이트 테스트를 위한 방법 및 장치에 관한 것이다.
기술의 발전으로 각각의 디바이스 내의 점점 더 작은 컴포넌트들을 허용함에 따라, 컴퓨터 메모리 디바이스들은 점점 더 밀집한 아키텍처를 가진다. 따라서, 테스트될 메모리가 더 복잡해짐에 따라, 각각의 메모리 디바이스는 테스트에 대해 더 복잡하게 되었다.
직렬 포트 메모리 디바이스들 내에, 테스트를 요구하는 점점 더 많은 수의 메모리 서브파트들 및 직렬 IO 포트들이 존재할 수 있다. 이러한 디바이스들의 테스트는 제조자들에게 상당한 도전을 효율적으로 제기하여, 제조자들은 회로를 테스트하는 대신 메모리 셀들을 위한 더 많은 실리콘 영역을 해방하며 보드 테스트에 상당한 노력 및 비용을 들이도록 흔히 강요받는다.
이러한 환경 내에서, 제조자들은 비용들을 감소시키라는 압력을 가지고, 증가된 수들의 메모리 보드들 또는 디바이스들을 제조한다. 이러한 이유로, 제조자들은, 다수의 디바이스들을 효율적으로 테스트하는 방법과, 및 테스트된 메모리 디바이스들 중 어떤 디바이스가 결함을 실제로 포함하며 어떤 종류의 결함이 존재하는 지를 정확하게 결정하는 것에 관한 문제와 직면한다.
컴퓨터 메모리 디바이스들 및 직렬 IO 포트들의 멀티-사이트 테스트를 위한 방법 및 장치가 제공된다.
본 발명의 제1 양상에서, 컴퓨터 메모리 디바이스들을 테스트하는 방법은 다수의 메모리 디바이스들을 연결하는 단계를 포함하고, 각각의 메모리 디바이스는 시리얼라이저 출력(a serializer output) 및 디시리얼라이저 입력(a deserializer input)을 가지며, 제1 메모리 디바이스의 시리얼라이저 출력은 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들의 디시리얼라이저 입력과 연결된다. 본 방법은 각각의 메모리 디바이스의 테스트 생성기를 사용해서 테스트 신호 패턴들을 생성하는 단계, 각각의 메모리 디바이스에서 테스트 신호 패턴을 직렬화하는 단계, 및 복수의 메모리 디바이스들의 테스트를 위해 직렬화된 테스트 패턴을 송신하는 단계를 더 포함하며, 메모리 디바이스들의 테스트는 제1 테스트 모드 및 제2 테스트 모드를 포함한다.
본 발명의 제2 양상에서, 메모리 디바이스는 데이터의 기억을 위한 하나의 또는 그 이상의 메모리 뱅크들, 데이터를 직렬화하기 위한 시리얼라이저를 포함하는 출력, 및 데이터를 역직렬화하기 위한 디시리얼라이저를 포함하는 입력을 포함한다. 본 디바이스는 메모리의 테스트를 위해 하나의 또는 그 이상의 테스트 패턴들을 생성하기 위한 테스트 생성기 및 수신된 데이터에서 에러들을 검출하기 위한 에러 검출기를 더 포함한다. 본 디바이스는 메모리 뱅크에 연결된 스위치 및 포트 로직, 및 메모리 장치에 대한 하나의 또는 그 이상의 테스트 경로들을 설정하기 위한 하나의 또는 그 이상의 스위칭 소자들을 더 포함하고, 테스트 경로들은 제1 테스트 모드에 대한 제1 테스트 경로 및 제2 테스트 모드에 대한 제2 테스트 경로를 포함한다.
본 발명의 제3 양상에서, 메모리 테스트 장치는 하나의 또는 그 이상의 메모리 디바이스들로부터 데이터를 수신하기 위한 입력을 포함하며, 각각의 메모리 디바이스는 시리얼라이저 출력 및 디시리얼라이저 입력을 가지며, 제1 메모리 디바이스의 시리얼라이저 출력은 하나의 또는 그 이상의 다른 메모리 디바이스들의 디시리얼라이저 입력과 연결된다. 본 장치는 하나의 또는 그 이상의 메모리 디바이스들로부터의 데이터를 에러들에 대해 체크하기 위한 에러 체커(an error checker)를 더 포함하고, 에러 체커는 복수의 메모리 디바이스들 중 제1 양상을 테스트하기 위한 제1 테스트 모드 및 복수의 메모리 디바이스들 중 제2 양상을 테스트하기 위한 제2 모드를 가진다.
본 발명의 실시예들은, 첨부 도면들에서, 일례로서 도시된 것으로, 제한적인 의미가 아니다. 도면들에서, 유사한 참조 부호들은 유사한 요소들을 나타낸다.
도 1은 호스트 및 SPDRAM 메모리 디바이스 간의 인터페이스의 일 실시예의 도면이다.
도 2는 SPDRAM 메모리 아키텍처의 일 실시예의 도면이다.
도 3은 SPDRAM 테스트 구조를 포함하는 한 디바이스의 일 실시예에 대한 한 커맨드 집합의 도면이다.
도 4는 검출 시스템의 일 실시예에 의해 검출된 제조 프로세스 결함들의 도면이다.
도 5는 내장된 테스트 구조들을 포함하는 호스트 디바이스 및 SPDRAM 메모리의 실시예들의 도면이다.
도 6은 SPDRAM 인터페이스 테스트 아키텍처의 일 실시예의 도면이다.
도 7은 SPDRAM 테스트 생성기의 일 실시예의 도면이다.
도 8은 직렬 IO 테스트 생성기를 사용하는 SPDRAM 커맨드 생성기의 일 실시예의 도면이다.
도 9는 테스트 데이터 커맨드 확장기의 일 실시예의 도면이다.
도 10은 에러 체크 시스템의 일 실시예를 도시한다.
도 11은 차동 직렬 IO 결합 와이어들에서 폴트들을 테스트하기 위한 테스트 구조의 일 실시예의 도면이다.
도 12는 차동 결합 와이어들에서의 오픈 폴트 검출의 일 실시예의 도면이다.
도 13은 테스트 디바이스들에 대한 멀티-사이트 테스트 환경 및 테스트 디바이스들 간의 클록 스큐 허용 오차의 일 실시예의 도면이다.
도 14는 디바이스들에 대한 셀프-루프 백 테스트 모드들(self-loop back test modes)의 실시예들을 도시한다.
도 15는 SPDRAM 메모리의 셀프-루프 백 모드의 일 실시예를 도시한다.
도 16은 인터-디바이스 테스트 경로(an inter-device test path)의 일 실시예의 도면이다.
도 17은 멀티-사이트 테스트 아키텍처의 일 실시예의 셀프-루프 백 커넥션들의 도면이다.
도 18은 멀티-사이트 테스트 아키텍처의 도면이다.
도 19는 셀프-루프 백 테스트 경로를 통한 디바이스 테스트를 위한 멀티-사이트 테스트 구성의 일 실시예의 도면이다.
도 20은 인터-디바이스 테스트 경로의 일 실시예의 도면이다.
도 21은 컴퓨터 메모리 보드들 또는 다른 메모리 디바이스들의 멀티-사이트 테스트를 위한 한 프로세스의 일 실시예를 도시한 흐름도이다.
도 22는 일 실시예에서 사용될 수 있는 컴퓨팅 디바이스의 일 실시예의 도면이다.
본 발명의 실시예들은 일반적으로 컴퓨터 메모리 디바이스들 및 직렬 IO 포트들의 멀티-사이트 테스트를 위한 방법 및 장치에 관한 것이다.
일부 실시예들에서, 컴퓨터 메모리 디바이스들은 다수의 메모리 디바이스들 또는 보드들의 인터커넥션을 통해 테스트될 수 있다. 일부 실시예들에서, 테스트된 메모리는 동적 랜덤 액세스 메모리(DRAM)를 포함한다. 일부 실시예들에서, 메모리 디바이스는 고속 직렬 IO를 통해 액세스되는 메모리들을 가진 직렬 포트 DRAM(SPDRAM) 디바이스이다. 일부 실시예들에서, SPDRAM 테스트 구조는 동일한 직렬 IO 링크들을 통해 고속 직렬 IO 링크들(제1 테스트 모드) 및 메모리 인터페이스 로직(제2 테스트 모드)을 둘 다 테스트할 수 있다.
직렬 포트 메모리는 고속 직렬 IO 포트들을 통한 메모리 액세스를 허용하는 새로운 메모리 액세스 기술이다. 직렬 포트 메모리 기술은 물리(PHY) 층에서 시리얼라이저-디시리얼라이저(serializer-deserializer)(SERDES) 회로 혁신을 이용한다. 고속 직렬 IO 인터페이스는 호스트 및 메모리들 간의 고 대역폭 통신 채널을 제공한다. 병렬 데이터는 송신 전에 직렬화될 수 있고, 직렬화된 데이터는 수신기 단말에서 병렬 데이터로 역직렬화될 수 있다. 직렬 링크들의 장점은, 이 링크가 핀 카운트를 감소시키는데 사용될 수 있으며, 동시에 트레이스 매치 및 정체(trace match and congestion)를 제거함으로써 디바이스들의 레이아웃 문제들을 간소화시킨다는 점이다. 각각의 포트가 독립적이기 때문에, 포트들 간에 위상 관계들을 유지할 필요가 없다.
일부 실시예들에서, 다수의 메모리 디바이스들은 동시에 테스트되며, 이를 멀티-사이트 테스트라고 할 수 있다. 동시 테스트는 테스트 비용들을 감소시킬 수 있으며, 메모리 및 IC 파트들의 테스트 비용을 감소시키는 것은 총 파트 비용을 감소시키는데 있어서 중대한 요소이다. 따라서, 다수의 파트들을 병렬로 테스트할 수 있는 멀티-사이트 테스트 기술들은 대상이 된 테스트 비용 목표들을 달성하는데 도움을 주는데 사용될 수 있다. 그러나, 특히 다수의 디바이스들이 테스트를 위해 인터커넥트될 때, 멀티-사이트 테스트와 관련해서 흔히 인용되는 문제점은 다른 디바이스들에 퍼져있는 한 디바이스의 에러 정보를 수집하고, 오류가 검출될 때 테스트되는 다수의 유닛들 중 어떤 유닛 또는 유닛들이 결함 유닛들인지를 결정하기가 어렵다는 점이다. 일부 실시예들에서, 한 디바이스의 에러 정보를 수집하는 것(에러 로컬리제이션(error localization)이라고 함)은 테스트 중에 상호 작용중인 테스트 하의 디바이스들 중에 에러 정보를 통신함으로써 획득된다. 테스터 하드웨어, 예를 들어, 릴레이들의 최적화는 테스트 비용 및 테스트 복잡성을 감소시키는데 있어서 중요하다. 일부 실시예들에서, 직렬 IO의 멀티-사이트 테스트는 디바이스들 간의, 예를 들어, 상호 작용중인 시리얼라이저들 및 디시리얼라이저들 간의 클록 스큐 허용 오차를 포함하며, 이는 효율적이고 효과적인 테스트를 제공하는데 사용될 수 있다.
도 1은 호스트 및 SPDRAM 메모리 디바이스 간의 인터페이스의 일 실시예의 도면이다. 본 시스템에서, 메모리 디바이스(115)는 DRAM(dynamic random access memory)이고, 구체적으로 말하면, 직렬 포트 DRAM(SPDRAM)이다. SPDRAM은 고속 직렬 IO 포트들을 통한 메모리 액세스를 허용하는 DRAM 메모리 액세스 기술이다. SPDRAM은 시스템 온 칩(SOC) 등의 호스트(110)에 연결될 수 있다. 메모리(115) 및 호스트(110) 간의 SPDRAM 고속 직렬 인터페이스(105)의 일 실시예는 도 1에 시스템 레벨로 도시되어 있다. 일부 실시예에서, SPDRAM 고속 직렬 인터페이스는 물리(PHY) 층에서 시리얼라이저-디시리얼라이저(SERDES) 회로 혁신을 이용한다. 본 일례에서, 호스트 물리층(140)은 시리얼라이저(120)를 포함하는 송신기(130)를 포함하고, 메모리 물리층(145)은 디시리얼라이저(125)를 포함하는 수신기(135)를 포함한다. 일부 실시예들에서, SPDRAM 고속 직렬 인터페이스(105)는 호스트 PHY 층(140) 및 메모리 PHY 층(145) 간의 고 대역폭 통신 채널을 제공한다. 동작할 때, 병렬 데이터는 송신 전에 직렬화되고, 직렬화된 데이터는 수신기 단말에서 병렬 데이터로 역직렬화된다. 따라서, 시리얼라이저-디시리얼라이저 쌍은 메모리(115) 및 호스트/SOC(110) 간의 통신 채널을 형성한다.
도 2는 SPDRAM 메모리 아키텍처의 일 실시예의 도면이다. 본 실례에서, SPDRAM 메모리(200)는 4개의 포트들(230) 각각에 대해 독립적인 뱅크 액세스를 가진 4개의 채널 직렬 메모리이다. 포트들(230)은, 예를 들어, 최대 5Gbps(기가비트/초)로 연승식으로, 판독 데이터를 동시에 수신하면서 커맨드들 또는 기록 데이터를 송신하기 위한 4-와이어 차동 송신 및 수신 링크들을 포함할 수 있다. 일부 실시예에서, 내장된 테스트 구조가 메모리에 대해 제공되며, 테스트 구조는 메모리 및 인터페이스의 테스트와 관련해서 사용된다. 도시된 바와 같이, 메모리(200)는, 본 도면에서 뱅크들 0 내지 7로 도시된, 다수의 DRAM 코어 뱅크들(205)에 포트 로직(210)을 통해 연결된 각각의 포트에 대한 물리층(215)을 더 포함한다. 또한, 기준 클록 신호(235)를 생성하기 위한 위상 로크 루프 회로(220) 또는 다른 회로가 도시되어 있다.
도 3은 SPDRAM 테스트 구조를 포함하는 한 디바이스의 일 실시예에 대한 한 커맨드 집합의 도면이다. 커맨드들(300)은, 프리차지, 활성화 뱅크(ABNK), 활성화(ACT), 및 기록 및 판독 커맨드들을 포함하는, DRAM 메모리를 테스트하는데 종종 사용되는 메모리 커맨드들을 포함한다. 본 실례에서, 송신을 위해 인코딩되는 경우, 각각의 커맨드의 길이는 17 비트 또는 20 비트이며, 커맨드들은 동기 커맨드들 및 메모리 커맨드들을 포함한다. 그러나, 실시예들은 임의의 특정 커맨드 집합 또는 커맨드 구조로 한정되지 않는다.
도 4는 검출 시스템의 일 실시예에 의해 검출된 제조 프로세스 결함들의 도면이다. 메모리(430)에 연결된 제1 송신기 또는 수신기(410) 및 제2 송신기 또는 수신기(420)를 포함하는 것으로 본 도면에 도시된 SPDRAM 디바이스(400)의 제조 결함들은 결합 와이어들 또는 다이에 있을 수 있다. 데이터 통신이 결함들의 존재 시에 성공적으로 달성될 수 있기 때문에, 특정 차동 결합 와이어 결함들은 검출하기 어려울 수 있다. 예를 들어, 차동 와이어들 중 한 와이어 상의 오픈 결함들은 용인될 수 있으며, 나머지 와이어를 통해 통신이 실행될 수 있다. 일부 실시예들에서, 다이 상의, 특히 메모리들 상의 결함들은 SPDRAM 메모리 인터페이스 및 직렬 IO 인터페이스를 테스트하기 위해 존재하는 동일한 내장된 셀프-테스트(BIST) 하드웨어를 사용해서 테스트될 수 있다.
일부 실시예들에서, SPDRAM 테스트 구조는 고속 직렬 IO 링크들(제1 테스트 모드) 및 메모리 인터페이스 로직(제2 테스트 모드)을 둘 다 동일한 직렬 IO 링크들을 통해 테스트할 수 있다. 도 5는 내장된 테스트 구조들을 포함하는 호스트 디바이스 및 SPDRAM 메모리의 실시예들의 도면이다. 도 5는, 예를 들어, 시스템 온 칩(SOC)에 내장될 수 있는 메모리 PHY 층 칩 및 호스트 PHY 층에 대한 SPDRAM 테스트 구조의 일 실시예를 도시한다. 일부 실시예들에서, 직렬 IO 링크들 및 메모리 인터페이스 로직을 테스트하는데 동일한 테스트 구조들이 사용된다.
일부 실시예들에서, 상술된 바와 같이, 직렬 IO의 테스트는 메모리 인터페이스 로직의 테스트와 별개이다. 메모리 인터페이스의 테스트는 테스트 패턴들이 테스트 중인 메모리 디바이스에 대한 SPDRAM 프로토콜에 순응할 것을 요구할 수 있다. 그러나, 직렬 IO 인터페이스의 테스트는 SPDRAM 프로토콜에 독립적일 수 있다. 테스트의 분리는, 완전한 직렬 IO 인터페이스 테스트가 SPDRAM 프로토콜에 의해 허용되는 것보다 더 많은 테스트 패턴들을 요구할 수도 있다는 점에서 유익할 수 있다. 직렬 IO 테스트의 분리는 테스트 패턴 준수 제약을 제거하고 직렬 IO 테스트 중에 더 다양한 테스트 패턴들이 적용될 수 있게 하는데 사용될 수 있다. 다양한 테스트 패턴들의 풍부한 집합은 하이 테스트 커버리지(high test coverage)를 달성하는데 있어서 중요한 요소이다. 이러한 적용을 위해, 직렬 IO 테스트 패턴들이 17-비트 또는 20-비트 기반일 수 있기 때문에, 기본 개념을 설명하기 위해 본 명세서에서는 20-비트가 사용된다.
도 5에서, 직렬 IO 및 메모리 인터페이스를 대상으로 하는 내장된 셀프-테스트(BIST) 하드웨어는 직렬 IO 테스트 구조들 및 메모리 인터페이스 테스트 구조들을 각각 포함한다. 직렬 IO 테스트 구조들 및 메모리 인터페이스 테스트 구조들은 총괄하여 SPDRAM 테스트 구조라고 할 수 있다. 도시된 바와 같이, 테스트 시스템은 직렬 IO 인터페이스(530)에 의해 링크된 SPDRAM 메모리(505) 및 호스트 또는 다른 디바이스(540)를 포함한다. SPDRAM 메모리는 직렬 IO 인터페이스(530)를 통해 PHY 코어에 연결하기 위해 시리얼라이저들(520) 및 디시리얼라이저들(525) 뿐만 아니라, 메모리 인터페이스 테스트 구조(510), 직렬 IO 테스트 구조(515)를 포함한다. 호스트는 직렬 IO 인터페이스(530)를 통해 메모리(505)에 연결하기 위해 시리얼라이저들(560) 및 디시리얼라이저들(555) 뿐만 아니라, 메모리 인터페이스 테스트 구조(550), 직렬 IO 테스트 구조(545)를 포함한다.
도 6은 SPDRAM 인터페이스 테스트 아키텍처의 일 실시예의 도면이다. 본 도면에서, SPDRAM 메모리 또는 호스트(600)는 SPDRAM 인터페이스 테스트 구조(605)를 포함한다. 본 일례에서, 테스트 구조(605)는 SPDRAM 테스트 생성기(610) 및 4개의 에러 체커들(620)을 포함하며, 각각의 에러 체커(620)는 도 6에서 EC로 표기된다. 각각의 에러 체커(620)는 포트들(625) 중 하나와 연결되며, 각각의 포트는 인터페이스를 통한 통신을 위해 시리얼라이저(630) 및 디시리얼라이저(635)를 포함한다. 일례의 구현에서, 테스트 생성기(610)는 20-비트 테스트 패턴을 생성하도록 동작하는 SPDRAM 커맨드 생성기(612), 및 20-비트 테스트 패턴을 80-비트 테스트 패턴으로 확장하고, 메모리 인터페이스를 통해 또는 직접 모든 4개의 포트들에 테스트 속성 내장(TPE; test property embedding) 유닛들(615)을 통해 각각의 20-비트 패턴을 분배하는 커맨드 확장기(614)를 포함한다. 각각의 포트의 에러 체커(620)는 디시리얼라이저에서 관측된 테스트 패턴 또는 테스트 데이터의 입력 스트림들에서 에러들을 독립적으로 체크할 수 있다. 에러 정보는 통신될 수 있도록 테스트 생성기에 제공된다.
도 7은 SPDRAM 테스트 생성기의 일 실시예의 도면이다. 본 실례에서, 테스트 생성기(700)는 SPDRAM 커맨드 생성기(705), 커맨드 확장기(715), 및 4개의 테스트 속성 내장(TPE) 유닛들(720)로 구성된다. 직렬 IO 테스트 생성기(710)를 포함하는 커맨드 생성기(705)는 메모리, 메모리 인터페이스, 직렬 IO 인터페이스에 대한 테스트들을 초래할 수 있다. 커맨드 확장기(715)는 하나의 커맨드를 수용하고, 각각의 커맨드가 각각의 직렬 IO에 전달되는 4개의 커맨드들을 생성하도록 구성된다. addrCmd 및 errCmd 커맨드들의 상태에 기초하여, 커맨드 확장기(715)는 메모리들에 액세스하고 모든 4개의 직렬 포트들에 대한 에러 정보를 통신하기 위해 적절한 커맨드들을 생성할 수 있다. 각각의 TPE 유닛은 관리할 수 있는 하드웨어 오버헤드로 모든 PHY 채널들에 다양한 테스트 패턴들을 제공하기 위해 각각의 채널에서 테스트 패턴들을 독립적으로 변조할 수 있다. 각각의 TPE 유닛의 하드웨어 오버헤드는 칩상의 모든 PHY 채널들에 의해 공유되는 SPDRAM 테스트 생성기의 것 보다 상당히 더 작을 수 있다.
도 8은 직렬 IO 테스트 생성기를 사용하는 SPDRAM 커맨드 생성기의 일 실시예의 도면이다. 본 실례에서, SPDRAM 커맨드 생성기의 일 실시예는 커맨드 생성 제어기(820), 디코더(825), 및 데이터-및-어드레스 생성기(805)를 포함한다. 일부 실시예들에서, 커맨드 생성 유닛(815)의 커맨드 생성 제어기(820)는 직렬 IO 테스트 생성기(810)를 포함하는 데이터-및-어드레스 생성기(805)의 보조로 희망 테스트를 시퀀싱한다. 직렬 IO 테스트 생성기(810)는 직렬 IO 인터페이스를 테스트하는데 사용될 수 있다. 생성된 직렬 IO 테스트 패턴은 SPDRAM 커맨드일 필요는 없지만 미가공 데이터 패턴일 필요가 있다. 커맨드 생성 유닛(815)은 커맨드 확장을 돕기 위해 READ 또는 WRITE 등의 메모리 액세스 커맨드들에 대한 addrCmd를 생성할 수 있다. 커맨드 생성 유닛(815)은 또한 에러 체커들에 의해 제공된 에러 정보를 통신하기 위해 errCmd와 함께 특별 패턴 또는 커스텀 커맨드를 생성할 수 있다. 본 실례에서, 커맨드 생성 유닛(815) 및 데이터 및 어드레스 생성기(805)는 자동 테스트 생성기(830)로부터 신호들을 수신한다.
외부 테스트 패턴 소스가 제공되지 않으면, 메모리 및 메모리 인터페이스에 대한 테스트 패턴들은 직렬 IO 생성기(810)를 사용해서 내부적으로 생성될 수 있다. 도 8은 이러한 SPDRAM 메모리 테스트 생성기의 도면이다. 메모리 테스트 데이터가 매우 반복적이고 사실상 상호 보완적이기 때문에, 그 타입은 직렬 IO 테스트 생성기로부터 제공될 수 있다. 예를 들어, 한 테스트 데이터는 모든 메모리 로케이션들을 1들로 기록할 수 있으며, 이어서 모든 로케이션들에서 1을 판독하고, 다시 이어서 모든 로케이션들에서 0을 기록하는 등등을 할 수 있다. 테스트 데이터 패턴 필드 G[19:9]는 요구된 테스트 데이터 패턴들을 제공하는데 사용될 수 있다. 디코더(825)는 G[19:9]의 콘텐츠에 기초하여 희망 테스트 데이터 패턴을 생성할 수 있다. 상호 보완적인 테스트 데이터는 동일한 직렬 IO 테스트 생성기(810)로부터 제공되거나 또는 패턴 제어 입력 patCtr을 사용해서 대응 테스트 데이터를 보완하는 것으로부터 획득될 수 있다. 판독/기록 제어 신호가 또한 ATE(830)로부터 제공될 수 있다. 일부 실시예들에서, 버스트 테스트 데이터 생성은 G[8:0]에서 유효한 9 비트들 보다 더 작은 수의 어드레스 비트들을 요구하기 때문에, 필요한 경우, 테스트 데이터 패턴 필드 G[19:9]는 증가될 수 있다.
일부 실시예들에서, 테스트 데이터 확장기는 다수의 테스트 데이터 아이템들로 싱글 테스트 데이터 아이템을 디코딩할 수 있다. 일례에서, 테스트 데이터 확장기는 20-비트 테스트 데이터를 다수의 20-비트 테스트들로 확장할 수 있다. 설명을 위해, 본 명세서는 4x 테스트 데이터 확장기를 사용해서 시스템 또는 프로세스를 일반적으로 기술한다. 그러나, 실시예들은 임의의 특정 확장으로만 한정되지는 않는다. 일부 실시예들에서, 시스템은, 4x 확장의 특성이 8x 확장에 대해서도 유효하도록 스케일러블일 수 있다. 도 9는 테스트 데이터 확장기의 일 실시예의 도면이다. 도 9는 구체적으로 말해서 4x 테스트 데이터 확장기 구조의 일 실시예를 도시한다. 일부 실시예들에서, 확장된 테스트 데이터의 각각의 20-비트는 SPDRAM 메모리 칩 내부의 각각의 직렬 IO 포트 또는 포트 로직에 분산될 수 있다. 도 9는 뱅크 어드레스 계산 유닛(905)을 포함하는 테스트 데이터 확장기(900)의 일 실시예를 도시한다. 본 실례에서, SPDRAM 커맨드는 addrCmd=1로 표시될 수 있는 어드레스를 캐리한다. 일부 실시예들에서, 뱅크 어드레스(910)를 제외하고, 커맨드는 4회 복제될 수 있다. 본 실례에서 11 내지 8의 비트 로케이션들, 즉, E'[11:8]을 차지하는 뱅크 어드레스는 4개의 상이한 상호 배타적 뱅크 어드레스들로 변환되어 메모리 테스트를 병렬로 실행한다. 유사하게, errCmd = 1 이면, 뱅크 어드레스 필드는 대응 에러 체커의 에러 정보를 캐리하는데 사용될 수 있다. 테스트 결과가 테스트의 끝에 전달되기 때문에, 테스트가 완료된 후에 errCmd는 논리 1로 단언될 수 있다.
일부 실시예들에서, 에러 체커는 직렬 IO 테스트 패턴들 및 SPDRAM 커맨드 기반 테스트 패턴들을 둘 다 처리할 수 있다. 도 10은 에러 체크 시스템의 일 실시예를 도시한다. 도 10은 구체적으로 말해서 SPDRAM 에러 체커를 도시한다. 본 실례에서, 에러 체크 시스템(1000)은 디코더(DEC)(1010), SYNC 검출기(1020), 및 에러 체커(1030)를 포함하는데, 디코더(1010)는 20-비트 데이터를 17-비트 데이터로 번역한다. 일부 실시예들에서, SPDRAM 커맨드들을 요구하는 테스트의 경우, 에러 체커(1030)는 DATA 커맨드 및 모든 동기 커맨드들을 인식할 수 있다. 일부 실시예들에서, 메모리에 대한 에러 체크는 17-비트 데이터 도메인에서 실행될 수 있다. 테스트 중에, 예를 들어, d[16:0]은 DATA 커맨드 또는 SYNC 커맨드가 차지할 수 있다. d[16:0]이 의도된 커맨드들이 아닌 임의의 다른 커맨드 또는 d[15:0]의 임의의 무효 판독 데이터를 캐리하면, 에러 체커(1030)는 에러를 플래깅하도록 동작한다.
DATA 커맨드는 17-비트 데이터 도메인에서 1-비트 커맨드 필드(d[16])를 가진 2 바이트들(d[15:0])의 데이터로 구성된다. d[16]은 19-비트 인코딩된 데이터 도메인의 e[19]와 동일하다. 즉, d[16] = e[19] 이다. DATA 커맨드의 검출은 e[19] = 1 또는 d[16] = 1로 플래깅되고, 메모리들로부터의 판독 데이터의 타당성 검사를 위해 에러 체커(1030)를 웨이크업(wake up)하는데 사용될 수 있다. 에러 검출기(1030)가 SYNC 커맨드를 검출하면, 이전 상태를 유지하도록 동작할 수 있다.
상술된 바와 같이, 메모리 테스트 패턴들은 반복적일 수 있다. 메모리 테스트 패턴들은, 예를 들어, 모든 메모리 로케이션들에서 0들(또는 1들)을 기록할 수 있으며 이어서 0들(1들)을 판독할 수 있다. 대안으로, 테스트 데이터 및 그 보수(its complement)는, 각각, 모든 짝수 및 홀수 메모리 로케이션들에 기록될 수 있다. 일부 실시예들에서, 시스템은 기존 반복 테스트 패턴들로부터 테스트 속성들을 추출할 수 있다. 일부 실시예들에서, 시스템은 또한 테스트 속성을 의사-랜덤 메모리 테스트 패턴들에 내장할 수 있다. 테스트 속성들은 전용 메모리 패턴 비교기들을 포함하지 않고 SPDRAM 에러 체커에서 테스트 중인 메모리들을 타당성 검사하기 위해 체크될 수 있다. 테스트 패턴들로부터의 테스트 속성들의 추출은, 2009년 7월 2일에 출원된, "컴퓨터 메모리 테스트 구조(Computer Memory Test Structure)"라는 제목의, 미국 특허 출원 일련 번호 제12/497,371호에 제공된 프로세스들을 포함할 수 있다.
도 11은 차동 직렬 IO 결합 와이어들에서 폴트들을 테스트하기 위한 테스트 구조의 일 실시예의 도면이다. 도 11에서, SPDRAM 테스트 생성기(1115), 에러 체커(1120), 및 시리얼라이저-디시리얼라이저(SERDES)(1110)를 포함하는 SPDRAM 디바이스 Mk(1105)는, SPDRAM 테스트 생성기(1165), 에러 체커(1160), 및 SERDES(1155)를 포함하는 SPDRAM 디바이스 Mk+1(1150)과 연결된다. 본 실례에서, (SERDES(1110 또는 1155) 내 트랜지스터로 표기된) 커넥션 제어 함수를 턴 온 또는 오프함으로써, 테스트 경로가 설정될 수 있다. 예를 들어, ser[m,0] = 1 이면, 시리얼라이저의 대응 출력은 포지티브로서 표기될 수 있으며, 디바이스 Mk(1105)의 출력은 디바이스 Mk+1(1150)의 디시리얼라이저에 접속된다. 그러나, 값 ser[m,0] = 0 이면, 시리얼라이저의 출력은 접속해제된다. 제어 함수는 설명을 위해서만 트랜지스터로 표기되며, 제어 함수의 구현은 가지각색의 실시예들에서 각종 형태들을 취할 수 있다. 예를 들어, 제어 함수는, 타겟 신호가 블로킹 또는 억제되도록, 신호 소스를 제어하기 위해 제어 회로 또는 프로그램을 시스템 함수에 포함시킴으로써 실현될 수 있다. 동일한 커넥션 제어 함수가 제어력(controllability) 및 진단 결단성(diagnostic resolution)을 강화하기 위해 디시리얼라이저에서 사용될 수 있다.
도 12는 차동 결합 와이어들에서의 오픈 폴트 검출의 일 실시예의 도면이다. 도 12에서, SPDRAM 테스트 생성기(1215), 에러 체커(1220), 및 SERDES(1210)를 포함하는 SPDRAM 디바이스 Mk(1205)는, SPDRAM 테스트 생성기(1265), 에러 체커(1260), 및 SERDES(1255)를 포함하는 SPDRAM 디바이스 Mk+1(1250)과 연결된다. 일례에서, 도 12에 도시된 바와 같은 깨어진 결합 와이어들은 결합 와이어들을 오픈 상태로 남겨둔다. 이러한 결함들의 검출을 위해, 테스트 경로는 제어 함수 ser[m,0] = 1 및 ser[h,0] = 1 을 인에이블하고 다른 제어 입력들을 논리 0으로 함으로써 셋업될 수 있다. 이러한 테스트 구성에서, 디바이스 Mk(1205) 또는 디바이스 Mk+1(1250)의 송신기가 각각의 시리얼라이저를 통해 1010..1010 테스트 패턴을 모든 접속하는 디시리얼라이저들에게 송신하면, 결합 와이어가 부러지는 경우, 테스트 패턴은 수신 디바이스에서 복구될 수 없다. 따라서, 각각의 디시리얼라이저에서의 데이터 복구의 성공을 체크함으로써 부러진 결합 와이어 결함이 검출되고 위치를 알 수 있다. 일부 실시예들에서, 전원 또는 접지에 대해 차동 결합 와이어들을 모델링하는 스턱 폴트들(stuck-at faults) 및 임의의 다른 결합 와이어들에 대해 부족한 차동 결합 와이어들을 모델링하는 브리징 폴트들(bridging faults)은 제어 함수들을 통해 테스트 경로들을 설정함으로써 유사하게 검출될 수 있다. 스턱 폴트들의 경우, 예를 들어, 일정한 논리 값이 테스트 경로에서 제시되며 테스트 패턴은 복구되지 않는다. 브리징 폴트들을 검출하는 경우, 상이한 테스트 패턴들이 각각의 쌍의 상호 작용 송신기 및 수신기에 적용되면, 브리징 폴트들은 RX에서 테스트 패턴이 복구되는 것을 방지하며 검출된다. 일부 실시예들에서, 테스트 방법들은 2009년 1월 23일에 출원된, "인터커넥션들의 폴트 테스트(Fault Testing for Interconnections)"라는 제목의, 미국 특허 출원 일련 번호 제12/359,025호에 제공된 테스트 방법들을 포함할 수 있다.
도 13은 테스트 디바이스들에 대한 멀티-사이트 테스트 환경 및 테스트 디바이스들 간의 클록 스큐 허용 오차의 일 실시예의 도면이다. 도 13에서, SPDRAM 테스트 생성기(1310), 에러 체커(1315), 시리얼라이저(SER)(1325), 및 디시리얼라이저(DES)(1330)를 포함하는 SPDRAM 디바이스 Mk(1305)는, SPDRAM 테스트 생성기(1360), 에러 체커(1365), SER(1375), 및 DES(1380)를 포함하는 SPDRAM 디바이스 Mk+1(1350)과 연결된다. 디바이스 Mk(1305) 및 디바이스 Mk+1(1350) 간의 신호 경로를 제어하기 위해, DES(1330)는 멀티플렉서(1335) 또는 다른 스위칭 소자와 연결되고, DES(1380)는 멀티플렉서(1385) 또는 다른 스위칭 소자와 연결된다. 그러나, 디바이스들 간의 신호 경로들에 대한 제어들은 상이한 실시예들에서 변할 수 있다.
병렬로 테스트될, 2N 디바이스들 등의, 임의의 짝수의 디바이스들의 경우, 테스트 중인 디바이스들의 N 쌍들은 도 13에 도시된 바와 같이 접속될 수 있다. 본 접속에서, 셀프-루프 백 경로가 각각의 디바이스에 대해 설정되어, 디바이스의 메모리들을 포함하는 디바이스 자체를 테스트하는데 사용될 수 있다. 디바이스들 간의 인터커넥팅 경로는 디바이스 Mk(1305)에 대한 RefClk0 및 디바이스 Mk+1에 대한 RefClk1로서 도시된, 디바이스들의 클록들 간의 클록 스큐를 변경함으로써 디바이스들의 스큐 허용 오차를 타당성 검사하는데 사용될 수 있으며, 여기서, 테스트를 위해 접속된 한 쌍의 디바이스들에 대해 M = 2 이다. 일부 실시예들에서, 직렬 IO 테스트는 메모리 테스트와 별개이다. 디바이스들을 테스트하기 위한 시스템 및 방법의 일 실시예를 설명하기 위해, 직렬 IO 테스트는 메모리 테스트 이전에 개별적으로 실행될 수 있으며, 또는 각각의 테스트가 다른 테스트를 방해하지 않으면서 메모리 테스트와 동시에 실행될 수 있다. 디바이스 Mk의 셀프-루프 백 및 인터-클록 스큐 테스트들의 에러 정보는 각각 ES[Mk] 및 EI[Mk] 로서 표기될 수 있다. 일부 실시예들에서, 차동 결합 와이어 결함들은 셀프-루프 백 테스트 중에 또한 인터커넥팅 경로 테스트 중에 대상이 될 수 있다. 일부 실시예들에서, 결과 에러 정보는 디바이스 Mk(1305)에 대한 Error[Mk] 레지스터 및 디바이스 Mk+1(1350)에 대한 Error[Mk+1] 레지스터에 등록될 수 있다.
도 14는 디바이스들에 대한 셀프-루프 백 테스트 모드들의 실시예들을 도시한다. 도 14에서, SPDRAM 테스트 생성기(1410), 에러 체커(1415), SER(1425), 및 DES(1430)를 포함하는 SPDRAM 디바이스 Mk(1405)는, SPDRAM 테스트 생성기(1460), 에러 체커(1465), SER(1475), 및 DES(1480)를 포함하는 SPDRAM 디바이스 Mk+1(1455)과 연결된다. 디바이스 Mk(1405)의 루프 백 경로를 형성하기 위해 DES(1430)는 멀티플렉서(1435) 또는 다른 스위칭 소자와 연결되고, 디바이스 Mk+1(1450)의 루프 백 경로를 형성하기 위해 DES(1480)는 멀티플렉서(1485) 또는 다른 스위칭 소자와 연결된다. 따라서, 각각의 PHY의 시리얼라이저는 동일한 PHY의 디시리얼라이저에 접속된다.
도 15는 SPDRAM 메모리의 셀프-루프 백 모드의 일 실시예를 도시한다. 본 실례에서, 메모리(1500)(예를 들어, 도 14의 디바이스 Mk(1405) 또는 디바이스 Mk+1(1455))는 DES(1530)로 루프 백 하는, SER(1525)에 신호를 보내기 위해 신호 Test1(본 실례에서는 값 '0'을 가짐)에 의해 제어되는 제1 멀티플렉서(1540) 또는 다른 스위칭 소자에 연결된 스위치 및 포트 로직(1510) 및 메모리 뱅크들(1505)을 포함한다. DES(1530)는, 에러 신호를 제공할 수 있는, SPDRAM 에러 체커(1520)에 신호를 제공하기 위해 라인(1535) 및 경로(1555)에 연결된다. 또한, SPDRAM 테스트 생성기(1515)는 스위치 및 포트 로직(1510)에 생성된 테스트 신호들을 제공하기 위해 신호 Test1(본 실례에서는 값 '1'을 가짐)에 의해 제어되는 제2 멀티플렉서(1550) 또는 다른 스위칭 소자에 연결된다. 셀프-루프 백 테스트 모드에서, 도 15에 도시된 바와 같이, 메모리 인터페이스를 포함하는 메모리들을 테스트하기 위해 생성된 테스트 패턴들은 SPDRAM 테스트 생성기(1515)로부터 생성될 수 있다. 생성된 테스트 커맨드들은 메모리 디바이스 인터페이스에 제공되고(스위치 및 포트 로직(1510) 및 메모리 뱅크들(1505)에 보내짐), 테스트 응답들은 (SER(1525)로부터 DES(1530)로의) 직렬 IO 셀프-루프 백 경로를 통해 에러 체커에 전달된다.
차동 결합 와이어 결함들은 또한 도 11에 도시된 경로 제어를 제공함으로써 동시에 대상이 될 수 있다. 일부 실시예들에서, 직렬 IO 테스트는 메모리를 수반하지 않고 실행된다. 이러한 직렬 IO 테스트는 도 15에서 Test1 = 1을 제공함으로써 설정될 수 있다. 직렬 IO 테스트 모드 중에, 생성된 테스트 패턴들은 시리얼라이저(1525)에 직접 적용되며, 에러 체크를 위해 셀프-루프 백 경로를 통해 연결된 디시리얼라이저(1530)에서 수신된다.
도 16은 인터-디바이스 테스트 경로(an inter-device test path)의 일 실시예의 도면이다. 본 실례에서, 멀티-사이트 테스트 구성의 일 실시예는 테스트 중에 상호 작용하는 2개의 인터커넥트된 디바이스들을 포함한다. 도 16에서, SPDRAM 테스트 생성기(1610), 에러 체커(1615), SER(1625), DES(1630), 및 에러 레지스터(1620)(Error[Mk])를 포함하는 SPDRAM 디바이스 Mk(1605)는, SPDRAM 테스트 생성기(1660), 에러 체커(1665), SER(1675), DES(1680), 및 에러 레지스터(1670)(Error[Mk])를 포함하는 SPDRAM 디바이스 Mk+1(1655)과 연결된다. 디바이스 Mk+1(1655)로부터 경로를 형성하기 위해 DES(1630)는 멀티플렉서(1635) 또는 다른 스위칭 소자와 연결되고, 디바이스 Mk(1605)로부터 경로를 형성하기 위해 DES(1680)는 멀티플렉서(1685) 또는 다른 스위칭 소자와 연결된다.
본 실례에서, 각각의 디바이스의 시리얼라이저는 다른 디바이스의 디시리얼라이저에 접속된다. 생성된 테스트 패턴들은 한 디바이스의 시리얼라이저로부터 송신되고 다른 디바이스의 디시리얼라이저에서 복구된다. 복구된 테스트 패턴들은 그 후 에러들에 대해 체크된다. 그러나, 이 테스트 구성에 대한 문제는, 에러가 국부적이 아니라는 점, 즉, 디바이스의 송신기와 관련된 에러가 다른 디바이스의 에러 체커에서 검출되고 동일한 디바이스의 에러 검출기에 의해 보고되는 에러에는 반영되지 않는다는 점이다. 따라서, 테스트 후에, 에러 정보는 에러 로컬리제이션을 제공하기 위해 디바이스들(Error[Mk](1620) 및 Error[Mk+1](1670)) 간에 전달된다. SPDRAM 커맨드 생성기(1610 또는 1660)는 에러 체커로부터 에러 정보를 수신하고 정보를 다른 접속 디바이스에 송신한다. 에러 정보가 도착할 때, 에러 체커(1615 또는 1665)는 수신된 에러 정보에 기초하여 에러 정보를 갱신한다. 일부 실시예들에서, 에러 레지스터들(1620 및 1670)은 2개의 상호 작용 디바이스들 간에 교환된다. 각각의 에러 체커는 교환된 에러 레지스터들의 콘텐츠에 기초하여 최종 에러를 갱신한다. 일례의 멀티-사이트 테스트는 다음과 같이 요약될 수 있다:
1. ctrl = 0; // 셀프-루프 백 테스트 구성 //
2. 메모리들을 독립적으로 포함하는 각각의 디바이스를 테스트한다;
3. ES[Mk]를 획득한다;
4. ctrl = 1; // 인터-클록 스큐 테스트 구성 //
5. 인터-클록 스큐 허용 오차 테스트를 위해 테스트한다;
6. EI[Mk]를 획득한다;
7. 셀프-루프 백 테스트 및/또는 인터-클록 스큐 허용 오차 테스트의 에러 정보를 교환한다; 및
8. 교환된 에러 정보에 기초하여 에러 정보를 갱신한다.
이하에 제공되는 표 1은 셀프-루프 백 테스트 및 인터-클록 스큐 테스트로부터 획득된 에러 정보에 기초하여 테스트 결정들을 요약한다. 에러 지시자들 ES[Mk], EI[Mk] 및 E'I[Mk+1]은 디바이스 Mk의 송신기(TX[Mk]) 및 수신기(RX[Mk])를 수반하는 테스트 경로들로부터 획득된 테스트 결과들을 포함한다. 이 표에서, ES[Mk]는 셀프-루프 백 테스트의 에러 정보를 포함한다. 인터-클록 스큐 테스트의 에러 정보는 2개의 상호 작용 디바이스들 Mk 및 Mk+1에 분배된다. EI[Mk]로 표기된, RX[Mk]에 관한 인터-클록 스큐 테스트의 에러 정보는 디바이스 Mk의 에러 체커로부터 획득된다. 그러나, TX[Mk]에 관한 에러 정보는 E'I[Mk+1]로 표기되며, 디바이스 Mk+1에서 유효하고, 데이터, 예를 들어, 테스트 완료 후에 제공된 데이터의 교환을 통해 획득된다. 일부 실시예들에서, 표 1에 포함되지 않은, E'S[Mk+1]로서 표기된 디바이스 Mk+1의 셀프-루프 백 테스트의 테스트 결과는 디바이스 Mk의 테스트 결정을 정련하기 위해 포함된다. 일부 실시예들에서, 인터-클록 스큐는 에러 정보 교환 중에 0으로 설정될 수 있다. 용어 E'I[Mk+1]은 디바이스 Mk+1에 있는 EI[Mk+1]의 복사된 또는 교환된 버전을 나타낸다. 테스트 중에 에러가 검출되지 않으면, ES[Mk] = 0, EI[Mk] = 0 및 E'I[Mk+1] = 0이고, 디바이스는 테스트를 통과한다. 그러나, ES[Mk] = 1, EI[Mk] = 1 및 E'I[Mk] = 1 이면, 디바이스는 테스트 실패이다. 일부 실시예들에서, ES[Mk] = 1이고 셀프-루프 백 테스트 실패가 아닌 것에 의해 동반되는 모든 다른 실패들이 중요하지 않다고 간주되면, 디바이스는 결함이 있는 것으로 결정된다. 일부 실시예들에서, 중요하지 않은 실패들을 가진 버려진 디바이스들은 통과 디바이스들에 의해 차후에 다시 테스트된다. 리테스트로부터 빠진 디바이스들은 더 작은 클록 스큐 임계값을 더 사용해서 더 차단될 수 있다. 일부 실시예들에서, E'S[Mk+1]은 인터-클록 스큐 테스트의 무효력(invalidity)을 나타내기 위해 포함된다. 이는, 셀프-루프 백 테스트에 실패한 디바이스가 인터-클록 스큐 테스트에 신뢰될 수 없기 때문에 실행된다. 미미하게 실패한 디바이스 Mk(즉, ES[Mk] = 0)가 E'S[Mk+1] = 1을 포함하면, 개별적으로 버려지고 다시 테스트된다.
일부 실시예들에서, 표 1에 제공된 개별 실패 경우들은 진단 결단성을 증가시키는데 사용될 수 있다. 예를 들어, 테스트 중인 디바이스들은 인터-클록 스큐 테스트 중에 실패할 수 있다. 본 일례에서, ES[Mk] = 0 이고 EI[Mk] = 1 이면, 실패는 RX[Mk] 및 TX[Mk+1] 간의 클록 스큐 및/또는 TX[Mk+1]의 건전성(health)과 관련된다고 유추할 수 있다. 대응 데이터가 검사된 후에, 스큐는 실패한 디바이스가 용인할 수 있는 임계값 스큐를 찾기 위해 변할 수 있다. 디바이스들이 셀프-루프 백 테스트에서만 실패하면, 즉, ES[Mk] = 1 이고 EI[Mk] = E'I[Mk+1] = 0 이면, 일부 결함들이 TX[Mk] 및 RX[Mk]의 통신의 실패를 야기했을 수도 있다. 예를 들어, 일부 결함들은 TX[Mk]의 차동 신호들 간의 인트라-페어 스큐(intra-pair skew)를 증가시키지만, RX[Mk]의 인트라-페어 스큐 허용 오차는 감소시킬 수 있다. 따라서, 셀프-루프 백 테스트 중에 TX[Mk] 및 RX[Mk]가 접속될 때, 테스트 패턴들은 RX[Mk]에서 적절히 복구될 수 없으며 따라서 패턴들은 테스트에 실패한다. 그러나, 접속 TX[Mk+1] 또는 RX[Mk+1]이 테스트 중에 인트라-페어 스큐를 극복하는 것을 도울 수 있기 때문에, TX[Mk] 및 RX[Mk]는 인터-클록 스큐 테스트를 통과할 수 있다. 일부 실시예들에서, TX 및 RX를 둘 다 포함하는 실패한 디바이스는 진단에 대해 특징지어질 수 있다. 임의의 다른 인터-클록 스큐 실패와 조합된 셀프-루프 백 테스트 실패는 더 확고한 실패라고 유추될 수 있다. 표 1의 마지막 3개의 경우들은 실패한 컴포넌트들을 다룬다. 일부 실시예들에서, 인터-클록 테스트에서만 실패한 디바이스들은 미미하게 통과된 것으로 간주될 수 있다. 미미하게 통과된 디바이스들은 통과한 디바이스들로부터 별도로 버려질 수 있으며, 감소된 인터-클록 스큐 허용 오차가 용인될 수 있는 애플리케이션들에 적용될 수 있다.
Figure 112012062238435-pct00001
일부 실시예들에서, 시스템은 결함 파트들의 체계적인 로케이션을 제공한다. 이러한 설명을 위해, 도 13에서 제시된 멀티-사이트 테스트 환경이 가정될 수 있지만, 실시예들은 이러한 구현으로만 한정되지는 않는다. 일부 실시예들에서, 멀티-사이트 테스트는 가변 테스트 경로들을 통해 실행될 수 있으며, 각각의 경로의 결과들은 수집될 수 있다. 예를 들어, 지정된 테스트 경로는 ctrl을 강제로 지정된 상태로 되게 함으로써 획득될 수 있기 때문에, 테스트 경로는 신호 "ctrl"의 상태를 사용해서 표현될 수 있다. 셀프-루프 백 테스트 경로를 통한 멀티-사이트 테스트는, 예를 들어, ctrl = 0으로 표현될 수 있으며, 인터-클록 스큐 테스트 경로는 ctrl = 1로 표현될 수 있다.
이하의 표 2 및 표 3은 실패한 테스트 경로들을 구성하는 TX 및 RX 값들의 리스트를 요약한다. 표 2 및 표 3에서, TX[Mk] 및 RX[Mk]는 TMk 및 RMk로 표기된다. ES[Mk] 및 EI[Mk] 로 표시된 실패한 테스트 경로들에 포함된 송신기들 및 수신기들의 리스트는 FAIL (Mk, ES[Mk], EI[Mk])로서 표기된다. 예를 들어, 셀프-루프 백 테스트에서는 통과이지만 인터-클록 스큐 테스트에서는 실패임을 나타내는 FAIL (Mk, ES[Mk], EI[Mk])는 FAIL (Mk, 0, 1)로서 표기될 수 있다. 테스트 중인 디바이스 D에 대해서는, FAIL (D, ES[D], EI[D])는
Figure 112012062238435-pct00002
로서 정의되며,
Figure 112012062238435-pct00003
는 데카르트 곱들(Cartesian products)의 집합이고, S 및 I는 각각 셀프-루프 백 테스트 및 인터커넥션 테스트를 나타낸다.
Figure 112012062238435-pct00004
및
Figure 112012062238435-pct00005
는, 각각,
Figure 112012062238435-pct00006
및
Figure 112012062238435-pct00007
로 약기될 수 있다. 예를 들어, 디바이스 Mk의 셀프-루프 백 테스트 경로로부터 야기된 에러는
Figure 112012062238435-pct00008
로 표현될 수 있다. 일부 실시예들에서, 상호 작용 디바이스들의 모든 에러 정보는 개별적으로 분석에 유효하게 될 수 있기 때문에, 인터-클록 스큐 테스트에 관한 에러 정보의 교환은 진단을 위해서는 불필요하다. 셀프-루프 백 테스트로부터 야기된 FAIL (Mk, ES[Mk], EI[Mk])는 표들의 제2 행에 제공되며, ES[Mk], EI[Mk] = 1, 0이다. 유사하게, 인터-클록 스큐 테스트로부터 야기된 FAIL (Mk, ES[Mk], EI[Mk])는 표들의 제3 행에 제공되며, ES[Mk], EI[Mk]) = 0, 1이다.
셀프-루프 백 테스트 및 인터-클록 스큐 테스트 둘 다로부터 야기된 FAIL (Mk, ES[Mk], EI[Mk])는 모든 다른 경우들의 합집합 연산(a set union operation)에 의해 획득될 수 있다. 즉,
Figure 112012062238435-pct00009
Figure 112012062238435-pct00010
이며, (RMk, *)는 (RMk, I), 및 (RMk, S)를 나타낸다. (RMk, *)로 표시되는 RMk 등의 모든 테스트 경로에서 실패한 컴포넌트는 결함이 있을 공산이 있다. 동일한 분석이 디바이스 Mk+1에 대해 실행될 수 있다.
Figure 112012062238435-pct00011
Figure 112012062238435-pct00012
일부 실시예들에서, 도 13에서 디바이스들 Mk 및 Mk+1에 대해 수집된 실패 정보는 또한 다음과 같이 결함 파트들의 위치를 찾는데 사용될 수 있다.
Figure 112012062238435-pct00013
예를 들어, 멀티-사이트 테스트가 FAIL(Mk, 0, 1) 및 FAIL(Mk+1, 1, 0)을 야기했으면,
Figure 112012062238435-pct00014
Figure 112012062238435-pct00015
이다. 집합 연산의 결과는, TX[Mk+1]이 결함이 있을 수 있음을 나타낸다. 계산된 실패 정보에 의해, 수신기는 실패의 근본 원인을 찾기 위해 더 분석될 수 있다.
일부 실시예들에서, 멀티-사이트 테스트의 진단의 프로시져는 디바이스들 Mk 및 Mk+1의 모든 쌍들에 대해 다음과 같이 요약될 수 있다:
1. ctrl = 0;
3. 멀티-사이트 셀프-루프 백 테스트를 실행한다;
4. ES[Mk] 및 ES[Mk+1]을 결정한다;
5. ctrl = 1;
6. 정의된 인터-클록 스큐로 멀티-사이트 인터-클록 스큐 테스트를 실행한다;
7. EI[Mk] 및 EI[Mk+1]을 결정한다;
8. F(Mk, Mk+1) = FAIL(Mk, ES[Mk], EI[Mk+1]) ∪ FAIL(Mk, ES[Mk+1], EI[Mk])를 계산한다;
9. F(Mk, Mk+1) = { } 이면, 단계 14로 가라;
10. ∀(Xj,*) ∈ F(Mk, Mk+1) 이면, 디바이스 J의 Xj는 결함이 있을 수 있으며, j ∈ {Mk, Mk+1} 이다
11. F(Mk, Mk+1) = F(Mk, Mk+1) - {(Xj,*)|(Xj,*) ∈ F(Mk, Mk+1)};
12. FAIL(j,0,1) ⊂ F(Mk, Mk+1) 이면, {(Tj,I), ((Rj
Figure 112012062238435-pct00016
1, I)}의 미미한 실패;
13. FAIL(j,1,0) ⊂ F(Mk, Mk+1) 이면, {(Tj,S), ((Rj, S)}의 셀프-루프 백 실패; 및
14. 필요한 경우, 인터-클록 스큐를 변경하고 단계 6으로 리턴하라.
(배타적 논리합(exclusive-OR) 논리 연산은 위에서 심볼
Figure 112012062238435-pct00017
로 표기됨.)
도 17은 멀티-사이트 테스트 아키텍처의 일 실시예의 셀프-루프 백 커넥션들의 도면이다. 본 실례에서, 각각의 시리얼라이저의 네가티브 노드는 동일한 포트의 디시리얼라이저의 포지티브 노드에 변환된 신호를 캐리한다. 본 실례에서, SPDRAM 디바이스 Mk(1705)는 SPDRAM 디바이스 Mk+1(1710)에 연결된다. 시리얼라이저(1730) 및 디시리얼라이저(1735)를 가진 디바이스 Mk(1705)의 각각의 포트(1725)는, 시리얼라이저(1730)의 네가티브 노드가 동일한 포트의 디시리얼라이저(1725)의 포지티브 노드에 연결되도록 구성된다. 유사하게, 시리얼라이저(1750) 및 디시리얼라이저(1755)를 가진 디바이스 Mk+1(1715)의 각각의 포트(1745)는, 시리얼라이저(1750)의 네가티브 노드가 동일한 포트의 디시리얼라이저(1755)의 포지티브 노드에 연결되도록 구성된다. 또한, 시리얼라이저(1730)의 포지티브 노드가 디시리얼라이저(1755)의 네가티브 노드에 연결되고, 시리얼라이저(1750)의 포지티브 노드가 디시리얼라이저(1735)의 네가티브 노드에 연결되도록, 디바이스 Mk(1705)의 각각의 포트(1725)는 디바이스 Mk+1(1710)의 포트(1745)에 연결된다. 일부 실시예들에서, 상이한 연결 할당들이 동일한 테스트에 대해 이루어진다.
도 18은 멀티-사이트 테스트 아키텍처의 도면이다. 일부 실시예들에서, 테스트 아키텍처는 릴레이들 없이 도 18에 제공된 바와 같이 구현될 수 있다. 도 18에서, SPDRAM 테스트 생성기(1810), 에러 체커(1815), 시리얼라이저(SER)(1825) 및 디시리얼라이저(DES)(1830)를 가진 PHY(1840)를 포함하는 SPDRAM 디바이스 Mk(1805)는, SPDRAM 테스트 생성기(1860), 에러 체커(1865), SER(1875) 및 DES(1880)를 가진 PHY(1890)포함하는 SPDRAM 디바이스 Mk+1(1855)과 연결된다. SER(1825)의 포지티브 노드 및 SER(1875)의 네가티브 노드는 신호 ctrl에 의해 제어되는 트랜지스터들에 의해 접속 또는 접속해제되며, SER(1825)의 네가티브 노드 및 SER(1875)의 포지티브 노드는 신호 ~ctrl에 의해 제어되는 트랜지스터들에 의해 접속 또는 접속해제된다. 본 실례에서, 각각의 시리얼라이저는 셀프-루프 백 테스트 경로를 통해 동일한 디바이스의 디시리얼라이저에 접속되고 인터-클록 스큐 테스트 경로를 통해 다른 디바이스의 디시리얼라이저에 접속될 수 있다. 일부 실시예들에서, 셀프-루프 백 테스트 경로는 평평한 레이아웃 트레이스(a planar layout trace)를 유지하기 위해 보완적인 포트들을 접속함으로써 설정되며, 평평한 레이아웃 트레이스는 교차하는 와이어들이 없는 레이아웃 트레이스이다. 일부 실시예들에서, 테스트 아키텍처는 접속 디바이스들의 모든 쌍들의 시리얼라이저 및 디시리얼라이저에서 테스트되는 클록 스큐 허용 오차를 포함하며, 차동 결합 와이어 테스트는 멀티-사이트 테스트 방식에 자연히 내장된다. 동일한 테스트 및 진단 분석은 {T,R}x{S,I} 대신 {T,R}x{+,-}를 사용함으로써 이 테스트 아키텍처에서 실행될 수 있다.
도 19는 셀프-루프 백 테스트 경로를 통한 디바이스 테스트를 위한 멀티-사이트 테스트 구성의 일 실시예의 도면이다. 도 20은 인터-클록 스큐 테스트 경로들을 통한 스큐 허용 오차 테스트의 일 실시예의 도면이다. 도 19 및 도 20은 도 18과 관련해서 기술된 소자들을 포함했다. 도 19에 도시된 바와 같이, ctrl = 0 이면, 셀프-루프 백 테스트 경로들은 2개의 차동 와이어들 중 하나를 사용해서 각각의 디바이스의 모든 쌍들의 시리얼라이저 및 디시리얼라이저 간에 설정된다. 오직 한 쌍의 시리얼라이저 및 디시리얼라이저만이 도 19에 도시되어 있다. 동일한 테스트들이 도 13 내지 도 15와 관련해서 기술된 바와 같이 디바이스에 적용될 수 있다. ctrl = 1 이면, 스큐 허용 오차가 도 16과 관련해서 기술된 바와 같이 동일한 방식으로 이 테스트 구성에서 테스트될 수 있다. 유사하게, 에러 정보는 스큐 허용 오차 테스트의 끝에서 교환될 수 있다.
도 21은 컴퓨터 메모리 보드들 또는 다른 메모리 디바이스들의 멀티-사이트 테스트를 위한 한 프로세스의 일 실시예를 도시한 흐름도이다. 본 실례에서, 다수의 메모리 보드들이 테스트를 위해 수신되고(2105), 특정 수의 메모리 보드들이 테스트를 위해 설치된다. 메모리 보드들은 SPDRAM 메모리 보드들이다. 구현에 따라, 임의의 수의 메모리 보드들은 동시에 테스트될 수 있다. 일부 실시예들에서, 테스트를 위해, 제어 신호 또는 신호들이, 데이터 경로들을 설정하기 위해 각각의 메모리 보드에 대한 테스트 릴레이들 또는 스위치들을 제어하는 제어 신호 등의 제어 신호들에 대한 데이터 경로를 설정하기 위해 송신될 수 있다(2115). 데이터 경로들은 인터-디바이스 테스트들에 대한 경로들 및 셀프-루프 백 테스트들에 대한 경로들을 포함할 수 있다. 메모리 보드들 간의 클록 스큐의 도입을 포함할 수 있는, 클로킹(clocking)이 각각의 메모리 보드에 제공될 수 있다(2120). 테스트 패턴 신호들은 하나의 또는 그 이상의 메모리 보드들에서 생성될 수 있으며(2125), 테스트 신호들은 메모리 보드들에 의해 수신될 수 있다(2130). 수신된 신호들은 각각의 수신 메모리 보드의 하나의 또는 그 이상의 에러 체커들을 사용해서 체크된다(2135).
테스트될 더 많은 테스트 신호 경로들 또는 클록 스큐 세팅들이 있으면(2140), 메모리 보드들에 대한 데이터 경로, 클로킹, 또는 그 둘 다는 변경되며(2145), 테스트가 반복된다. 테스트가 완료될 때, 테스트된 메모리 보드들에 대한 실패 정보가 수집된다(2150). 특정 식별 보드들의 추가 테스트가 요구될 수 있다(2155). 결함이 있는 보드들은 그 후 보드 테스트들에 대한 수집된 실패 정보에 적어도 부분적으로 기초하여 식별된다(2160).
도 22는 일 실시예에서 사용될 수 있는 컴퓨팅 디바이스의 일 실시예의 도면이다. 본 실례에서, 본 설명에 적절하지 않은 특정 표준 및 널리 공지된 컴퓨터들은 도시되지 않으며, 도시된 특정 소자들은 컴퓨팅 디바이스의 일 실시예에 포함되지 않을 수 있다. 일부 실시예들에서, 디바이스(2200)는 정보를 전달하기 위한 인터커넥트 또는 크로스바(2205) 또는 다른 통신 수단들을 포함한다. 디바이스(2200)는 정보를 처리하기 위해 인터커넥트(2205)에 연결된 하나의 또는 그 이상의 프로세서들(2210) 등의 처리 수단을 더 포함한다. 프로세서들(2210)은 하나의 또는 그 이상의 물리적 프로세서들 및 하나의 또는 그 이상의 논리적 프로세서들을 포함할 수 있다. 또한, 프로세서들(2210) 각각은 다수의 프로세서 코어들을 포함할 수 있다. 인터커넥트(2205)는 단순성(simplicity)을 위해 싱글 인터커넥트로서 도시되지만, 다수의 상이한 인터커넥트들 또는 버스들을 나타낼 수 있으며, 이러한 인터커넥트들에 대한 컴포넌트 커넥션들은 변할 수 있다. 일부 실시예들에서, 프로세서들(2210)은 멀티-사이트 컴퓨터 메모리 보드 테스트를 설정 및 실행하기 위해 제공된 제어 신호들 및 테스트 신호 패턴들을 생성하고, 테스트 결과 데이터, 예를 들어, 도 1 내지 도 21에 도시된 바와 같이 수신된 데이터 및 제공된 신호들 및 데이터를 처리 및 평가하는데 사용될 수 있다.
도 22에 도시된 인터커넥트(2205)는 적합한 브리지들, 어댑터들, 또는 제어기들에 의해 접속된 임의의 하나의 또는 그 이상의 개별 물리적 버스들, 지점간 커넥션들, 또는 그 둘 다를 나타내는 추상 개념이다. 인터커넥트(2205)는, 예를 들어, 시스템 버스, PCI 또는 PCIe 버스, 하이퍼트랜스포트(HyperTransport) 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, IIC(I2C) 버스, 또는 종종 "파이어와이어(Firewire)"라고 하는, IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스를 포함할 수 있다. ("고성능 직렬 버스에 대한 표준(Standard for a High Performance Serial Bus)" 1394-1995, IEEE, 1996년 8월 30일 발표, 및 부록들) 디바이스(2200)는, 첨부된 하나의 또는 그 이상의 USB 호환 디바이스들, 예를 들어, 디바이스 A(2275) 및 디바이스 B(2280)가 부착될 수 있는, USB 버스(2270) 등의 직렬 버스를 더 포함할 수 있다.
일부 실시예들에서, 프로세서들(2210)은 하나의 또는 그 이상의 가상 머신들을 지원하는데 사용될 수 있다. 일부 실시예들에서, 디바이스(2200)는 프로세서들(2210)에 의해 실행될 명령들 및 정보를 기억하기 위한 메인 메모리(2220)로서 랜덤 액세스 메모리(RAM) 또는 다른 다른 동적 기억 디바이스를 더 포함한다. 메인 메모리(2220)는 프로세서들(2210)에 의한 명령들의 실행 중에 임시 변수들 또는 다른 중간 정보를 기억하는데 또한 사용될 수 있다. RAM 메모리는, 메모리 콘텐츠의 리프레싱(refreshing)을 요구하는 동적 랜덤 액세스 메모리(DRAM), 및 콘텐츠 리프레싱을 요구하지 않지만 비용이 증가되는 정적 랜덤 액세스 메모리(SRAM)를 포함한다. DRAM 메모리는 동기 동적 랜덤 액세스 메모리(SDRAM) 및 확장된 데이터-아웃 동적 랜덤 액세스 메모리(EDO DRAM) 뿐만 아니라, SPDRAM을 포함할 수 있다. 디바이스(2200)는 또한 프로세서들(2210)에 대한 정적 정보 및 명령들을 기억하기 위한 판독 전용 메모리(ROM)(2225) 또는 다른 정적 기억 디바이스를 포함할 수 있다. 디바이스(2200)는 시스템 BIOS 및 하나의 또는 그 이상의 프리-OS 애플리케이션(pre-OS applications)를 포함하지만, 이들로만 한정되지 않는 특정 소자들의 기억을 위한 하나의 또는 그 이상의 비휘발성 메모리 디바이스들(2230)을 포함할 수 있다.
데이터 스토리지(2235)는 또한 메모리 보드 테스트에 대한 데이터를 포함하지만, 이들로만 한정되지 않는 정보 및 명령들을 기억하기 위해 디바이스(2200)의 인터커넥트(2205)에 연결될 수 있다. 데이터 스토리지(2235)는 자기 디스크, 광 디스크 및 그 대응 드라이브, 또는 다른 메모리 디바이스를 포함할 수 있다. 이러한 소자들은 함께 결합될 수 있으며, 또는 개별 컴포넌트들일 수 있으며, 디바이스(2200)의 다른 소자들의 파트들을 사용할 수 있다. 특정 실시예에서, 데이터 스토리지(2235)는 하드 드라이브(2236)를 포함할 수 있다.
디바이스(2200)는, 또한 최종 사용자에게 정보를 디스플레이하기 위해, 음극선관(CRT) 디스플레이, 액정 디스플레이(LCD), 플라즈마 디스플레이, 또는 임의의 다른 디스플레이 기술 등의 디스플레이(1940)에 인터커넥트(2205)를 통해 연결될 수 있다. 일부 실시예들에서, 디스플레이(2240)는 텔레비전 프로그래밍을 디스플레이하는데 사용될 수 있다. 일부 환경들에서, 디스플레이(2240)는 입력 디바이스의 적어도 일부로서 또한 사용되는 터치 스크린을 포함할 수 있다. 일부 환경들에서, 디스플레이(2240)는, 텔레비전 프로그램의 오디오 부분을 포함하는, 오디오 정보를 제공하기 위한 스피커 등의 오디오 디바이스이거나 오디오 디바이스를 포함할 수 있다. 입력 디바이스(2245)는 정보 및/또는 커맨드 선택들을 프로세서들(2210)에게 전달하기 위해 인터커넥트(2205)에 연결될 수 있다. 각종 구현들에서, 입력 디바이스(2245)는 키보드, 키패드, 터치 스크린 및 스타일러스, 음성 활성화 시스템(voice-activated system), 또는 다른 입력 디바이스, 또는 이러한 디바이스들의 조합들일 수 있다. 포함될 수 있는 사용자 입력 디바이스의 다른 타입은, 방향 정보 및 커맨드 선택들을 하나의 또는 그 이상의 프로세서들(2210)에게 전달하고, 디스플레이(2240)에서의 커서 이동을 제어하기 위한, 마우스, 트랙볼, 또는 커서 방향 키들 등의 커서 제어 디바이스(2250)이다.
하나의 또는 그 이상의 통신 소자들(2255)은 또한 인터커넥트(2205)에 연결될 수 있다. 특정 구현에 따라, 통신 소자들(2255)은 트랜시버, 무선 모뎀, 네트워크 인터페이스 카드, 마더보드의 LAN(Local Area Network), 또는 다른 인터페이스 디바이스를 포함할 수 있다. 통신 소자들(2255)은 이더넷 데이터 등의 네트워크 데이터를 송신하기 위해 네트워크(2265)에 커넥션을 제공할 수 있다. 통신 디바이스(2255)의 사용은, 무선 디바이스들로부터의 신호들의 수신을 포함할 수 있다. 무선 통신들의 경우, 통신 디바이스(2255)는, 요구되는 대로, 임의의 양극 또는 단극 안테나들을 포함하는, 하나의 또는 그 이상의 안테나들(2258)을 포함할 수 있다. 일 실시예에서, 통신 소자들(2255)은 디바이스(2200)를 부적당한 액세스로부터 보호하기 위해 파이어월을 포함할 수 있다.
일부 실시예들에서, 통신 디바이스들(2255)을 통해 수신된 데이터는 멀티-사이트 컴퓨터 메모리 보드 테스트 신호들 및 데이터(2285)를 포함할 수 있다. 일부 실시예들에서, 신호들 및 데이터(2285)는 멀티-사이트 컴퓨터 메모리 보드 테스트를 설정 및 실행하기 위해 제공된 송신된 제어 신호들 및 테스트 신호 패턴들, 및 테스트 결과 데이터, 예를 들어, 도 1 내지 도 21에 도시된 바와 같이 수신된 데이터 및 제공된 신호들 및 데이터를 포함한다.
디바이스(2200)는, 또한, 전원, 배터리, 태양 전지, 연료 전지, 또는 전력을 제공 또는 생성하기 위한 다른 시스템 또는 디바이스를 포함할 수 있는, 파워 디바이스 또는 시스템(2260)을 포함할 수 있다. 파워 디바이스 또는 시스템(2260)에 의해 제공된 전력은 디바이스(2200)의 소자들에 필요한 대로 분배될 수 있다.
상술된 설명에서, 설명을 위해, 다수의 특정 세부사항들이 본 발명의 철저한 이해를 제공하기 위해 기재된다. 그러나, 본 발명이 일부의 특정 세부사항들 없이 구현될 수도 있음이 당업자에게 명백하다. 다른 실례들에서, 널리 공지된 구조들 및 디바이스들은 블록도 형태로 도시된다. 도시된 컴포넌트들 사이에 중간 구조가 있을 수 있다. 본 명세서에 기술 또는 도시된 컴포넌트들은 도시 또는 기술되지 않은 추가 입력들 또는 출력들을 가질 수 있다.
본 발명은 각종 프로세스들을 포함할 수 있다. 본 발명의 프로세스들은 하드웨어 컴포넌트들에 의해 실행될 수 있으며, 또는 범용 또는 특별 목적 프로세서 또는 논리 회로들이 프로세스들을 실행하는 명령들로 프로그래밍되게 하는데 사용될 수 있는 머신 실행 가능 명령들로 구현될 수 있다. 대안으로, 프로세스들은 하드웨어 및 소프트웨어의 조합으로 실행될 수 있다.
본 발명의 일부분들은, 본 발명에 따라 프로세스를 실행하도록 컴퓨터(또는 다른 전자 디바이스들)를 프로그래밍하는데 사용될 수 있는, 프로세서에 의해 실행될 컴퓨터 프로그램 명령들이 저장되어 있는 컴퓨터 판독 가능 매체를 포함할 수 있는, 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터 판독 가능 매체는, 플로피 디스켓들, 광 디스크들, CD-ROM들(compact disk read-only memory), 및 광자기 디스크들, ROM들(read-only memory), RAM들(random access memory), EPROM들(erasable programmable read-only memory), EEPROM(electrically-erasable programmable read-only memory), 자석 또는 광 카드들, 플래시 메모리, 또는 전자 명령들을 저장하기에 적합한 다른 타입의 유형의 미디어/기계 판독 가능 매체를 포함할 수 있는데, 이들로만 한정되지 않는다.
방법들 다수는 가장 기본적인 형태로 기술되지만, 본 발명의 기본 범위를 벗어나지 않고서 프로세스들은 임의의 방법들로부터 삭제되거나 추가될 수 있으며, 정보는 기술된 메시지들 중 임의의 메시지로부터 감해지거나 추가될 수 있다. 다수의 다른 변경들 및 적용들이 달성될 수 있음이 당업자에게 명백하다. 특정 실시예들은 본 발명을 제한하려고 제공되는 것이 아니라 설명을 위해 제공된다. 본 발명의 범위는 상술된 특정 일례들에 의해 결정되지 않으며, 오직 이하의 청구항들에 의해서만 결정된다.
요소 "A"가 요소 "B"에 연결된다고 하면, 요소 A는 요소 B에 직접 연결될 수 있으며, 또는 예를 들어, 요소 C를 통해 간접적으로 연결될 수 있다. 명세서 또는 청구항들이, 컴포넌트, 피처, 구조, 프로세스, 또는 특징 A가 컴포넌트, 피처, 구조, 프로세스, 또는 특징 B를 "야기한다"고 기술할 때, 이는 "A"는 "B"의 적어도 부분적인 원인이지만, "B"를 야기하는 것을 보조하는 적어도 하나의 다른 컴포넌트, 피처, 구조, 프로세스, 또는 특징이 존재할 수 있음을 의미한다. 명세서가, 컴포넌트, 피처, 구조, 프로세스, 또는 특징이 포함될 수 있음("may", "might", or "could" be included)을 나타내면, 특정 컴포넌트, 피처, 구조, 프로세스, 또는 특징은 포함될 필요가 없다. 명세서 또는 청구항이 "하나의(a, an)" 요소를 지칭하면, 이는 기술된 요소들 중 오직 하나만이 존재한다는 것을 의미하지 않는다.
일 실시예는 본 발명의 일 구현 또는 일례이다. 명세서에서, "일 실시예(an embodiment, one embodiment)", "일부 실시예들(some embodiments)" 또는 "다른 실시예들(other embodiments)"에 대한 언급은 상기 실시예들과 관련해서 기술된 특정 피처, 구조, 또는 특징이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함됨을 의미한다. "일 실시예(an embodiment, one embodiment)", 또는 "일부 실시예들(some embodiments)"의 각종 출현들은 모두 반드시 동일한 실시예들과 관련되는 것은 아니다. 본 발명의 일례의 실시예들의 상술된 설명에서, 능률적으로 기술하기 위해 또한 하나 이상의 각종 본 발명의 양상들의 이해를 돕기 위해, 본 발명의 각종 피처들은 종종 단독 실시예, 도면, 또는 설명으로 함께 그룹이 지어짐을 알아야만 한다. 그러나, 본 설명의 방법은 청구된 발명이 각각의 청구항에 명백하게 기재된 것보다 더 많은 피처들을 요구한다는 의도를 반영하는 것으로 해석되지 않을 것이다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명의 양상들은 단독 상술된 실시예의 모든 피처들보다 적게 있다. 따라서, 청구항들은 본 설명에 명백하게 포함되며, 각각의 청구항은 본 발명의 개별 실시예로서 독립적이다.

Claims (39)

  1. 컴퓨터 메모리 디바이스들을 테스트하는 방법으로서,
    복수의 메모리 디바이스들을 연결하는 단계 - 각각의 메모리 디바이스는 시리얼라이저 출력(a serializer output) 및 디시리얼라이저 입력(a deserializer input)을 가지며, 제1 메모리 디바이스의 상기 시리얼라이저 출력은 상기 복수의 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들의 디시리얼라이저 입력과 연결됨 - ;
    각각의 메모리 디바이스의 테스트 생성기를 사용해서 테스트 신호 패턴들을 생성하는 단계; 및
    각각의 메모리 디바이스에서 상기 테스트 신호 패턴을 직렬화하고, 상기 복수의 메모리 디바이스들의 테스트를 위해 상기 직렬화된 테스트 패턴을 송신하는 단계 - 상기 메모리 디바이스들의 테스트는 제1 테스트 모드 및 제2 테스트 모드를 포함하며, 상기 제1 테스트 모드는 직렬 IO(입력-출력) 테스트 모드이고, 상기 제2 테스트 모드는 메모리 인터페이스 테스트 모드임 - 를 포함하며,
    상기 직렬 IO 테스트 모드는 상기 메모리 인터페이스 테스트 모드와 별개이고; 및
    상기 메모리 인터페이스 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가된 테스트 패턴들로 한정되며, 상기 직렬 IO 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가되지 않은 테스트 패턴들을 포함하는 방법.
  2. 제1항에 있어서,
    상기 직렬 IO(입력-출력) 테스트 모드에 대한 테스트 및 상기 메모리 인터페이스 모드에 대한 테스트는 동일한 복수의 IO 링크들을 통해 수행되는 방법.
  3. 제1항에 있어서,
    상기 복수의 메모리 디바이스들의 테스트는, 상기 메모리 디바이스들의 결합 와이어들에서 오픈, 스턱(stuck-at) 및 브리징(bridging) 폴트들 중 하나 또는 그 이상을 포함하는 폴트들에 대한 테스트를 포함하는 방법.
  4. 제3항에 있어서,
    상기 메모리 디바이스들의 결합 와이어들의 테스트를 실행하기 위해 테스트 경로들을 설정하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 복수의 메모리 디바이스들의 테스트는, 테스트 디바이스들 간의 클록 스큐 허용 오차의 테스트를 포함하는 방법.
  6. 제1항에 있어서,
    상기 메모리 인터페이스 테스트 모드는 셀프-루프 백 테스트를 설정하는 것을 포함하고, 상기 셀프-루프 백 테스트는 제1 디바이스의 상기 시리얼라이저를 상기 제1 디바이스의 상기 디시리얼라이저에 접속하는 것을 포함하는 방법.
  7. 제1항에 있어서,
    상기 메모리 인터페이스 테스트 모드는 인터-클록 스큐 테스트를 설정하는 것을 포함하고, 상기 인터-클록 스큐 테스트는 제1 디바이스의 상기 시리얼라이저를 상기 제1 디바이스의 상기 디시리얼라이저에 접속하는 것을 포함하는 방법.
  8. 제1항에 있어서,
    상기 메모리 디바이스들 각각에서 하나의 또는 그 이상의 테스트 신호들을 수신하고, 상기 컴퓨터 메모리 디바이스의 에러 체커를 사용해서 상기 수신된 테스트 신호들을 비교하여, 디바이스 실패들을 결정하는 단계; 및
    상기 메모리 디바이스들의 실패 정보를 수집하는 단계
    를 더 포함하는 방법.
  9. 제8항에 있어서,
    테스트 후에, 상기 수집된 실패 정보를 상기 메모리 디바이스들 사이에서 전달하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서,
    상기 수집된 실패 정보에 적어도 부분적으로 기초하여 하나의 또는 그 이상의 결함 메모리 디바이스들을 식별하는 단계를 더 포함하는 방법.
  11. 제8항에 있어서,
    디바이스가 복수의 테스트 신호 경로들 중 하나의 또는 그 이상의 테스트 신호 경로들에서 기능하면, 상기 디바이스는 미미하게 결함이 있다고 결정하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서,
    상기 복수의 메모리 디바이스들 각각에 대한 타임 스큐를 설정하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 메모리 디바이스들의 복수의 테스트들에 대해 상기 메모리 디바이스들의 상기 타임 스큐들을 변경하는 단계를 더 포함하는 방법.
  14. 제1항에 있어서,
    복수의 테스트 신호 경로들을 설정하고, 각각의 테스트 신호 경로에 대한 실패 정보를 수집하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 복수의 테스트 신호 경로들을 설정하는 단계는 상기 직렬 IO 테스트 모드를 위한 제1 테스트 신호 경로 및 상기 메모리 인터페이스 테스트 모드를 위한 제2 테스트 신호 경로를 설정하는 단계를 포함하는 방법.
  16. 제14항에 있어서,
    상기 복수의 테스트 신호 경로들을 설정하는 단계는 상기 컴퓨터 메모리 디바이스들에 대한 제어 신호들을 송신하는 단계를 포함하는 방법.
  17. 메모리 디바이스로서,
    데이터의 저장을 위한 하나의 또는 그 이상의 메모리 뱅크들;
    데이터를 직렬화하기 위한 시리얼라이저를 포함하는 출력;
    데이터를 역직렬화하기 위한 디시리얼라이저를 포함하는 입력;
    상기 메모리의 테스트를 위해 하나의 또는 그 이상의 테스트 패턴들을 생성하기 위한 테스트 생성기;
    수신된 데이터에서 에러들을 검출하기 위한 에러 검출기;
    상기 메모리 뱅크에 연결된 스위치 및 포트 로직; 및
    상기 메모리 디바이스에 대한 하나의 또는 그 이상의 테스트 경로들을 설정하기 위한 하나의 또는 그 이상의 스위칭 소자들 - 상기 테스트 경로들은 제1 테스트 모드에 대한 제1 테스트 경로 및 제2 테스트 모드에 대한 제2 테스트 경로를 포함하며, 상기 제1 테스트 경로는 직렬 IO(입력-출력) 테스트 모드에 대한 테스트 경로이고, 상기 제2 테스트 경로는 메모리 인터페이스 테스트 모드에 대한 테스트 경로임 - 을 포함하며,
    상기 직렬 IO 테스트 모드는 상기 메모리 인터페이스 테스트 모드와 별개이고; 및
    상기 메모리 인터페이스 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가된 테스트 패턴들로 한정되며, 상기 직렬 IO 테스트 모드에 대해 상기 테스트 생성기에 의해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가되지 않은 테스트 패턴들을 포함하는 메모리 디바이스.
  18. 제17항에 있어서,
    에러 데이터를 메모리 테스트 장치에 제공하기 위한 에러 출력을 더 포함하는 메모리 디바이스.
  19. 제18항에 있어서,
    상기 메모리 디바이스가 제2 메모리 디바이스와 함께 상기 메모리 디바이스의 테스트에 참여할 때, 상기 메모리 디바이스는 상기 메모리 디바이스에 의해 생성 또는 수집된 에러 데이터의 하나의 또는 그 이상의 요소들을 상기 제2 메모리 디바이스에 전달하는 메모리 디바이스.
  20. 제18항에 있어서,
    상기 메모리 디바이스가 제2 메모리 디바이스와 함께 상기 메모리 디바이스의 테스트에 참여할 때, 상기 메모리 디바이스는 상기 제2 메모리 디바이스에 의해 생성 또는 수집된 에러 데이터의 하나의 또는 그 이상의 요소들을 상기 제2 메모리 디바이스로부터 수신하는 메모리 디바이스.
  21. 제17항에 있어서,
    상기 하나의 또는 그 이상의 스위칭 소자들은 출력 시리얼라이저의 하나의 또는 그 이상의 스위칭 소자들을 포함하는 메모리 디바이스.
  22. 제21항에 있어서,
    상기 출력 시리얼라이저의 하나의 또는 그 이상의 스위칭 소자들은 상기 출력 시리얼라이저로부터 상기 입력 디시리얼라이저로의 루프 백 신호들에 대한 상태를 포함하는 메모리 디바이스.
  23. 제17항에 있어서,
    상기 하나의 또는 그 이상의 스위칭 소자들은 시리얼라이저 출력에 적용할 상기 메모리로부터의 데이터 또는 상기 테스트 생성기로부터의 데이터를 선택하기 위한 스위칭 소자를 포함하는 메모리 디바이스.
  24. 제17항에 있어서,
    상기 하나의 또는 그 이상의 스위칭 소자들은 상기 메모리 뱅크에 적용할 입력 디시리얼라이저로부터의 데이터 또는 상기 테스트 생성기로부터의 데이터를 선택하기 위한 스위칭 소자를 포함하는 메모리 디바이스.
  25. 메모리 테스트 장치로서,
    복수의 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들로부터 데이터를 수신하기 위한 입력 - 각각의 메모리 디바이스는 시리얼라이저 출력 및 디시리얼라이저 입력을 가지며, 제1 메모리 디바이스의 상기 시리얼라이저 출력은 상기 복수의 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들의 디시리얼라이저 입력과 연결됨 - ;
    상기 하나의 또는 그 이상의 메모리 디바이스들로부터의 데이터를 에러들에 대해 체크하기 위한 에러 체커(an error checker) - 상기 에러 체커는 상기 복수의 메모리 디바이스들의 제1 양상을 테스트하기 위한 제1 테스트 모드 및 상기 복수의 메모리 디바이스들의 제2 양상을 테스트하기 위한 제2 테스트 모드를 가지며, 상기 제1 테스트 모드는 직렬 IO(입력-출력) 테스트 모드이고, 상기 제2 테스트 모드는 메모리 인터페이스 테스트 모드임 - 를 포함하며,
    상기 직렬 IO 테스트 모드는 상기 메모리 인터페이스 테스트 모드와 별개이고; 및
    상기 메모리 인터페이스 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가된 테스트 패턴들로 한정되며, 상기 직렬 IO 테스트 모드에 대해 테스트 생성기에 의해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가되지 않은 테스트 패턴들을 포함하는 메모리 테스트 장치.
  26. 제25항에 있어서,
    데이터를 제1 데이터 포맷으로부터 제2 데이터 포맷으로 변환하기 위한 디코더를 더 포함하는 메모리 테스트 장치.
  27. 제26항에 있어서,
    상기 제1 데이터 포맷은 제1 수의 비트들을 포함하는 포맷이고, 상기 제2 데이터 포맷은 감소된 수의 비트들을 포함하는 포맷인 메모리 테스트 장치.
  28. 제25항에 있어서,
    상기 하나의 또는 그 이상의 메모리 디바이스들로부터 수신된 데이터는 상기 하나의 또는 그 이상의 메모리 디바이스들에 대한 실패 정보를 포함하며, 상기 메모리 디바이스들은 하나의 또는 그 이상의 테스트 신호들을 수신하고, 컴퓨터 메모리의 에러 체커를 사용해서 상기 수신된 신호들을 비교하여, 디바이스 실패들을 결정하는 메모리 테스트 장치.
  29. 제25항에 있어서,
    상기 메모리 디바이스들을 통해 테스트 신호들에 대한 경로를 설정하기 위한 하나의 또는 그 이상의 스위칭 소자들을 더 포함하고, 상기 스위칭 소자들은 제어 신호들에 의해 제어되는 메모리 테스트 장치.
  30. 제25항에 있어서,
    테스트 패턴 신호들을 생성하기 위한 테스트 패턴 소스를 더 포함하는 메모리 테스트 장치.
  31. 명령어들의 시퀀스들을 나타내는 데이터가 저장되어 있는 비-일시적인 컴퓨터 판독 가능 매체로서,
    상기 명령어들은, 프로세서에 의해 실행될 때, 상기 프로세서로 하여금:
    복수의 메모리 디바이스들을 연결하는 동작 - 각각의 메모리 디바이스는 시리얼라이저 출력 및 디시리얼라이저 입력을 가지며, 제1 메모리 디바이스의 상기 시리얼라이저 출력은 상기 복수의 메모리 디바이스들 중 하나의 또는 그 이상의 메모리 디바이스들의 디시리얼라이저 입력과 연결됨 - ;
    각각의 메모리 디바이스의 테스트 생성기를 사용해서 테스트 신호 패턴들을 생성하는 동작; 및
    각각의 메모리 디바이스에서 상기 테스트 신호 패턴을 직렬화하고, 상기 복수의 메모리 디바이스들의 테스트를 위해 상기 직렬화된 테스트 패턴을 송신하는 동작 - 상기 메모리 디바이스들의 테스트는 제1 테스트 모드 및 제2 테스트 모드를 포함함 -
    을 실행하게 하며,
    상기 제1 테스트 모드는 직렬 IO(입력-출력) 테스트 모드이고, 상기 제2 테스트 모드는 메모리 인터페이스 테스트 모드이며;
    상기 직렬 IO 테스트 모드는 상기 메모리 인터페이스 테스트 모드와 별개이고; 및
    상기 메모리 인터페이스 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가된 테스트 패턴들로 한정되며, 상기 직렬 IO 테스트 모드에 대해 생성된 테스트 패턴들은 상기 메모리 인터페이스 테스트 모드에 대해 허가되지 않은 테스트 패턴들을 포함하는 컴퓨터 판독 가능 매체.
  32. 제31항에 있어서,
    상기 복수의 메모리 디바이스들의 테스트는, 상기 메모리 디바이스들의 결합 와이어들에서 오픈, 스턱 및 브리징 폴트들 중 하나 또는 그 이상을 포함하는 폴트들에 대한 테스트를 포함하는 컴퓨터 판독 가능 매체.
  33. 제32항에 있어서,
    상기 명령어들은, 상기 프로세서로 하여금, 상기 메모리 디바이스들의 결합 와이어들의 테스트를 실행하기 위해 테스트 경로들을 설정하는 것을 포함하는 동작을 실행하게 하는 명령어들을 더 포함하는 컴퓨터 판독 가능 매체.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598898B2 (en) 2010-10-05 2013-12-03 Silicon Image, Inc. Testing of high-speed input-output devices
US9600431B2 (en) 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
US8823426B2 (en) * 2012-10-24 2014-09-02 SK Hynix Inc. Deserializers
US9222981B2 (en) 2012-12-28 2015-12-29 Nvidia Corporation Global low power capture scheme for cores
US9377510B2 (en) 2012-12-28 2016-06-28 Nvidia Corporation System for reducing peak power during scan shift at the global level for scan based tests
US9395414B2 (en) 2012-12-28 2016-07-19 Nvidia Corporation System for reducing peak power during scan shift at the local level for scan based tests
US9535119B2 (en) * 2014-06-30 2017-01-03 Intel Corporation Duty cycle based timing margining for I/O AC timing
CN111208383A (zh) * 2018-11-20 2020-05-29 Oppo（重庆）智能科技有限公司 设备点检方法及装置、设备自动测试线、存储介质
CN109861725B (zh) * 2019-03-19 2024-04-02 北京都是科技有限公司 信号传输系统
CN110674069B (zh) * 2019-09-26 2021-02-19 北京智芯微电子科技有限公司 芯片的数字引脚转换电路及方法、芯片
TWI717952B (zh) * 2019-12-26 2021-02-01 慧榮科技股份有限公司 獨立橋接測試方法
CN111338326B (zh) * 2020-04-07 2022-11-11 华北水利水电大学 一种fpga通用io接口测试的设备和方法
CN112395204B (zh) * 2020-12-04 2024-04-16 京东科技信息技术有限公司 用于获取测试覆盖率的方法、系统、相关装置和介质
CN112911632B (zh) * 2021-02-04 2022-11-29 京信网络系统股份有限公司 点对多点网络测量方法、装置、通信系统和存储介质
TWI805469B (zh) * 2022-08-12 2023-06-11 創意電子股份有限公司 半導體晶片及序列檢查電路
CN115575792B (zh) * 2022-09-08 2023-06-30 杭州国磊半导体设备有限公司 一种多背板架构的ate测试设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184916B2 (en) 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
JP2008210487A (ja) 2007-02-28 2008-09-11 Fujitsu Ltd Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009555B1 (ko) 1989-01-09 1991-11-21 조경연 싱글 포트 듀얼 ram(spdram)
US5138619A (en) 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
JP2909502B2 (ja) * 1992-02-04 1999-06-23 株式会社日立製作所 フレームメモリの試験方法および試験装置
US5568437A (en) 1995-06-20 1996-10-22 Vlsi Technology, Inc. Built-in self test for integrated circuits having read/write memory
US5787097A (en) * 1996-07-22 1998-07-28 Micron Technology, Inc. Output data compression scheme for use in testing IC memories
US6085346A (en) 1996-09-03 2000-07-04 Credence Systems Corporation Method and apparatus for built-in self test of integrated circuits
US5923675A (en) 1997-02-20 1999-07-13 Teradyne, Inc. Semiconductor tester for testing devices with embedded memory
JP2001014890A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 半導体装置および半導体装置のテスト方法
US20090100295A1 (en) * 2000-01-06 2009-04-16 Super Talent Electronics, Inc. Reliable memory module testing and manufacturing method
US6928593B1 (en) 2000-09-18 2005-08-09 Intel Corporation Memory module and memory component built-in self test
US6424583B1 (en) * 2000-11-30 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd System and measuring access time of embedded memories
US6874107B2 (en) 2001-07-24 2005-03-29 Xilinx, Inc. Integrated testing of serializer/deserializer in FPGA
US7099278B2 (en) * 2001-08-10 2006-08-29 Broadcom Corporation Line loop back for very high speed application
JP3446124B2 (ja) 2001-12-04 2003-09-16 科学技術振興事業団 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置
US7161964B2 (en) * 2002-09-11 2007-01-09 Lucent Technologies Inc. Reconfigurable ADD/DROP, multiplexer/demultiplexer using a transceiver with loop-back function
JP3632692B2 (ja) * 2003-01-30 2005-03-23 セイコーエプソン株式会社 テスト回路、集積回路及びテスト方法
JP3632691B2 (ja) * 2003-01-30 2005-03-23 セイコーエプソン株式会社 テスト回路、集積回路及びテスト方法
US7082557B2 (en) * 2003-06-09 2006-07-25 Lsi Logic Corporation High speed serial interface test
US6925408B2 (en) 2003-09-08 2005-08-02 Texas Instruments Incorporated Mixed-signal core design for concurrent testing of mixed-signal, analog, and digital components
US7526033B2 (en) 2005-02-04 2009-04-28 Agere Systems Inc. Serializer deserializer (SERDES) testing
US20060253663A1 (en) * 2005-05-06 2006-11-09 Micron Technology, Inc. Memory device and method having a data bypass path to allow rapid testing and calibration
JP4261515B2 (ja) 2005-06-27 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体メモリのバーンイン試験方法
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US7535242B2 (en) 2006-05-03 2009-05-19 Rambus Inc. Interface test circuit
JP4878215B2 (ja) * 2006-05-26 2012-02-15 ルネサスエレクトロニクス株式会社 インタフェース回路及びメモリ制御装置
KR100800472B1 (ko) * 2006-06-23 2008-02-04 삼성전자주식회사 스택 패키지(ｓｔａｃｋ ｐａｃｋａｇｅ)용 반도체메모리장치 및 이의 독출 데이터 스큐 조절방법
US7793179B2 (en) * 2006-06-27 2010-09-07 Silicon Image, Inc. Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers
US20080016421A1 (en) 2006-07-13 2008-01-17 International Business Machines Corporation Method and apparatus for providing programmable control of built-in self test
US7403027B2 (en) 2006-10-30 2008-07-22 Intel Corporation Apparatuses and methods for outputting signals during self-heat burn-in modes of operation
US7698088B2 (en) * 2006-11-15 2010-04-13 Silicon Image, Inc. Interface test circuitry and methods
US7508724B2 (en) 2006-11-30 2009-03-24 Mosaid Technologies Incorporated Circuit and method for testing multi-device systems
JP2008145361A (ja) * 2006-12-13 2008-06-26 Renesas Technology Corp 半導体装置
US7676709B2 (en) * 2007-03-23 2010-03-09 Texas Instruments Incorporated Self-test output for high-density BIST
JP2008305450A (ja) 2007-06-05 2008-12-18 Renesas Technology Corp テストシステムとテスト方法
CN101582045A (zh) * 2008-05-16 2009-11-18 鸿富锦精密工业（深圳）有限公司 计算机测试系统及方法
US8386867B2 (en) * 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184916B2 (en) 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
JP2008210487A (ja) 2007-02-28 2008-09-11 Fujitsu Ltd Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム

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Publication number Publication date
TWI512454B (zh) 2015-12-11
US20110167308A1 (en) 2011-07-07
JP5667644B2 (ja) 2015-02-12
EP2614437A4 (en) 2016-03-16
EP2614437A2 (en) 2013-07-17
US8839058B2 (en) 2014-09-16
JP2013531329A (ja) 2013-08-01
KR20120115358A (ko) 2012-10-17
WO2011084928A2 (en) 2011-07-14
US20140026006A1 (en) 2014-01-23
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