WO2006100959A1 - 試験装置、試験方法、及び試験制御プログラム - Google Patents

試験装置、試験方法、及び試験制御プログラム Download PDF

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    • G06F11/26—Functional testing

Definitions

  • Test apparatus test apparatus, test method, and test control program
  • the present invention relates to a test apparatus, a test method, and a test control program.
  • the present invention relates to a test apparatus, a test method, and a test control program for testing a device under test by a test process executed by a central processing unit.
  • This application is related to the following Japanese applications. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a semiconductor test apparatus having a plurality of test modules for testing a plurality of devices under test has been used.
  • This semiconductor test apparatus has a plurality of central processing units each corresponding to a plurality of test modules, and each test module is controlled by a central processing unit provided corresponding to the test module. Receive. As a result, multiple devices under test can be tested in parallel to increase test efficiency.
  • a central processing unit that is available as a general-purpose component at a relatively low cost has an MTBF (Mean Time Between Failure) of 20 to 30 years. This is a sufficiently long time when a single central processing unit is used, or when a plurality of central processing units are used with a small number of about 5 or less.
  • MTBF Mel Time Between Failure
  • the number of devices to be tested simultaneously by a single semiconductor test equipment is around several hundreds, and even if multiple devices can be tested with one test module, at least About 100 central processing units are required.
  • an object of the present invention is to provide a test apparatus, a test method, and a test control program that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims. Further, the dependent claims define further advantageous specific examples of the present invention. Means for solving the problem
  • a test apparatus for testing a plurality of devices under test, wherein the plurality of devices under test are connected to the plurality of devices under test.
  • the determined operation mode is a parallel test mode in which the same test is simultaneously performed in parallel by the plurality of test modules
  • the plurality of test modules can be obtained by executing a predetermined test process.
  • An independent test that controls the test operation in each of the plurality of test modules so that the specified operation mode is independently performed by each of the plurality of test modules.
  • a test process for controlling the test module is executed for each test module, and the plurality of test modules are controlled in parallel by switching the test processes.
  • each of the plurality of test modules is controlled by a corresponding test process
  • the test processing is performed based on the content of the control, and the central processing unit performs the specified operation mode.
  • both the first test module and the second test module are compatible with the first test module while waiting for control by the corresponding test process.
  • First to Execution of the test process is completed prior to execution of the second test process corresponding to the second test module, and the first test module is performing a test operation.
  • the second test module may be controlled by:
  • the central processing unit replaces the first test process with the above while the first test process is accessing the first test module and is in a waiting state.
  • a second test process may be performed.
  • the central processing unit when the central processing unit terminates access to the first test module by the first test process, the central processing unit replaces execution of the second test process with the first test process. Execution may be resumed.
  • a test method for testing the plurality of devices under test using a test apparatus for testing the plurality of devices under test wherein the test apparatus includes the plurality of devices under test.
  • a plurality of test modules which are connected to the device under test and test the plurality of devices under test; and a central processing unit which controls the test operation of the plurality of test modules based on a designated operation mode.
  • the operation mode designated by the central processing unit is a parallel test mode in which the same test is simultaneously performed in parallel by the plurality of test modules, a predetermined test process is performed. Controlling the test operation in each of the plurality of test modules by executing, and the designated operation mode is set in each of the plurality of test modules.
  • the test process for controlling the test module is executed for each test module, and a plurality of the test processes are switched.
  • a test control program for controlling a test apparatus for testing a plurality of devices under test, wherein the test apparatus is connected to the plurality of devices under test.
  • a plurality of test modules that test the plurality of devices under test; and a central processing unit that controls test operations of the plurality of test modules based on a designated operation mode, the central processing unit
  • the designated operation mode allows the plurality of test modules to simultaneously perform the same test in parallel.
  • the test operation in each of the plurality of test modules is controlled by executing a predetermined test process, and the designated operation mode is controlled by each of the plurality of test modules.
  • a test process for controlling the test module is executed for each test module, and the test process is executed by switching a plurality of the test processes.
  • a test control program that controls multiple test modules in parallel is provided.
  • the failure rate of the semiconductor test apparatus can be reduced by reducing the number of central processing units required for the test control.
  • FIG. 1 shows a configuration of the test apparatus 10 when the test apparatus 10 operates in the parallel test mode.
  • the test apparatus 10 includes test modules 20 —:! To 4 and a central processing unit 30.
  • the test module 20— :! to 4 is connected to a device under test (DUT) 25— :! to 4, and tests the device under test 25— :! to 4.
  • DUT device under test
  • each of the test modules 20— :! to 4 is connected to each of the devices under test 25— :! to 4, and tests the corresponding device under test.
  • the central processing unit 30 determines whether the test module 20 — :! ⁇ is based on the designated operation mode.
  • Control 4 test operations For example, this figure shows a configuration when the designated operation mode is a parallel test mode in which the same test is simultaneously performed in parallel by a plurality of test modules. That is, in this case, the central processing unit 30 uses a predetermined test.
  • the test operation in each of the test modules 20-1 to 4 is controlled by executing the test process 35 which is a test process.
  • the test process 35 transmits, for example, parameters necessary for the test operation to the test modules 20— :! to 4 at the same time, and the test module 20— :! Set in each of ⁇ 4.
  • the test process 35 is a test module 20—! It is also possible to collect the test results from the test operation performed in each of ⁇ 4 and judge the quality of the device under test 25_1 ⁇ 4.
  • FIG. 2 shows a configuration of the test apparatus 10 when the test apparatus 10 operates in the independent test mode. Similar to the configuration in Fig. 1, the test apparatus 10 has a test module 20—! To 4 and a central processing unit 30. Test module 20—! ⁇ 4 is the device under test 25—! ⁇ Connect to 4 and test device under test 25_1 ⁇ 4. The central processing unit 30 performs the following processing when the designated operation mode is an independent test mode in which different tests are performed independently by each of the plurality of test modules.
  • the central processing unit 30 executes, for each test module, a test process for controlling the test module. That is, the central processing unit 30 associates each of the test modules 20— :! to 4 with a test process 38— :! Perform each of ⁇ 4.
  • the central processing unit 30 controls the test modules 20 — :! ⁇ 4 in parallel by switching and executing each of the test processes 38 — :! ⁇ 4.
  • each of the test processes 38— :! to 4 uses a common control line, such as a PCI bus, for the force control for controlling each of the test modules 20— :! to 4 independently. Also good.
  • the different tests controlled by each of the test processes 38— :! to 4 are, for example, tests in which the types of devices under test to be judged are different from each other. Instead, even if the types of devices under test are the same, the contents to be judged by the test may be different from each other. Furthermore, even if the content to be judged is the same, only the time required from the start to the end of the test may be different.
  • FIG. 3 shows a timing chart of the control phase and the test operation phase in the parallel test mode.
  • Test module 20—! Each of ⁇ 4 is controlled by test process 35.
  • test module 20—! Each of ⁇ 4 from test process 35
  • the received parameter is written to a register in the test module.
  • a series of operations that receive parameters and write them to registers is called the control phase.
  • This control phase is based on the same parameters received from the test process 35 for both test modules 20 — :! ⁇ 4, so test module 20— :! In each of ⁇ 4 is performed simultaneously and in parallel.
  • test module 20 Each of ⁇ 4, when controlled by the test process 35, performs a test operation based on the contents of the control. This test operation is called a test operation phase.
  • each of the test modules 20— :! to 4 in the test operation phase is the device under test 25— :!
  • Output patterns output from ⁇ 4 may be collected.
  • Fig. 4 (a) shows a timing chart of the control phase and test operation phase in the independent test mode (first example).
  • Test module 20-1 is an example of the first test module according to the present invention
  • test module 20-2 is an example of the second test module according to the present invention.
  • test process 38-1 and test process 38-2 are the corresponding test processes. It is in.
  • the test module 20-1 is controlled by the test process 38-1, and the test module 20-2 is controlled by the test process 38-2.
  • the central processing unit 30 executes a test process 38-1 and a test process 38-2. Strictly speaking, the central processing unit 30 cannot execute two or more processes at the same time, and by switching between the test process 38-1 and the test process 38-2, the central processing unit 30-1 and the central processing unit 30- Control 2 in parallel.
  • ⁇ S usually assigns a time slot of a predetermined length to each process.
  • the test module in this embodiment receives control from the process only in the control phase, and independently performs a test operation without receiving control from the process after the control phase ends. . For this reason, it is more efficient if the number of test modules waiting for the end of the control phase is as small as possible. Therefore, the test apparatus 10 in the present embodiment preferably performs the test at the timing shown in the second example below.
  • Fig. 4 (b) shows a timing chart of the control phase and the test operation phase in the independent test mode (second example).
  • test module 20-1 is controlled by test process 38-1
  • test module 20-2 is controlled by test process 38-2.
  • the central processing unit 30 controls the central processing unit 30-1 and the central processing unit 30_2 in parallel by switching and executing the test process 38-1 and the test process 382.
  • both test module 20-1 and test module 20-2 are waiting for control by test process 38-1 and test process 38-2, which are the corresponding test processes. Is in a state.
  • the central processing unit 30 performs the execution of the test process 38-1 corresponding to the test module 20_1 and the test process corresponding to the test module 20-2.
  • 38 Complete first, prior to execution of 2.
  • the central processing unit 30 causes the test module 20-1 to perform the test operation.
  • the test module 20-2 is controlled by executing the test process 38-2 while
  • the central processing unit 30 replaces the test process 38 _ 1 with the test process 38-1 while the test process 38-1 is accessing the test module 20-1 and is waiting. Perform 2 When the central processing unit 30 ends the access to the test module 20-1 by the test process 38-1, the execution of the test process 38-1 is resumed instead of the execution of the test process 38-2. To do.
  • the test operation phase can be started as soon as possible, and the control phase can be completed as soon as possible by effectively utilizing the waiting time for input / output.
  • FIG. 1 shows a configuration of the test apparatus 10 when the test apparatus 10 operates in the parallel test mode.
  • FIG. 2 shows the configuration of the test apparatus 10 when the test apparatus 10 operates in the independent test mode.
  • FIG. 3 Shows the timing chart of the control phase and test operation phase in the parallel test mode.
  • Test equipment 10 Test equipment 20 Test module 25 Device under test 30 Central processing equipment 35 Test process 38 Test process

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Abstract

　試験の制御に必要な中央処理装置の数を減少させることで、半導体試験装置の故障率を低下させることを目的とする。 　複数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モードに基づいて複数の試験モジュールの試験動作を制御する中央処理装置とを備える試験装置を提供する。この試験装置において、中央処理装置は、指定された動作モードが、複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合には、予め定められた一の試験用プロセスを実行することより複数の試験モジュールにおける試験動作を制御する。一方、指定された動作モードが、複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合には、複数の試験用プロセスを試験モジュール毎に切り替えて実行することにより複数の試験モジュールを並行して制御する。

Description

明 細 書
試験装置、試験方法、及び試験制御プログラム
技術分野
[0001] 本発明は、試験装置、試験方法、及び試験制御プログラムに関する。特に、本発明 は、中央処理装置により実行される試験用プロセスにより被試験デバイスを試験する 試験装置、試験方法、及び試験制御プログラムに関する。本出願は、下記の日本出 願に関連する。文献の参照による組み込みが認められる指定国については、下記の 出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。 特願 2005— 084576 出願曰 2005年 3月 23曰
背景技術
[0002] 従来、複数の被試験デバイスを試験する複数の試験モジュールを有する半導体試 験装置が用いられている。この半導体試験装置は、それぞれが複数の試験モジユー ルのそれぞれに対応する複数の中央処理装置を有しており、各々の試験モジュール は、当該試験モジュールに対応して設けられた中央処理装置による制御を受ける。こ れにより、複数の被試験デバイスを同時並行に試験して試験効率を高めることができ る。
[0003] 現時点で先行公知文献の存在を確認していないので、その記載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] 通常、汎用部品として比較的安価に入手可能な中央処理装置は、 20年から 30年 の MTBF(Mean Time Between Failure)を有している。これは、中央処理装置が単数 で用レ、られる場合や、複数であっても 5個以下程度の少数で用いられる場合には、 充分に長い時間である。しかしながら、 1台の半導体試験装置により同時並行に試験 する試験対象となるデバイスの数は数百個程度の場合があり、 1つの試験モジュール で複数個のデバイスの試験が可能であっても、少なくとも 100個程度の中央処理装 置が必要となる。
[0005] 例えば、半導体試験装置に 100個の中央処理装置を設けた場合には、これらの中 央処理装置全体としての MTBFは、 2000時間から 3000時間まで程度の時間となる 。これは、半導体試験装置の他の部分の故障率と考え合わせると、充分に大きいとは いえない。即ちこの構成によれば、半導体試験装置の故障率が上昇し、その実用性 が問題となる場合がある。一方で、近年の中央処理装置は充分に安価で高性能化し ており、 1つの中央処理装置が 1つの試験モジュールを制御しても、その中央処理装 置の処理能力が余剰する場合もある。
[0006] そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、及び試 験制御プログラムを提供することを目的とする。この目的は特許請求の範囲における 独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる 有利な具体例を規定する。 課題を解決するための手段
[0007] 上記課題を解決するために、本発明の第 1の形態においては、複数の被試験デバ イスを試験する試験装置であって、前記複数の被試験デバイスに接続され、当該複 数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モード に基づレ、て、前記複数の試験モジュールの試験動作を制御する中央処理装置とを 備え、前記中央処理装置は、指定された前記動作モードが、前記複数の試験モジュ ールにより同一の試験を同時に並行して行わせる並行試験モードである場合におい て、予め定められた一の試験用プロセスを実行することより前記複数の試験モジユー ルの各々における試験動作を制御し、指定された前記動作モードが、前記複数の試 験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードで ある場合において、試験モジュール毎に、当該試験モジュールを制御する試験用プ 口セスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記 複数の試験モジュールを並行して制御する試験装置を提供する。
[0008] また、前記複数の試験モジュールの各々は、対応する試験用プロセスによる制御を 受けた場合に、当該制御の内容に基づく試験動作を行い、前記中央処理装置は、 指定された前記動作モードが前記独立試験モードである場合において、第 1の前記 試験モジュール及び第 2の前記試験モジュールの何れも力 対応する試験用プロセ スによる制御を待っている状態において、前記第 1の試験モジュールに対応する第 1 の前記試験用プロセスの実行を、前記第 2の試験モジュールに対応する第 2の前記 試験用プロセスの実行に優先して先に完了させ、前記第 1の試験モジュールが試験 動作を行っている状態で第 2の前記試験モジュールを制御してもよい。
[0009] また、中央処理装置は、前記第 1の試験用プロセスが前記第 1の試験モジュールを アクセスしており待ち状態となっている間に、前記第 1の試験用プロセスに代えて前 記第 2の試験用プロセスを実行してもよい。
また、前記中央処理装置は、前記第 1の試験用プロセスによる前記第 1の試験モジ ユールに対するアクセスを終了した場合に、前記第 2の試験用プロセスの実行に代え て前記第 1の試験用プロセスの実行を再開してもよい。
[0010] また、本発明の第 2の形態においては、複数の被試験デバイスを試験する試験装 置により前記複数の被試験デバイスを試験する試験方法であって、前記試験装置は 、前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う 複数の試験モジュールと、指定された動作モードに基づいて、前記複数の試験モジ ユールの試験動作を制御する中央処理装置とを備え、前記中央処理装置によって、 指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時 に並行して行わせる並行試験モードである場合において、予め定められた一の試験 用プロセスを実行することより前記複数の試験モジュールの各々における試験動作 を制御し、指定された前記動作モードが、前記複数の試験モジュールの各々により 互いに異なる試験を独立して行わせる独立試験モードである場合において、試験モ ジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当 該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを 並行して制御する試験方法を提供する。
[0011] また、本発明の第 3の形態においては、複数の被試験デバイスを試験する試験装 置を制御する試験制御プログラムであって、前記試験装置は、前記複数の被試験デ バイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュール と、指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制 御する中央処理装置とを備え、前記中央処理装置に、指定された前記動作モードが 、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験 モードである場合において、予め定められた一の試験用プロセスを実行することより 前記複数の試験モジュールの各々における試験動作を制御させ、指定された前記 動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立し て行わせる独立試験モードである場合において、試験モジュール毎に、当該試験モ ジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替え ながら実行することにより前記複数の試験モジュールを並行して制御させる試験制御 プログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0012] 本発明によれば、試験の制御に必要な中央処理装置の数を減少させることで、半 導体試験装置の故障率を低下させることができる。
[0013] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明を実施するための最良の形態
[0014] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に力かる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0015] 図 1は、試験装置 10が並行試験モードで動作する場合における試験装置 10の構 成を示す。試験装置 10は、試験モジュール 20— :!〜 4と、中央処理装置 30とを備え る。試験モジュール 20— :!〜 4は、被試験デバイス（DUT : Device Under Test) 25— :!〜 4に接続され、当該被試験デバイス 25— :!〜 4の試験を行う。例えば、試験 モジュール 20— :!〜 4の各々は、被試験デバイス 25— :!〜 4の各々に 1ずつ接続さ れ、対応する被試験デバイスの試験を行う。
[0016] 中央処理装置 30は、指定された動作モードに基づいて、試験モジュール 20— :!〜
4の試験動作を制御する。例えば本図は、指定された動作モードが、複数の試験モ ジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合の 構成を示している。即ちこの場合には、中央処理装置 30は、予め定められた一の試 験用プロセスである試験用プロセス 35を実行することにより、試験モジュール 20— 1 〜4の各々における試験動作を制御する。制御の詳細な処理内容として、試験用プ ロセス 35は、例えば、試験動作に必要なパラメータを試験モジュール 20— :!〜 4の各 々に対して一斉に送信し、試験モジュール 20—：！〜 4の各々において設定させる。 そして、試験用プロセス 35は、試験モジュール 20—：！〜 4の各々において行われた 試験動作による試験結果を収集して被試験デバイス 25 _ 1〜4の良否を判断しても よい。
[0017] 図 2は、試験装置 10が独立試験モードで動作する場合における試験装置 10の構 成を示す。図 1の構成と同様に、試験装置 10は、試験モジュール 20—：！〜 4と、中央 処理装置 30とを備える。試験モジュール 20—：！〜 4は、被試験デバイス 25—：！〜 4に 接続され、被試験デバイス 25 _ 1〜4の試験を行う。中央処理装置 30は、指定され た動作モードが、複数の試験モジュールの各々により互いに異なる試験を独立して 行わせる独立試験モードである場合に、次の処理を行う。
[0018] まず、中央処理装置 30は、試験モジュール毎に、当該試験モジュールを制御する 試験用プロセスを実行する。即ち、中央処理装置 30は、試験モジュール 20— :!〜 4 の各々に対応付けて、試験用プロセス 38—：！〜 4の各々を実行する。そして、中央処 理装置 30は、試験用プロセス 38— :!〜 4の各々を切り替えながら実行することにより 試験モジュール 20— :!〜 4を平行して制御する。なお、試験用プロセス 38— :!〜 4の 各々は、それぞれ独立して試験モジュール 20— :!〜 4の各々を制御する力 制御に は 1つの共通の制御線、例えば PCIバス等を用いてもよい。
[0019] ここで、試験用プロセス 38— :!〜 4の各々が制御する互いに異なる試験とは、例え ば、判断の対象となる被試験デバイスの種類が互いに異なる試験である。これに代え て、被試験デバイスの種類が同一であっても、試験による判断の対象となる内容が互 いに異なっても良い。更に、判断の対象となる内容が互いに同一であっても、試験の 開始から終了までに要する時間のみが互いに異なってもよい。
[0020] 図 3は、並行試験モードにおける制御フェーズ及び試験動作フェーズのタイミング チャートを示す。試験モジュール 20—：！〜 4の各々は、試験用プロセス 35による制御 を受ける。一例として、試験モジュール 20—：！〜 4の各々は、試験用プロセス 35から 受信したパラメータを、当該試験モジュール内のレジスタに書込む。パラメータを受 信してレジスタに書込む一連の動作を、制御フェーズと呼ぶ。この制御フェーズは、 試験モジュール 20—：!〜 4が、共に試験用プロセス 35から受信した同一のパラメータ に基づいて行われるものであるから、試験モジュール 20—：！〜 4のそれぞれにおいて 同時かつ並行に行われる。
[0021] そして、試験モジュール 20—：！〜 4の各々は、試験用プロセス 35による制御を受け た場合に、その制御の内容に基づく試験動作を行う。この試験動作を、試験動作フエ ーズと呼ぶ。例えば、試験モジュール 20— :!〜 4の各々は、試験動作フェーズにお いて、被試験デバイス 25—：！〜 4の各々に試験パターンを出力することにより、その 試験パターンに応じて被試験デバイス 25—：！〜 4から出力される出力パターンを収 集してもよい。
[0022] 本図に示すように、並行試験モードの制御フェーズにおいては、試験用プロセス 35 のみが中央処理装置 30上で動作し、試験モジュール 20—：！〜 4の各々は共に試験 用プロセス 35から一斉に制御を受ける。このため、試験モジュールの数に関わらず 制御フェーズは迅速に終了し、試験動作フェーズが直ちに開始される。このように、 並行試験モードによれば、制御フェーズに要する時間が短くて済むので効率が良い
[0023] 図 4 (a)は、独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミン グチャートを示す（第 1例）。本図においては、説明の便宜上、試験モジュール 20— 1 〜4のうち試験モジュール 20—：!〜 2のみに注目して説明を行う。試験モジュール 20 ー 1を、本発明に係る第 1の試験モジュールの一例とし、試験モジュール 20— 2を、 本発明に係る第 2の試験モジュールの一例とする。図の左端の時刻において、試験 モジュール 20— 1及び試験モジュール 20— 2の何れも力 対応する試験用プロセス である試験用プロセス 38— 1及び試験用プロセス 38— 2による制御を待っている状 態にある。
[0024] 試験モジュール 20— 1は、試験用プロセス 38— 1による制御を受け、試験モジユー ノレ 20— 2は、試験用プロセス 38— 2による制御を受ける。中央処理装置 30は、試験 用プロセス 38— 1及び試験用プロセス 38— 2を実行する。厳密には、中央処理装置 30は、同時には 2つ以上のプロセスを実行することはできず、試験用プロセス 38— 1 及び試験用プロセス 38— 2を切り替えながら実行することにより中央処理装置 30— 1 及び中央処理装置 30— 2を並行して制御する。プロセスの切替が OS (オペレーティ ングシステム）の機能に依存している場合、通常は、〇Sが各々のプロセスに予め定 められた長さのタイムスロットを割り当てる。
[0025] 即ちプロセスが動作を開始してから所定の時間が経過すると、タイムスロットが終了 するので、他のプロセスに実行が切り替えられる。また、タイムスロットが終了していな い場合であっても、プロセスが入出力待ち状態となった場合 (例えば試験用プロセス が試験モジュールにアクセスした場合）においては、〇Sは、他のプロセスに実行を切 り替える。これらの処理は、通常の用途においては、プロセス間の処理速度を均等と し、プロセスの応答性を高めるために重要な処理である。
[0026] し力、しながら、本実施例における試験モジュールは、制御フェーズにおいてのみプ ロセスからの制御を受け、制御フェーズ終了後はプロセスからの制御を受けずに独 立して試験動作を行う。このため、制御フェーズの終了を待っている試験モジュール の数が、できるだけ少ないほうが効率がよい。そこで、本実施例における試験装置 10 は、好ましくは、次の第 2例に示すタイミングで試験を行う。
[0027] 図 4 (b)は、独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミン グチャートを示す（第 2例）。図 4 (a)と同様、試験モジュール 20— 1は、試験用プロセ ス 38— 1による制御を受け、試験モジュール 20— 2は、試験用プロセス 38— 2による 制御を受ける。中央処理装置 30は、試験用プロセス 38— 1及び試験用プロセス 38 2を切り替えながら実行することにより中央処理装置 30— 1及び中央処理装置 30 _ 2を並行して制御する。また、図の左端の時刻において、試験モジュール 20— 1及 び試験モジュール 20— 2の何れも力 対応する試験用プロセスである試験用プロセ ス 38— 1及び試験用プロセス 38— 2による制御を待っている状態にある。
[0028] 本図においては図 4 (a)とは異なり、中央処理装置 30は、試験モジュール 20_ 1に 対応する試験用プロセス 38— 1の実行を、試験モジュール 20— 2に対応する試験用 プロセス 38— 2の実行に優先して先に完了させる。そして、試験用プロセス 38— 1の 実行が完了すると、中央処理装置 30は、試験モジュール 20— 1が試験動作を行つ ている状態で試験用プロセス 38— 2を実行することにより試験モジュール 20— 2を制 御する。
[0029] 但し、優先させているプロセスが入出力待ちの場合には、そのプロセスを実行し続 けるのは効率が悪レ、。そこで、中央処理装置 30は、試験用プロセス 38— 1が試験モ ジュール 20— 1をアクセスしており待ち状態となっている間には、試験用プロセス 38 _ 1に代えて試験用プロセス 38— 2を実行する。そして、中央処理装置 30は、試験 用プロセス 38— 1による試験モジュール 20— 1に対するアクセスを終了した場合には 、試験用プロセス 38— 2の実行に代えて試験用プロセス 38— 1の実行を再開する。
[0030] なお、あるプロセスを優先的に実行させる具体的実現方法、および、入出力待ちの プロセスから他のプロセスに実行を切り替える処理の実現方法は、オペレーティング システムのスケジューラに関する技術分野において従来公知であるので、説明を省 略する。
以上、本図に示す処理によれば、試験動作フェーズをできるだけ早く開始させるこ とができると共に、入出力待ちの時間を有効活用して制御フェーズをできるだけ早く 完了させることができる。
[0031] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良をカ卩えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載 から明らかである。
図面の簡単な説明
[0032] [図 1]試験装置 10が並行試験モードで動作する場合における試験装置 10の構成を 示す。
[図 2]試験装置 10が独立試験モードで動作する場合における試験装置 10の構成を 示す。
[図 3]並行試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチヤ ートを示す。
[図 4]独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチヤ ートを示す。
符号の説明
10 試験装置 20 試験モジュール 25 被試験デバイス 30 中央処理装置 35 試験用プロセス 38 試験用プロセス

Claims

請求の範囲
[1] 複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う 複数の試験モジュールと、
指定された動作モードに基づレ、て、前記複数の試験モジュールの試験動作を制御 する中央処理装置と
を備え、
前記中央処理装置は、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同 時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュール の各々における試験動作を制御し、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異 なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複 数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュ ールを並行して制御する試験装置。
[2] 前記複数の試験モジュールの各々は、対応する試験用プロセスによる制御を受け た場合に、当該制御の内容に基づく試験動作を行い、
前記中央処理装置は、指定された前記動作モードが前記独立試験モードである場 合において、
第 1の前記試験モジュール及び第 2の前記試験モジュールの何れも力 対応する 試験用プロセスによる制御を待っている状態において、前記第 1の試験モジュール に対応する第 1の前記試験用プロセスの実行を、前記第 2の試験モジュールに対応 する第 2の前記試験用プロセスの実行に優先して先に完了させ、前記第 1の試験モ ジュールが試験動作を行っている状態で第 2の前記試験モジュールを制御する 請求項 1記載の試験装置。
[3] 前記中央処理装置は、前記第 1の試験用プロセスが前記第 1の試験モジュールを アクセスしており待ち状態となっている間に、前記第 1の試験用プロセスに代えて前 記第 2の試験用プロセスを実行する
請求項 2記載の試験装置。
[4] 前記中央処理装置は、前記第 1の試験用プロセスによる前記第 1の試験モジユー ルに対するアクセスを終了した場合に、前記第 2の試験用プロセスの実行に代えて 前記第 1の試験用プロセスの実行を再開する
請求項 3記載の試験装置。
[5] 複数の被試験デバイスを試験する試験装置により前記複数の被試験デバイスを試 験する試験方法であって、
前記試験装置は、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う 複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御 する中央処理装置と
を備え、
前記中央処理装置によって、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同 時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュール の各々における試験動作を制御し、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異 なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複 数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュ ールを並行して制御する試験方法。
[6] 複数の被試験デバイスを試験する試験装置を制御する試験制御プログラムであつ て、
前記試験装置は、 前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う 複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御 する中央処理装置と
を備え、
前記中央処理装置に、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同 時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュール の各々における試験動作を制御させ、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異 なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複 数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュ ールを並行して制御させる試験制御プログラム。
複数の被試験デバイスを試験する試験装置を制御する試験制御プログラムを記録 した記録媒体であって、
前記試験装置は、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う 複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御 する中央処理装置と
を備え、
前記試験制御プログラムは、前記中央処理装置に、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同 時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュール の各々における試験動作を制御させ、 指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異 なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複 数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュ ールを並行して制御させる記録媒体。
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