CN113157634A - 一种基于fpga的管脚复用配置方法、装置及fpga - Google Patents

一种基于fpga的管脚复用配置方法、装置及fpga Download PDF

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Abstract

本发明涉及一种基于FPGA的管脚复用配置方法、装置及FPGA，该方法包括：S1：接收数据指令；S2：对所述数据指令进行译码，得到译码数据；S3：判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；S4：响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。本发明的方法，通过JTAG接口接收数据指令，根据所述数据指令复用SPI、I2C配置专用管脚，将JTAG配置模式下的数据接口由1bit扩展为8bit，既可以提高配置速度，也不需要额外添加配置专用管脚。

Description

一种基于FPGA的管脚复用配置方法、装置及FPGA
技术领域
本发明属于FPGA技术领域，具体涉及一种基于FPGA的管脚复用配置方法、装置及FPGA。
背景技术
FPGA(Field-Programmable Gate Array，现场可编程门阵列)芯片是一种可编程的逻辑芯片，通过编写不同的程序代码可以实现高速的业务处理能力，这与传统的CPU实现的处理能力相比，FPGA芯片具有明显的优势，因此目前的高性能网络设备基本采用FPGA芯片作为主力业务处理芯片。
FPGA能够支持多种配置模式，如JTAG配置模式、SPI配置模式、I2C配置模式，每种配置模式都有对应的专用配置管脚。在FPGA功能调试时，一般使用JTAG配置模式，只能通过TDI接口串行输入配置数据，速度较慢。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA的管脚复用配置方法、装置及FPGA。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种基于FPGA的管脚复用配置方法，包括：
S1：接收数据指令；
S2：对所述数据指令进行译码，得到译码数据；
S3：判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；
S4：响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。
在本发明的一个实施例中，所述S4包括：
响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口；
响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能。
在本发明的一个实施例中，所述JTAG 8bit数据接口包括TDI、JTAG_DISN、NCSO、SN、SDA、SCL、SO和SI管脚。
本发明还提供了一种基于FPGA的管脚复用配置装置，包括：
接收模块，用于接收数据指令；
译码模块，用于对所述数据指令进行译码，得到译码数据；
判断设置模块，用于判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；
控制模块，若所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；若所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。
在本发明的一个实施例中，所述控制模块包括第一控制单元和第二控制单元，其中，
当所述控制位设置为1，所述第一控制单元用于禁用SCM、SSPI、MSPI和I2C管脚的功能，将SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口；
当所述控制位设置为0，所述第二控制单元用于恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能。
本发明还提供了一种FPGA，包括如上述任一项实施例所述的基于FPGA的管脚复用配置装置。
与现有技术相比，本发明的有益效果在于：
本发明的基于FPGA的管脚复用配置方法，通过JTAG接口接收数据指令，根据所述数据指令复用SPI、I2C配置专用管脚，将JTAG配置模式下的数据接口由1bit扩展为8bit，既可以提高配置速度，也不需要额外添加配置专用管脚。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种基于FPGA的管脚复用配置方法的流程示意图；
图2是本发明实施例提供的基于FPGA的管脚复用配置数据路径示意图。
图3是本发明实施例提供的一种基于FPGA的管脚复用配置装置的结构框图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于FPGA的管脚复用配置方法、装置及FPGA进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请参见图1，图1是本发明实施例提供的一种基于FPGA的管脚复用配置方法的流程示意图。如图所示，本实施例的基于FPGA的管脚复用配置方法，包括：
S1：接收数据指令；
在本实施例中，JTAG接口用于接收数据指令，通过该数据指令，设置1位控制位，通过控制位的设置将FPGA的原有专用接口改为复用，整合成一组8位数据总线，用于接收JTAG8bit数据。
S2：对数据指令进行译码，得到译码数据；
S3：判断译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；
具体地，执行一条指令需要知道指令的编码以及执行指令所需的数据。控制位是由写控制寄存器指令写入，当JTAG接口接收的数据指令与写控制寄存器指令编码相同时，将指令后跟随的数据写入控制寄存器。当写入控制寄存器的数据的某几位(也就是特定位置处的特定字段)与一个特定的预设值(也就是特定标识)相同时，则控制位设置为1，表示控制位为有效状态。相应地，当写入控制寄存器的数据的某几位(也就是特定位置处的特定字段)与一个特定的预设值(也就是特定标识)不相同时，则控制位设置为0，表示控制位为无效状态。
S4：响应于控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。
具体地，S4包括：
响应于控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口，以接收JTAG 8bit数据；
响应于控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能，以接收JTAG 1bit数据。
在本实施例中，SCM包含SO、CLK和SN三个管脚，SSPI包含SO、SI、CLK和SN四个管脚，MSPI包含SO、SI、CLK和NCSO四个管脚，I2C包含SDA和SCL两个管脚，JTAG包含TDI、TCK、TDO、TMS和JTAG_DISN五个管脚。可选地，JTAG 8bit数据接口包括TDI、JTAG_DISN、NCSO、SN、SDA、SCL、SO和SI管脚。
本实施例的基于FPGA的管脚复用配置方法，通过JTAG接口接收数据指令，根据所述数据指令复用SPI、I2C配置专用管脚，将JTAG配置模式下的数据接口由1bit扩展为8bit，既可以提高配置速度，也不需要额外添加配置专用管脚。
进一步地，对应用本实施例的基于FPGA的管脚复用配置方法的FPGA的不同模式配置数据路径进行具体说明。请参见图2，图2是本发明实施例提供的基于FPGA的管脚复用配置数据路径示意图。如图所示，其中，Jtag_enable指JTAG模式工作情况，JTAG工作时为1，不工作时为0。Burst_enable指JTAG突发模式使能，突发模式时为1，普通模式时为0。
若根据JTAG接口接收的数据指令，控制位设置为0，控制位为无效状态，此时，SCM、SSPI、MSPI、I2C、以及JTAG管脚均为其原有功能，JTAG管脚接收JTAG 1bit数据。在该状态下，非JTAG模式配置数据路径为①→②→③→④→⑤→⑥。JTAG普通模式配置数据路径为⑦→⑧→⑥。JTAG突发模式配置数据路径为
Figure BDA0002921582520000061
→②→③→④→⑤→⑥。
若根据JTAG接口接收的数据指令，控制位设置为1，控制位为有效状态，此时，SCM、SSPI、MSPI和I2C管脚的原有功能被禁用，SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口，以接收JTAG 8bit数据。在该状态下，JTAG普通模式配置数据路径为①+⑦→⑩→⑧→⑥。JTAG突发模式配置数据路径为①+⑦→⑨→④→⑤→⑥。
实施例二
与上述实施例的基于FPGA的管脚复用配置方法相对应，本实施例提供了一种基于FPGA的管脚复用配置装置，请参见图3，图3是本发明实施例提供的一种基于FPGA的管脚复用配置装置的结构框图。如图所示，本实施例的基于FPGA的管脚复用配置装置包括：接收模块10、译码模块20、判断设置模块30和控制模块40。其中，接收模块10用于接收数据指令。译码模块20用于对数据指令进行译码，得到译码数据。判断设置模块30用于判断译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0。当控制位设置为1，控制模块40用于禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；当控制位设置为0，控制模块40用于恢复SCM、SSPI、MSPI和I2C管脚的功能。
具体地，控制模块40包括第一控制单元401和第二控制单元402，其中，当控制位设置为1，第一控制单元401用于禁用SCM、SSPI、MSPI和I2C管脚的功能，将SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口；当控制位设置为0，第二控制单元402用于恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能。
需要说明的是，本发明实施例对上述的接收模块10、译码模块20、判断设置模块30以及控制模块40的具体电路结构均不做限定，任何能够实现这些模块功能的具体电路结构，均适用于本发明实施例。
基于本发明实施例提供的基于FPGA的管脚复用配置装置，本发明实施例还提供了一种FPGA，该FPGA包含有上述实施例的基于FPGA的管脚复用配置装置。
关于FPGA所包含的其他模块或装置，非本发明实施例的发明点，可以与现有技术相同或相似，本发明实施例不做赘述。
需要说明的是，对于装置或FPGA实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本文中，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种基于FPGA的管脚复用配置方法，其特征在于，包括：
S1：接收数据指令；
S2：对所述数据指令进行译码，得到译码数据；
S3：判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；
S4：响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。
2.根据权利要求1所述的基于FPGA的管脚复用配置方法，其特征在于，所述S4包括：
响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG 8bit数据接口；
响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能。
3.根据权利要求2所述的基于FPGA的管脚复用配置方法，其特征在于，所述JTAG 8bit数据接口包括TDI、JTAG_DISN、NCSO、SN、SDA、SCL、SO和SI管脚。
4.一种基于FPGA的管脚复用配置装置，其特征在于，包括：
接收模块，用于接收数据指令；
译码模块，用于对所述数据指令进行译码，得到译码数据；
判断设置模块，用于判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；
控制模块，若所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；若所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。
5.根据权利要求4所述的基于FPGA的管脚复用配置装置，其特征在于，所述控制模块包括第一控制单元和第二控制单元，其中，
当所述控制位设置为1，所述第一控制单元用于禁用SCM、SSPI、MSPI和I2C管脚的功能，将SCM、SSPI、MSPI、I2C以及JTAG管脚组成JTAG8bit数据接口；
当所述控制位设置为0，所述第二控制单元用于恢复SCM、SSPI、MSPI和I2C管脚的功能，JTAG管脚保持JTAG 1bit数据接口功能。
6.一种FPGA，其特征在于，包括如权利要求4-5任一项所述的基于FPGA的管脚复用配置装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114721987A (zh) * 2022-02-21 2022-07-08 西安智多晶微电子有限公司 一种基于MCU和FPGA SoC架构的多路接口电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329663A (zh) * 2008-07-31 2008-12-24 炬力集成电路设计有限公司 一种实现管脚分时复用的装置及方法
CN103970565A (zh) * 2014-04-24 2014-08-06 浪潮电子信息产业股份有限公司 一种服务器系统中fpga多途径下载配置实现方法
CN106443412A (zh) * 2016-09-09 2017-02-22 杭州万高科技股份有限公司 一种ic测试装置及方法
KR101996842B1 (ko) * 2018-12-26 2019-07-08 (주)자람테크놀로지 사용자 정의 명령어 셋을 지원하는 하드웨어 고속 연산 결합형 risc-v 기반 연산 장치 및 그 방법
CN112083322A (zh) * 2020-09-10 2020-12-15 深圳市汇顶科技股份有限公司 接口扩展装置、接口扩展方法及测试方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329663A (zh) * 2008-07-31 2008-12-24 炬力集成电路设计有限公司 一种实现管脚分时复用的装置及方法
CN103970565A (zh) * 2014-04-24 2014-08-06 浪潮电子信息产业股份有限公司 一种服务器系统中fpga多途径下载配置实现方法
CN106443412A (zh) * 2016-09-09 2017-02-22 杭州万高科技股份有限公司 一种ic测试装置及方法
KR101996842B1 (ko) * 2018-12-26 2019-07-08 (주)자람테크놀로지 사용자 정의 명령어 셋을 지원하는 하드웨어 고속 연산 결합형 risc-v 기반 연산 장치 및 그 방법
CN112083322A (zh) * 2020-09-10 2020-12-15 深圳市汇顶科技股份有限公司 接口扩展装置、接口扩展方法及测试方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114721987A (zh) * 2022-02-21 2022-07-08 西安智多晶微电子有限公司 一种基于MCU和FPGA SoC架构的多路接口电路

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