CN106443412A - 一种ic测试装置及方法 - Google Patents

Abstract

本发明公开了一种IC测试装置及方法，该装置包括控制器、Socket座、N个测试模块、N个继电器、第二端与Socket座连接、控制端与控制器连接的模拟开关组，模拟开关组为L级多输入模拟开关的级联，模拟开关组用于依据控制器的控制来选择待测试芯片的相应引脚与相应测试模块连接；第一端与控制器连接、另一端与Socket座连接、用于在控制器与Socket座之间建立通信的通信线路。本申请提供的测试装置在N个测试模块与放置待测试芯片的Socket座之间设置了由L级多输入模拟开关的级联构成的模拟开关组，在对待测试芯片进行测试时，不需要待测试芯片的引脚直接与控制器连接，也无需采用多个控制器，大大地节省了控制器的资源，降低了测试装置的成本，简化了测试装置的结构。

Description

一种IC测试装置及方法

技术领域

本发明涉及芯片测试技术领域，特别是涉及一种IC测试装置及方法。

背景技术

随着微电子技术的发展和市场对集成芯片的需求量的不断增加，IC测试装置也跟随其不断发展。目前集成芯片的集成度越来越高，功能越来越复杂，性能要求越来越高，功耗要求越来越低，但同时，要求成本越低越好。目前封装出来的集成芯片的引脚数越来越多，可达上百个甚至上千个引脚，而且封装出的每个引脚可能是多个功能复用的，在集成芯片出售给客户之前集成芯片生产厂商必须对每一颗集成芯片进行FT测试，把坏的chip挑出来，检验封装后的集成芯片。在利用IC测试装置对待测试芯片进行FT测试时，如果IC测试装置中的待测试芯片的IO引脚直接与控制器的IO引脚相连接，经常会出现以下几种情况：

1)当待测试芯片的IO引脚很多的时候，控制器的IO引脚可能会不够用，这样就可能采取多个控制器的方式来测试待测试芯片，采用多个控制器首先带来的是成本的增加，这里的控制器一般比较常见的是FPGA芯片、单片机(功能比较强大的)、DSP芯片或者ARM芯片等，这些芯片一般都比较昂贵，而且设计印刷电路板时可能设计的比较复杂，导致PCB的设计成本和难度增加；另外，使用多个控制器将会使得开发、调试和维护的难度加大。

2)目前大多数待测试芯片的IO引脚不断增多，并且每个IO引脚可能是多个功能的组合，对待测试芯片的某个IO的全部功能的测试，可能会使用到控制器的多个IO引脚(待测试芯片的IO引脚有多个功能，使用控制器的某一个IO引脚的功能不能完成测试)，这样将会导致控制器的IO引脚更加紧张，并且增加PCB的设计难度。

3)如果待测试芯片需要测试某类功能的引脚比较多，控制器能够测试这类功能的IO引脚可能会严重不足，比如待测试芯片有100个IO引脚能够输出模拟信号，而这些输出的模拟信号都需要IC测试装置的测试，但是控制器能够测试模拟信号的IO引脚(拥有ADC功能的引脚)可能不足100个，这样可能就会增加其他控制器或者外围模数转换器等，从而导致成本增加。

因此，如何提供一种解决上述技术问题的IC测试装置是本领域技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种IC测试装置，大大地节省了控制器的资源，降低了测试装置的成本，简化了测试装置的结构；本发明的另一目的是提供一种IC测试方法。

为解决上述技术问题，本发明提供了一种IC测试装置，包括：

控制器；

与待测试芯片连接、用于将所述待测试芯片与所述测试装置连接起来的Socket座；

N个用于依据所述控制器的控制来对所述待测试芯片进行相应测试的测试模块，每个所述测试模块的第一端与所述控制器连接，第二端与一一对应的继电器的第一端连接，N为整数；

N个与所述测试模块一一对应的继电器，每个所述继电器的控制端与所述控制器连接，第二端与模拟开关组的第一端连接；

第二端与所述Socket座连接、控制端与所述控制器连接的所述模拟开关组，所述模拟开关组为L级多输入模拟开关的级联，L为不小于2的整数，所述模拟开关组用于依据所述控制器的控制来选择所述待测试芯片的相应引脚与相应测试模块连接；

第一端与所述控制器连接、另一端与所述Socket座连接、用于在所述控制器与所述Socket座之间建立通信的通信线路。

优选地，该测试装置还包括：

一端与所述控制器连接、另一端分别与所述模拟开关组的控制端以及N个所述继电器的控制端连接的移位锁存器，所述移位锁存器用于接收所述控制器串行移入的控制所述模拟开关组的控制端以及N个所述继电器的控制信号，并在对所述待测试芯片测试时将所述控制信号相应地并行输出至所述模拟开关组以及继电器。

优选地，所述模拟开关组为第一级多输入模拟开关与第二级多输入模拟开关的级联，其中，所述第一级多输入模拟开关的个数为1个，所述第二级多输入模拟开关的个数为M个，M不小于2且不大于所述第一级多输入模拟开关的输入端数。

优选地，所述模拟开关组为第一级多输入模拟开关、第二级多输入模拟开关以及第三级多输入模拟开关的级联，其中，所述第一级多输入模拟开关的个数为1个，所述第二级多输入模拟开关的个数为M个，M不小于2且不大于所述第一级多输入模拟开关的输入端数，所述第三级多输入模拟开关的个数不大于所述第二级多输入模拟开关的所有输入端的个数。

优选地，所述通信线路为所述待测试芯片的JIAG接口或者UART接口或者SPI接口或者I2C接口。

优选地，N个所述测试模块包括模数转换器、数模转换器、GPIO模块、捕获模块以及比较输出模块中的一个或多个的组合，其中：

所述模数转换器，用于对所述待测试芯片的模拟输出功能进行测试；

所述数模转换器，用于为所述待测试芯片提供模拟输入信号；

所述GPIO模块，用于测试所述待测试芯片的GPIO的输入输出功能是否正确；

所述捕获模块，用于捕获所述待测芯片的脉冲信号；

所述比较输出模块，用于为所述待测试芯片提供外部脉冲信号。

优选地，所述控制器为FPGA。

优选地，所述控制器为单片机。

优选地，所述控制器为ARM。

为解决上述技术问题，本发明还提供了一种IC测试方法，应用于如上述所述的IC测试装置，该方法包括：

步骤S101：确定待测试芯片的第一个待测试功能；

步骤S102：确定与所述待测试功能对应的第一个引脚；

步骤S103：对所述引脚进行功能测试，测试完成后进入步骤S104；

步骤S104：判断与所述待测试功能对应的引脚是否全部测试完，如果是，进入步骤S106，否则，进入步骤S105；

步骤S105：确定与所述待测试功能对应的下一个引脚，并返回步骤S103；

步骤S106：判断对所述待测试芯片的所有功能是否均测试完毕，如果是，进入步骤S108，否则，进入步骤S107；

步骤S107：确定所述待测试芯片的下一个待测试功能，并返回步骤S102；

步骤S108：结束测试。

本发明提供了一种IC测试装置及方法，该装置包括控制器；与待测试芯片连接、用于将待测试芯片与测试装置连接起来的Socket座；N个用于依据控制器的控制来对待测试芯片进行相应测试的测试模块，每个测试模块的第一端与控制器连接，第二端与一一对应的继电器的第一端连接；N个与测试模块一一对应的继电器，每个继电器的控制端与控制器连接，第二端与模拟开关组的第一端连接；第二端与Socket座连接、控制端与控制器连接的模拟开关组，模拟开关组为L级多输入模拟开关的级联，L为不小于2的整数，模拟开关组用于依据控制器的控制来选择待测试芯片的相应引脚与相应测试模块连接；第一端与控制器连接、另一端与Socket座连接、用于在控制器与Socket座之间建立通信的通信线路。

可见，本申请提供的测试装置在N个测试模块与放置待测试芯片的Socket座之间设置了由L级多输入模拟开关的级联构成的模拟开关组，在对待测试芯片进行测试时，不需要待测试芯片的引脚直接与控制器连接，也无需采用多个控制器，只需控制器控制模拟开关组将与当前待测试功能对应的引脚连接至相应的测试模块即可，大大地节省了控制器的资源，降低了测试装置的成本，简化了测试装置的结构。另外，本申请提供的测试方法，当一个测试功能对应多个引脚时，本申请采用分时复用的方式来对引脚进行一个一个的测试，节省了控制器的资源，降低了测试装置的成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种IC测试装置的结构示意图；

图2为本发明提供的另一种IC测试装置的结构示意图；

图3为本发明提供的另一种IC测试装置的结构示意图；

图4为本发明提供的一种IC测试方法的过程的流程图。

具体实施方式

本发明的核心是提供一种IC测试装置，大大地节省了控制器的资源，降低了测试装置的成本，简化了测试装置的结构；本发明的另一目的是提供一种IC测试方法。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

请参照图1，图1为本发明提供的一种IC测试装置的结构示意图，该测试装置包括：

控制器1；

具体地，这里的控制器1用于控制IC测试装置中的外围模块完成对待测试芯片的测试工作。

与待测试芯片连接、用于将待测试芯片与测试装置连接起来的Socket座5；

Socket座5是用于连接待测试芯片和测试装置的，以将待测试芯片的全部资源连接到测试装置上来。对于不同封装和不同类型的待测试芯片可以通过更换不同的Socket座5来完成待测试芯片与测试装置的连接，另外，该处也可以加转接板来完成不同待测试芯片与测试装置之间的连接。

N个用于依据控制器1的控制来对待测试芯片进行相应测试的测试模块2，每个测试模块2的第一端与控制器1连接，第二端与一一对应的继电器3的第一端连接，N为整数；N个与测试模块2一一对应的继电器3，每个继电器3的控制端与控制器1连接，第二端与模拟开关组4的第一端连接；

可以理解的是，这里的继电器3的作用是当开关管使用，使得该线路导通或者关断，当然也可以使用MOS管或者晶体三极管等器件替换，具体根据实际情况来定，本发明在此不作特别的限定。

第二端与Socket座5连接、控制端与控制器1连接的模拟开关组4，模拟开关组4为L级多输入模拟开关的级联，L为不小于2的整数，模拟开关组4用于依据控制器1的控制来选择待测试芯片的相应引脚与相应测试模块2连接；

可以理解的是，N个测试模块2与N个继电器3一一对应。控制器1通过待测试功能来控制相应的继电器3和模拟开关组4的通断。

第一端与控制器1连接、另一端与Socket座5连接、用于在控制器1与Socket座5之间建立通信的通信线路6。

通信线路6是控制器1与待测试芯片之间直接通信的通道，控制器1能够通过通信线路6对待测试芯片进行程序下载、读写寄存器等操作。

本申请提供的测试装置在N个测试模块与放置待测试芯片的Socket座之间设置了由L级多输入模拟开关的级联构成的模拟开关组4，在对待测试芯片进行测试时，不需要待测试芯片的引脚直接与控制器连接，也无需采用多个控制器，只需控制器控制模拟开关组4将与当前待测试功能对应的引脚连接至相应的测试模块即可，大大地节省了控制器的资源，降低了测试装置的成本，简化了测试装置的结构。

实施例二

请参照图2和图3，其中，图2和图3均为本发明提供的另一种IC测试装置的结构示意图；在实施例一提供的IC测试装置的基础上：

作为优选地，该测试装置还包括：

一端与控制器1连接、另一端分别与模拟开关组4的控制端以及N个继电器3的控制端连接的移位锁存器7，移位锁存器7用于接收控制器1串行移入的控制模拟开关组4的控制端以及N个继电器3的控制信号，并在对待测试芯片测试时将控制信号相应地并行输出至模拟开关组4以及继电器3。

可以理解的是，为了进一步节省控制器1的IO资源，本申请提供的IC测试装置还包括移位锁存器7，控制器1将控制模拟开关组4和继电器3的控制信号串行的移入移位锁存器7中，然后再一次性锁存输出以控制各级模拟开关和继电器3，这里的移位锁存器7是带有缓存功能的。模拟开关组4和继电器3所需的控制信号比较多时，可将多个移位锁存器7串联以增加控制信号的数目，而无需增加控制器1的IO资源。

作为优选地，模拟开关组4为第一级多输入模拟开关41与第二级多输入模拟开关42的级联，其中，第一级多输入模拟开关41的个数为1个，第二级多输入模拟开关42的个数为M个，M不小于2且不大于第一级多输入模拟开关41的输入端数。

具体地，请参照图2，需要说明的是，图2中，k₁、k₂、k₃……k_i可以相等也可以不相等，根据实际情况来定，本发明在此不作特别的限定。

作为优选地，模拟开关组4为第一级多输入模拟开关41、第二级多输入模拟开关42以及第三级多输入模拟开关43的级联，其中，第一级多输入模拟开关41的个数为1个，第二级多输入模拟开关42的个数为M个，M不小于2且不大于第一级多输入模拟开关41的输入端数，第三级多输入模拟开关43的个数不大于第二级多输入模拟开关42的所有输入端的个数。

作为优选地，通信线路6为待测试芯片的JIAG接口或者UART接口或者SPI接口或者I2C接口。

作为优选地，N个测试模块2包括模数转换器21、数模转换器22、GPIO模块23、捕获模块24以及比较输出模块25中的一个或多个的组合，其中：

模数转换器21，用于对待测试芯片的模拟输出功能进行测试；

这里的模拟输出功能包括待测试芯片的DAC输出、基准电压REF输出、集成的LDO和LCD驱动器波形等信号。

数模转换器22，用于为待测试芯片提供模拟输入信号；

这里的模拟输入信号包括待测试芯片的ADC模块输入、计量功能输入和比较器输入等。

GPIO模块23，用于测试待测试芯片的GPIO的输入输出功能是否正确；

捕获模块24，用于捕获待测芯片的脉冲信号；

这里的脉冲信号包括待测试芯片的秒脉冲输出、时钟信号输出、UART的TX信号输出、CF脉冲输出和Timer的比较输出等信号。

比较输出模块25，用于为待测试芯片提供外部脉冲信号。

比较输出模块25具体可以用于为待测试芯片的晶体输入CTI提供时钟信号以达到加速待测试芯片的晶体起振，或者为待测试芯片的捕获功能提供标准脉冲信号，或者为待测试芯片的IO中断提供脉冲信号，或者为待测试芯片的IO休眠唤醒功能提供脉冲信号等。

另外，模数转换器21、数模转换器22、GPIO模块23、捕获模块24和比较输出模块25中的一个或多个可能是集成到控制器1中的模块，即可能是控制器1的外设模块，也可能是在控制器1外围增加的模块，控制器1用这些模块完成对待测试芯片的一些功能或性能的测试。

作为优选地，控制器1为FPGA。

作为优选地，控制器1为单片机。

作为优选地，控制器1为ARM。

当然，这里的控制器1还可以为其他类型的控制芯片，本发明在此不作特别的限定。

当继电器3的个数为5个时，5个继电器3分别用于待测试芯片的各个引脚经过模拟开关组4后连接至对应的模数转换器21、数模转换器22、GPIO模块23、捕获模块24和比较输出模块25，然后控制器1测试待测试芯片的相应功能。

具体地，第11多输入模拟开关、第111多输入模拟开关、第112多输入模拟开关、第113多输入模拟开关和第11M多输入模拟开关用于依次选择待测试芯片的各个引脚连接到五路继电器3，对于待测试芯片的引脚数比较少时则可以采用图2的方式(多输入模拟开关两级级联)，对于待测试芯片的引脚数比较多时则可以采用图3的方式(多输入模拟开关三级级联)，引脚数特别多时则可以增加多输入模拟开关的串联级数。图2中使用的是两级多输入模拟开关级联的方式，假定第11多输入模拟开关、第111多输入模拟开关、第112多输入模拟开关、第113多输入模拟开关、第11M多输入模拟开关均采用8输入模拟开关时，则最多能够测量待测试芯片的引脚数为8*8＝64个(8*8个需要测试对应功能的引脚，如GND、NC等不需要测量的引脚则不算在内)，而假定第11多输入模拟开关采用的是4输入的模拟开关，第111多输入模拟开关、第112多输入模拟开关、第113多输入模拟开关、第11M多输入模拟开关均采用8输入模拟开关，则最多能够测量待测试芯片的引脚数为4*8＝32个。

对于待测试芯片需要测试的引脚数比较多时，比如250个时，则可以采用如图3所示的方式，使用三级多输入模拟开关级联的方式。假定图3中第11多输入模拟开关采用的是2输入的模拟开关，第111多输入模拟开关至第11M多输入模拟开关采用的是4输入的多输入模拟开关，第1111多输入模拟开关至第11MH_M多输入模拟开关采用的是8输入的模拟开关，则最多能够测试待测试芯片的引脚数为2*4*8＝64个；当假定图3中的所有多输入模拟开关采用为8输入的多输入模拟开关时，则可以测试待测试芯片的引脚数为8*8*8＝512个；当待测试芯片需要测试更多的引脚时则可以增加多输入模拟开关的串联级数，并且选择尽量多的输入通道的模拟开关。

下面对图2的工作过程作介绍：

操作人员(手动测试)或者机械手(自动测试)将待测试芯片放入Socket座5中，以使待测试芯片的所有引脚连接到IC测试装置上，也即将待测试芯片需要测试相应功能的引脚连接到第111多输入模拟开关、第112多输入模拟开关、第113多输入模拟开关至第11M多输入模拟开关上。目前大多数待测试芯片为了封装出的IO引脚数量尽量少，其封装后的大部分的IO引脚都拥有多种功能，即待测试芯片的IO功能复用，比如PIN1111引脚上的功能可以同时包括GPIO功能、ADC信号输入、UART的TX信号输出、LCD驱动等功能，IC测试装置需要对待测试芯片的各个引脚上的所有功能全部测试一遍，当测试出待测试芯片的全部功能正常后才能出售该待测试芯片，控制器1通过通信线路6给待测试芯片下载程序(例如待测试芯片为可编程芯片)。

先以测试待测试芯片的GPIO功能为例说明其工作过程：

控制器1将GPIO模块23配置为输入模式(5个继电器3此时是全部关断的)，并通过通信线路6将待测试芯片的PIN1111引脚配置为输出高电平，然后通过移位锁存器7控制第111多输入模拟开关、第11多输入模拟开关和继电器3使待测试芯片的PIN1111引脚与GPIO模块23连接，控制器1通过GPIO模块23读取PIN1111引脚的输出电平并判断是否正常输出高电平，判断为正常输出高电平后控制器1通过通信线路6控制待测试芯片的PIN1111引脚输出低电平，控制器1通过GPIO模块23读取待测试芯片的PIN1111引脚是否正常输出低电平，然后控制器1通过通信线路6控制待测试芯片的PIN1111引脚为输入模式，控制器1控制GPIO模块23输出高电平，控制器1通过通信线路6读取待测试芯片的PIN1111引脚的输入电平是否为高电平，然后控制器1控制GPIO模块23输出低电平，控制器1通过通信线路6读取待测试芯片的PIN1111引脚的输入电平是否为低电平，这样完成待测试芯片的PIN1111引脚的GPIO功能的测试。

待测试芯片的其它GPIO功能引脚使用类似测试即可，当待测试芯片的所有GPIO功能引脚测试完毕后，控制器1控制移位锁存器7使继电器3关断(此后5个继电器3都处于关断状态)，这样IC测试装置完成了待测试芯片的GPIO功能测试。

对于待测试芯片的模拟输出功能的测试过程如下：

控制器1通过通信线路6配置待测试芯片的模拟输出功能的第一个引脚(如果需要，比如该引脚为DAC的输出引脚，并输出标准值)，控制器1通过移位锁存器7控制模拟开关组4和继电器3使待测试芯片的模拟输出功能的第一个引脚与模数转换器21连接，控制器1通过模数转换器21测试待测试芯片的模拟输出功能的第一个引脚的模拟输出信号；然后进行待测试芯片的模拟输出功能的第二个引脚的测试，直到将待测试芯片的模拟输出功能的全部引脚测试完毕为止，然后控制器1通过移位锁存器7控制继电器3关断(此后5个继电器3都处于关断状态)。假定待测试芯片的PIN1112、PIN1122和PIN1132引脚是待测试芯片模拟输出功能的全部引脚，则控制器1通过移位锁存器7来控制第111多输入模拟开关、第11多输入模拟开关和继电器3使待测试芯片的PIN1112引脚与模数转换器21连接，控制器1通过模数转换器21测量待测试芯片的PIN1112引脚的模拟输出信号，控制器1对测量的数据进行处理，判断该模拟输出功能是否正常，然后控制器1通过移位锁存器7来控制第112多输入模拟开关、第11多输入模拟开关使待测试芯片的PIN1122引脚与模数转换器21连接，控制器1通过模数转换器21测试待测试芯片的PIN1122引脚的模拟输出功能是否正常，然后控制器1通过移位锁存器7来控制第113多输入模拟开关、第11多输入模拟开关使待测试芯片的PIN1132引脚与模数转换器21连接，控制器1通过模数转换器21测试待测试芯片的PIN1132引脚的模拟输出功能是否正常，完成待测试芯片的模拟输出功能的全部引脚的测试后，控制器1通过移位锁存器7使继电器3关断(此后5个继电器3都处于关断状态)，这样IC测试装置完成了待测试芯片的模拟输出功能测试，在这里说明一下，对于有些待测试芯片的模拟输出功能是可以通过配置待测试芯片内部的寄存器来调节性能的，对于这种待测试芯片，控制器1通过移位锁存器7来控制模拟开关组4和继电器3使待测试芯片的对应模拟输出功能引脚与模数转换器21连接，控制器1对模数转换器21获得的数据进行计算处理，对于需要对待测试芯片的该模拟输出功能进行调整的，控制器1通过通信线路6配置待测试芯片的相关寄存器，以达到对待测试的该模拟输出功能的校正。

当待测试芯片需要外部供给模拟信号的时候，对于数模转换器22的工作过程为：控制器1通过通信线路6控制待测试芯片的需要外部供给模拟信号的第一个引脚，配置待测试芯片的相关寄存器使其为模拟输入功能(例如该引脚为ADC的输入引脚)，然后控制器1控制数模转换器22输出待测试芯片的需要外部供给模拟信号的第一个引脚所需的模拟信号(比如50Hz,100mV的正弦信号，或者2.2V的直流信号等)，控制器1通过移位锁存器7来控制模拟开关组4与继电器3使待测试芯片的需要外部供给模拟信号的第一个引脚与数模转换器22连接，控制器1通过通信线路6从待测试芯片中读取需要外部供给模拟信号的第一个引脚的模拟输入信号，控制器1进行处理后判断是否正常；然后控制器1开始测试待测试芯片的需要外部供给模拟信号的第二个引脚，直到将待测试芯片的需要外部供给模拟信号的所有引脚测试完成，控制器1通过移位锁存器7使继电器3关断(此后5个继电器3均处于关断状态)。这里的待测试芯片的模拟输入功能是一个一个测试的，需要说明的是，对于有些待测试芯片的模拟输入功能是可以通过配置待测试芯片中的相关寄存器来调整其模拟输入性能的，对于这种待测试芯片，在控制器1控制数模转换器22输出模拟信号后，控制器1通过通信线路6读取待测试芯片的模拟输入功能的数据，控制器1对读取的数据做计算处理后，判断待测试芯片的该模拟输入功能是否需要调整，当需要调整时，控制器1通过通信线路6对待测试芯片的相关寄存器进行配置操作，以达到校正待测试芯片的该模拟输入性能的目的。

如果待测试芯片需要测试其输出脉冲信号的功能，比如需要测试待测试芯片的CF脉冲输出、时钟信号输出、秒脉冲输出、UART的TX功能或者比较输出波形等时，下面将对捕获模块24作进一步说明：首先控制器1配置捕获模块24为捕获功能，然后控制器1通过通信线路6配置待测试芯片的脉冲输出功能的第一个引脚为脉冲输出并输出已知脉冲信号(比如秒脉冲输出或者CF脉冲输出等)，控制器1通过移位锁存器7来控制模拟开关组4和继电器3使待测试芯片的脉冲输出功能的第一个引脚与捕获模块24连接，控制器1通过捕获模块24获得待测试芯片的脉冲输出功能的第一个引脚的脉冲信号数据，并判断该输出脉冲信号是否正常，然后控制器1通过通信线路6配置待测试芯片的脉冲输出功能的第二个引脚，并且控制器1通过移位锁存器7来控制模拟开关组4，以使待测试芯片的脉冲输出功能的第二个引脚与捕获模块24连接，控制器1通过捕获模块24开始下一次的捕获测试，直至将待测试芯片的脉冲输出功能的所有引脚测试完毕，控制器1通过移位锁存器7来控制继电器3关断(此后5个继电器3全部处于关断状态)，这样就完成了待测试芯片的脉冲输出功能的所有引脚的输出脉冲信号测试。

对于待测试芯片需要外部提供脉冲信号的，比如待测试芯片的捕获模块的测试，晶体加速CTI，IO休眠唤醒、IO中断等，下面来说明比较输出模块25的工作过程：控制器1通过通信线路6配置待测试芯片的需要外部提供脉冲信号的第一个引脚的相关寄存器，使待测试芯片的该引脚为对应的功能(需要外部提供脉冲信号的功能)，控制器1控制比较输出模块25输出相应的脉冲信号，控制器1再通过移位锁存器7来控制模拟开关组4和继电器3，使待测试芯片的需要外部提供脉冲信号的第一个引脚与比较输出模块25连接，控制器1通过通信线路6来读取待测试芯片的所需外部提供脉冲信号的第一个引脚的脉冲信号数据，并判断是否正常，这样完成待测试芯片的需要外部提供脉冲信号的第一个引脚的功能测试，然后控制器1开始对待测试芯片的需要外部提供脉冲信号的下一个引脚进行类似的测试，直至将待测试芯片的所有需要外部提供脉冲信号的引脚测试完毕，然后控制器1通过移位锁存器7来控制继电器3关断(此后5个继电器3均为关断状态)，这样完成了待测试芯片的所有所需外部提供脉冲信号的全部引脚的测试。对于待测试芯片的SRAM、Flash等的测试直接通过通信线路6完成，而对于如SPI、I2C、UART和SNR等功能的测试则直接将待测试芯片的相应引脚与控制器1的相应引脚相连即可，这样IC测试装置对待测试芯片的全部测试即可完成，对于控制器1的IO资源要求大大减小。

对于图3的工作原理，请参照图2的工作原理，本发明在此不再赘述。

需要说明的是，对于图3中的V₁₁到V_MXM的任意两两组合可以相等也可以不相等，本发明在此不作特别的限定。

与上述装置实施例相对应的，请参照图4，图4为本发明提供的一种IC测试方法的过程的流程图，应用于如上述的IC测试装置，该方法包括：

步骤S101：确定待测试芯片的第一个待测试功能；

步骤S102：确定与待测试功能对应的第一个引脚；

步骤S103：对引脚进行功能测试，测试完成后进入步骤S104；

步骤S104：判断与待测试功能对应的引脚是否全部测试完，如果是，进入步骤S106，否则，进入步骤S105；

步骤S105：确定与待测试功能对应的下一个引脚，并返回步骤S103；

步骤S106：判断对待测试芯片的所有功能是否均测试完毕，如果是，进入步骤S108，否则，进入步骤S107；

步骤S107：确定待测试芯片的下一个待测试功能，并返回步骤S102；

步骤S108：结束测试。

可见，本申请提供的测试方法，当一个测试功能对应多个引脚时，本申请采用分时复用的方式来对引脚进行一个一个的测试，节省了控制器的资源，降低了测试装置的成本。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的装置相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种IC测试装置，其特征在于，包括：

控制器；

与待测试芯片连接、用于将所述待测试芯片与所述测试装置连接起来的Socket座；

N个用于依据所述控制器的控制来对所述待测试芯片进行相应测试的测试模块，每个所述测试模块的第一端与所述控制器连接，第二端与一一对应的继电器的第一端连接，N为整数；

N个与所述测试模块一一对应的继电器，每个所述继电器的控制端与所述控制器连接，第二端与模拟开关组的第一端连接；

第二端与所述Socket座连接、控制端与所述控制器连接的所述模拟开关组，所述模拟开关组为L级多输入模拟开关的级联，L为不小于2的整数，所述模拟开关组用于依据所述控制器的控制来选择所述待测试芯片的相应引脚与相应测试模块连接；

第一端与所述控制器连接、另一端与所述Socket座连接、用于在所述控制器与所述Socket座之间建立通信的通信线路。

2.如权利要求1所述的IC测试装置，其特征在于，该测试装置还包括：

一端与所述控制器连接、另一端分别与所述模拟开关组的控制端以及N个所述继电器的控制端连接的移位锁存器，所述移位锁存器用于接收所述控制器串行移入的控制所述模拟开关组的控制端以及N个所述继电器的控制信号，并在对所述待测试芯片测试时将所述控制信号相应地并行输出至所述模拟开关组以及继电器。

3.如权利要求2所述的IC测试装置，其特征在于，所述模拟开关组为第一级多输入模拟开关与第二级多输入模拟开关的级联，其中，所述第一级多输入模拟开关的个数为1个，所述第二级多输入模拟开关的个数为M个，M不小于2且不大于所述第一级多输入模拟开关的输入端数。

4.如权利要求2所述的IC测试装置，其特征在于，所述模拟开关组为第一级多输入模拟开关、第二级多输入模拟开关以及第三级多输入模拟开关的级联，其中，所述第一级多输入模拟开关的个数为1个，所述第二级多输入模拟开关的个数为M个，M不小于2且不大于所述第一级多输入模拟开关的输入端数，所述第三级多输入模拟开关的个数不大于所述第二级多输入模拟开关的所有输入端的个数。

5.如权利要求1所述的IC测试装置，其特征在于，所述通信线路为所述待测试芯片的JIAG接口或者UART接口或者SPI接口或者I2C接口。

6.如权利要求3或4所述的IC测试装置，其特征在于，N个所述测试模块包括模数转换器、数模转换器、GPIO模块、捕获模块以及比较输出模块中的一个或多个的组合，其中：

所述模数转换器，用于对所述待测试芯片的模拟输出功能进行测试；

所述数模转换器，用于为所述待测试芯片提供模拟输入信号；

所述GPIO模块，用于测试所述待测试芯片的GPIO的输入输出功能是否正确；

所述捕获模块，用于捕获所述待测芯片的脉冲信号；

所述比较输出模块，用于为所述待测试芯片提供外部脉冲信号。

7.如权利要求1所述的IC测试装置，其特征在于，所述控制器为FPGA。

8.如权利要求1所述的IC测试装置，其特征在于，所述控制器为单片机。

9.如权利要求1所述的IC测试装置，其特征在于，所述控制器为ARM。

10.一种IC测试方法，其特征在于，应用于如权利要求1-9任一项所述的IC测试装置，该方法包括：

步骤S101：确定待测试芯片的第一个待测试功能；

步骤S102：确定与所述待测试功能对应的第一个引脚；

步骤S103：对所述引脚进行功能测试，测试完成后进入步骤S104；

步骤S104：判断与所述待测试功能对应的引脚是否全部测试完，如果是，进入步骤S106，否则，进入步骤S105；

步骤S105：确定与所述待测试功能对应的下一个引脚，并返回步骤S103；

步骤S106：判断对所述待测试芯片的所有功能是否均测试完毕，如果是，进入步骤S108，否则，进入步骤S107；

步骤S107：确定所述待测试芯片的下一个待测试功能，并返回步骤S102；

步骤S108：结束测试。