JP5109597B2

JP5109597B2 - データ転送装置及び半導体試験装置

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Publication number: JP5109597B2
Application number: JP2007286476A
Authority: JP
Inventors: 健一成川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-11-02
Filing date: 2007-11-02
Publication date: 2012-12-26
Anticipated expiration: 2027-11-02
Also published as: JP2009116467A

Description

本発明は、バスを介してデータの転送を行うデータ転送装置、及び当該装置を備える半導体試験装置に関する。

図３は、従来のデータ転送装置の構成を示すブロック図である。図３に示す通り、従来のデータ転送装置１００は、パラレルＣＰＵバスＢ１００、制御信号線Ｌ１０１、及びステータス信号線Ｌ１０２を介して互いに接続されたマスタデバイスとしてのＣＰＵデバイス１１０とスレーブデバイスとしての複数のデバイス１２０ａ〜１２０ｎとを備えており、例えばＣＰＵデバイス１１０からパラレルＣＰＵバスＢ１００を介してデバイス１２０ａ〜１２０ｎの各々にデータを転送する。

尚、パラレルＣＰＵバスＢ１００は複数のアドレス線及びデータ線、又はアドレス，データを時分割で伝送するアドレス／データ兼用線を含むバスである。また、制御信号線Ｌ１０１はＣＰＵデバイス１１０がデバイス１２０ａ〜１２０ｎを制御するための制御信号をデバイス１２０ａ〜１２０ｎに送信するための信号線であり、ステータス信号線Ｌ１０２はデバイス１２０ａ〜１２０ｎの各々の状態を示すステータス信号をＣＰＵデバイス１１０に対して送信する信号線である。

ＣＰＵデバイス１１０は、パラレルＣＰＵバスＢ１００に接続されたＣＰＵ（中央処理装置）１１１と、制御信号線Ｌ１０１及びステータス信号線Ｌ１０２に接続された内部回路１１２とを備えており、デバイス１２０ａ〜１２０ｎの制御、データ転送制御等の各種制御を行う。デバイス１２０ａ〜１２０ｎは、レジスタ群１２１、インターフェイス回路（以下、ＩＦ回路という）１２２、及び内部回路１２３をそれぞれ備えており、ＣＰＵデバイス１１０の制御の下で各種処理を行う。

レジスタ群１２１は、ＣＰＵデバイス１１０からアクセス可能であって、例えばＣＰＵデバイス１１０からパラレルＣＰＵバスＢ１００を介して送信されてくるデータを記憶する複数のレジスタを備えている。ＩＦ回路１２２は、パラレルＣＰＵバスＢ１００を介して送信されるアドレスのデコード回路を備えており、レジスタ群１２１に対するアクセス制御等を行う。

内部回路１２３は、制御信号線Ｌ１０１及びステータス信号線Ｌ１０２に接続されており、ＣＰＵデバイス１１０からの制御信号に応じた各種制御を行うとともに、ＣＰＵデバイス１１０に対してステータス信号を出力する。この内部回路１２３は、例えばＣＰＵやデジタイザ等を備えており、ＣＰＵデバイス１１０の制御の下でデバイス１２０ａ〜１２０ｎの動作の統括制御を行い、或いはデバイス１２０ａ〜１２０ｎで行われる処理で必要なデータの生成等を行う。

図４は、図３に示すデータ転送装置１００のアドレス空間の一例を示す図である。図４に示す通り、データ転送装置１００のアドレス空間には、ＣＰＵデバイス１１０による各デバイス１２０ａ〜１２０ｎに対するアクセスが競合しないようデバイス１２０ａ〜１２０ｎ毎に割り当てられた個別領域Ｒ１〜Ｒｎと、デバイス１２０ａ〜１２０ｎに共通して割り当てられたブロードキャスト領域ＢＲとが設けられている。

以上のアドレス空間を有するデータ転送装置１００において、ＣＰＵデバイス１１０が個別領域Ｒ１〜Ｒｎに対して個別のアクセスを行えば、デバイス１２０ａ〜１２０ｎの所定のアドレス（所定のレジスタ等）を個別にアクセスすることができる。これに対し、ブロードキャスト領域ＢＲをアクセスすれば、デバイス１２０ａ〜１２０ｎに設けられた全てのＩＦ回路１２２が動作することにより、全てのデバイス１２０ａ〜１２０ｎの同一アドレスを一度にアクセスすることができる。このため、例えばデバイス１２０ａ〜１２０ｎの全ての所定アドレスに同一のデータを書き込む場合には、ＣＰＵデバイス１１０はブロードキャスト領域ＢＲを通じたアクセスを行う。

尚、バスを介してデータ転送を行う従来のデータ転送装置の詳細については、例えば以下の特許文献１を参照されたい。
特開２００７−１５６９３５号公報

ところで、従来のデータ転送装置１００では、上記のブロードキャスト領域ＢＲを通じたアクセスを行えば、全てのデバイス１２０ａ〜１２０ｎに同一のデータを短時間で書き込むことがきる。このため、パラレルＣＰＵバスＢ１００等に接続された複数のデバイス１２０ａ〜１２０ｎが同一種類のものである場合であって、全てのデバイス１２０ａ〜１２０ｎに対して同一のデータを頻繁に書き込む必要があるときには極めて有用である。

しかしながら、従来のデータ転送装置１００は、特定のデバイスのみに選択的にアクセスを行うマルチキャスト動作を行うことはできない。このため、例えばデバイス１２０ａ〜１２０ｎとして種類の異なるものが混在している場合において、これらの中の特定のデバイスのみに対して選択的な書き込みを行うためには、図４に示す個別領域Ｒ１〜Ｒｎを介してその特定のデバイスを順にアクセスする必要があり、書き込みに長時間を要するという問題があった。

また、従来のデータ転送装置１００では、ＣＰＵデバイス１１０の制御によって、特定のデバイスのみがステータス信号を出力し、或いは特定のデバイスのみがＣＰＵデバイス１１０からの制御信号を受信するといったデバイス毎の個別の設定を行うことが可能である。しかしながら、かかるデバイス毎の個別の設定は、上述したブロードキャスト領域ＢＲを通じたアクセスでは行うことができずにデバイス毎に順次設定する必要があり、設定に長時間を要するという問題があった。

ここで、上記のデータ転送装置１００は、被試験デバイスに試験信号を印加して得られる信号を用いて被試験デバイスのパス／フェイルを判定する半導体試験装置に組み込み可能である。例えば、被試験デバイスに対するインターフェイスとして機能するピンエレクトロニスクカードに上記のデバイス１２０ａ〜１２０ｎを設ければ、各ピンエレクトロニスクカードに試験パターンを書き込むためにデータ転送装置１００を用いることもできる。半導体試験装置では、複数の特定のデバイスに同一のデータを書き込む機会が多く、また特定のデバイスを単位とした設定も多いため、試験時間を短縮するにはマルチキャスト動作が必要になる。

また、ＵＮＩＸ（登録商標）等のＯＳ（オペレーティング・システム）を搭載したＣＰＵデバイス１１０では、デバイス１２０ａ〜１２０ｎの制御を伴う２つ以上の複数のプログラムを個々のプロセス又はスレッドとして並列に実行させて、あたかも２つ以上のテストシステムが並列に存在しているように動作させることができる。かかる動作が行われる場合においては、各プログラム毎に使用するデバイスをプログラム間で競合しないように別々に割り当ててプログラムを実行する必要があるが、デバイスに対するプログラム間のアクセスの競合が生じてしまうため、ブロードキャスト領域ＢＲを通じたアクセスは使用できず、個別領域Ｒ１〜Ｒｎを通じて全てのデバイスを制御する必要があった。そのため、設定に長時間を要するという問題があった。

本発明は上記事情に鑑みてなされたものであり、特定の複数のデバイスのみに選択的にアクセス可能なマルチキャスト動作を実現することでデータ転送やデバイスの各種設定に要する時間を短縮することができ、加えてデバイスの選択を容易に変更することができるデータ転送装置、及び当該データ転送装置を備えることにより試験時間を短縮することができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明のデータ転送装置は、バス（Ｂ１）を介して相互に接続されたマスタデバイス（１０）と複数のスレーブデバイス（２０ａ〜２０ｎ）との間でデータの転送を行うデータ転送装置（１）において、前記複数のスレーブデバイスは、前記マスタデバイスからアクセス可能であって、前記スレーブデバイス毎に設定される第１識別子（３１）と、前記スレーブデバイスの全てに共通して設定される第２識別子（３２）とを記憶する記憶部（２２）と、前記記憶部に記憶されている前記第１識別子と前記第２識別子とを比較する比較部（２３）と、前記比較部の比較結果に応じて前記マスタデバイスからのアクセスを禁止するか否かを制御するインターフェイス部（２４）とをそれぞれ備えることを特徴としている。
この発明によると、複数のスレーブデバイスの各々において、スレーブデバイス毎に設定される第１識別子とスレーブデバイスの全てに共通して設定される第２識別子とが記憶され、これら第１識別子と第２識別子との比較結果に応じてマスタデバイスからのアクセスを禁止するか否かが制御される。
また、本発明のデータ転送装置は、前記マスタデバイスと前記複数のスレーブデバイスとは、前記バスとともに第１信号線（Ｌ２）を介して相互に接続されており、前記複数のスレーブデバイスは、前記比較部の比較結果に応じて、前記第１信号線を介して前記マスタデバイスへ信号を送信するか否かを制御する出力ゲート部（２６）をそれぞれ備えることを特徴としている。
また、本発明のデータ転送装置は、前記マスタデバイスと前記複数のスレーブデバイスとは、前記バスとともに第２信号線（Ｌ１）を介して相互に接続されており、前記複数のスレーブデバイスは、前記比較部の比較結果に応じて、前記マスタデバイスから前記第２信号線を介して送信されてくる信号を受信するか否かを制御する入力ゲート部（２７）をそれぞれ備えることを特徴としている。
ここで、本発明のデータ転送装置は、前記比較部が、前記第１識別子と前記第２識別子とを比較して、前記第１識別子と前記第２識別子とが完全に一致しているか否かの判定、一致ビットが有るか否かの判定、及び差が所定の範囲内であるか否かの判定の少なくとも１つの判定を行うことを特徴としている。
或いは、本発明のデータ転送装置は、前記記憶部は、前記第１識別子を複数記憶することが可能であり、前記比較部は、前記複数の第１識別子と前記第２識別子とを比較して、前記第２識別子と完全一致する第１識別子が有るか否かの判定、前記第２識別子とビットが一致する第１識別子が有るか否かの判定、及び前記第２識別子との差が所定の範囲内である第１識別子が有るか否かの判定の少なくとも１つの判定を行うことを特徴としている。
本発明の半導体試験装置は、被試験デバイスの試験を行う半導体試験装置において、複数のテスタデバイスの各々に前記スレーブデバイスが設けられた上記の何れかのデータ転送装置を備えており、前記被試験デバイスの試験に係るデータを、前記データ転送装置によって前記テスタデバイスに転送することを特徴としている。

本発明によれば、複数のスレーブデバイスの各々において、スレーブデバイス毎に設定される第１識別子とスレーブデバイスの全てに共通して設定される第２識別子とを記憶し、これら第１識別子と第２識別子との比較結果に応じてマスタデバイスからのアクセスを禁止するか否かを制御しているため、従来では不可能であったマルチキャスト動作を実現することができ、これによりデータ転送に要する時間を短縮することができるという効果がある。
また、本発明によれば、第１識別子と第２識別子との比較結果に応じて、第１信号線を介したマスタデバイスへの信号の送信、或いはマスタデバイスから第２信号線を介して送信されてくる信号の受信を制御しているため、信号の送信設定及び受信設定をマルチキャスト動作によって行うことができ、これによりデバイスの各種設定に要する時間を短縮することができるという効果がある。
また、本発明によれば複数のデバイスに共通して設定される第２識別子を変更するだけでマルチキャスト動作が行われるデバイスを即座に切り替えることができるという効果がある。また、必要であればデバイスの各々に記憶させる第１識別子を変更するだけで、容易にマルチキャスト動作を行わせるデバイスを変更することができるため、自由度の高いマルチキャスト機能を実現することができるという効果がある。
更に、本発明によれば、データ転送やデバイスの各種設定に要する時間を短縮することができるため、半導体試験装置に適用することで、試験パターン、期待パターン等の各種データをテスタデバイスに転送する時間を短縮することができ、これにより試験時間を大幅に短縮することが可能になるという効果がある。

以下、図面を参照して本発明の一実施形態によるデータ転送装置及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態によるデータ転送装置の要部構成を示すブロック図である。尚、本実施形態では、データ転送装置が、被試験デバイスの試験を行う半導体試験装置に設けられている態様を例に挙げて説明する。

図１に示す通り、本実施形態のデータ転送装置１は、パラレルＣＰＵバスＢ１（バス）、制御信号線Ｌ１（第２信号線）、及びステータス信号線Ｌ２（第１信号線）を介して互いに接続されたＣＰＵデバイス１０（マスタデバイス）と複数のデバイス２０ａ〜２０ｎ（スレーブデバイス）とを備えており、例えばＣＰＵデバイス１０からパラレルＣＰＵバスＢ１を介してデバイス２０ａ〜２０ｎの各々にデータを転送する。

尚、パラレルＣＰＵバスＢ１は複数のアドレス線及びデータ線を含むバスである。また、制御信号線Ｌ１はＣＰＵデバイス１０がデバイス２０ａ〜２０ｎを制御するための制御信号をデバイス２０ａ〜２０ｎに送信するための信号線であり、ステータス信号線Ｌ２はデバイス２０ａ〜２０ｎの各々の状態を示すステータス信号をＣＰＵデバイス１０に対して送信する信号線である。これら制御信号線Ｌ１及びステータス信号線Ｌ２は、各々複数ビットからなる信号線である。

ＣＰＵデバイス１０は、パラレルＣＰＵバスＢ１に接続されたＣＰＵ（中央処理装置）１１と、制御信号線Ｌ１及びステータス信号線Ｌ２に接続された内部回路１２とを備えており、デバイス２０ａ〜２０ｎの制御、データ転送制御等の各種制御を行う。このＣＰＵデバイス１０は、例えば本体架とテストヘッドとに大別される半導体試験装置の本体架に設けられる。

デバイス２０ａ〜２０ｎは、第１レジスタ群２１、第２レジスタ群２２（記憶部）、比較器２３（比較部）、インターフェイス回路（以下、ＩＦ回路という）２４（インターフェイス部）、内部回路２５、出力ゲート回路２６（出力ゲート部）、及び入力ゲート回路２７（入力ゲート部）を備えており、ＣＰＵデバイス１０の制御の下で各種処理を行う。これらデバイス２０ａ〜２０ｎは、例えば半導体装置のテストヘッドの内部に設けられたテスタデバイスとしてのピンエレクトロニスクカードにそれぞれ設けられている。尚、図１においては図の簡略化のために、デバイス２０ｂ〜２０ｎの内部の図示を省略している。

第１レジスタ群２１は、ＣＰＵデバイス１０からアクセス可能であって、例えばＣＰＵデバイス１０からパラレルＣＰＵバスＢ１を介して送信されてくるデータを記憶する複数のレジスタを備える。第２レジスタ群２２は、第１レジスタ群２１と同様にＣＰＵデバイス１０からアクセス可能であって、少なくとも、デバイス２０ａ〜２０ｎ毎に設定される個別の識別子（以下、ＩＤという）３１（第１識別子）を記憶するレジスタ２２ａと、デバイス２０ａ〜２０ｎの全てに共通して設定されるブロードキャスト用の識別子（以下、ＢＩＤという）３２（第２識別子）を記憶するレジスタ２２ｂとを備える。

本実施形態のデータ転送装置１においても図４に示すアドレス空間と同様のアドレス空間が設定されており、デバイス２０ａ〜２０ｎ毎に割り当てられた個別領域Ｒ１〜Ｒｎ及びデバイス２０ａ〜２０ｎに共通して割り当てられたブロードキャスト領域ＢＲと同様の個別領域及びブロードキャスト領域が設けられている。ＣＰＵデバイス１０が個別領域を介してアクセスすれば、デバイス２０ａ〜２０ｎの各々に設けられたレジスタ２２ａに記憶されるＩＤ３１の値を個別に設定することができる。これに対し、ＣＰＵデバイス１０がブロードキャスト領域を介してアクセスすれば、デバイス２０ａ〜２０ｎの各々に設けられたレジスタ２２ｂに記憶されるＢＩＤ３２の値を一度のアクセスで設定することができる。

比較器２３は、第２レジスタ群２２のレジスタ２２ａに記憶されたＩＤ３１の値とレジスタ２２に記憶されたＢＩＤ３２との値とを比較し、両者が一致している場合にはその旨を示す一致信号Ｓ１を出力する（一致信号Ｓ１がアサートされる）。ＩＦ回路２４は、パラレルＣＰＵバスＢ１を介して送信されるアドレスのデコード回路を備えており、比較器２３から出力される一致信号Ｓ１に応じて第１レジスタ群２１に対するアクセス制御を行う。但し、アクセス制御は、図４のブロードキャスト領域からのアクセス時のみ行われ、個別領域からのアクセス時にはアクセス制御を行わない方式になっていても良い。また、ＩＦ回路２４は、第２レジスタ群２２に対するアクセス制御は行わない。つまり、比較器２３から一致信号Ｓ１が出力されているか否かに拘わらず、ＣＰＵデバイス１０は、第２レジスタ群２２に対してアクセス可能である。

内部回路２５は、入力ゲート回路２７及び出力ゲート回路２６を介して制御信号線Ｌ１及びステータス信号線Ｌ２にそれぞれ接続されており、ＣＰＵデバイス１０からの制御信号に応じた各種制御を行うとともに、ＣＰＵデバイス１０に対してステータス信号を出力する。この内部回路２５は、例えばＣＰＵやデジタイザ等を備えており、ＣＰＵデバイス１０の制御の下でデバイス２０ａ〜２０ｎの動作の統括制御を行い、或いはデバイス２０ａ〜２０ｎで行われる処理で必要なデータの生成等を行う。

出力ゲート回路２６は、比較器２３から出力される一致信号Ｓ１に応じて、デバイス２０ａ〜２０ｎ各々の状態を示すステータス信号をステータス信号線Ｌ２を介してＣＰＵデバイス１０に送信するか否かを制御する。入力ゲート回路２７は、比較器２３から出力される一致信号Ｓ１に応じて、ＣＰＵデバイス１０から制御信号線Ｌ１を介して送信されてくる制御信号を受信するか否かを制御する。これら出力ゲート回路２６及び入力ゲート回路２７は、具体的には、比較器２３から一致信号Ｓ１が出力されている場合にのみ、ステータス信号をステータス信号線Ｌ２を介してＣＰＵデバイス１０に送信し、ＣＰＵデバイス１０から制御信号線Ｌ１介して送信される制御信号を受信する制御を行う。

次に、データ転送時の動作について説明する。まず、ＣＰＵデバイス１０のＣＰＵ１１は、予めデバイス２０ａ〜２０ｎ毎に割り当てられた個別領域（図４参照）を通してデバイス２０ａ〜２０ｎの各々に対してアクセスし、デバイス２０ａ〜２０ｎの各々に設けられた第２レジスタ群２２のレジスタ２２ａにＩＤ３１を書き込む。ここで、レジスタ２２ａに書き込むＩＤ３１は、複数のデバイス間で同一であっても良く、全てのデバイスで異なっていても良い。

尚、特定の複数のデバイスのみを選択的にアクセスするマルチキャスト動作を行う場合には、それら特定のデバイスが備えるレジスタ２２ａに記憶させるＩＤ３１の値は同一の値であって、他のデバイスのレジスタ２２に記憶させるＩＤ３１の値とは異なる値に設定する。尚、以下の説明では、マルチキャストを行うために選択されるデバイスの集合を「グループ」という。

次いで、ＣＰＵデバイス１０は、デバイス２０ａ〜２０ｎの全てに共通して割り当てられたブロードキャスト領域（図４参照）を通して全てのデバイス２０ａ〜２０ｎに設けられた第２レジスタ群２２のレジスタ２２ｂにＢＩＤ３２を書き込む。ここで、ＢＩＤ３２の書き込みは、ブロードキャスト領域を通しての書き込みであるため、全てのデバイス２０ａ〜２０ｎに設けられたレジスタ２２ｂに一斉に同一のＢＩＤ３２が書き込まれる。

以上のＩＤ３１及びＢＩＤ３２の書き込みが終了すると、デバイス２０ａ〜２０ｎに設けられた比較器２３の各々で書き込まれたＩＤ３１の値とＢＩＤ３２の値との比較が行われ、一致している場合にのみ一致信号Ｓ１が出力される。比較器２３から一致信号Ｓ１が出力されたデバイスではＩＦ回路２４によって第１レジスタ群２１に対するアクセスを許可する制御が行われるのに対し、比較器２３から一致信号Ｓ１が出力されていないデバイスではＩＦ回路２４によって第１レジスタ群２１に対するアクセスを遮断する制御が行われる。

この状態で、ＣＰＵデバイス１０がデータ転送のためにブロードキャスト領域を通して全てのデバイス２０ａ〜２０ｎにアクセスすると、第１レジスタ群２１に対するアクセスが許可されたデバイス、即ち、予めＣＰＵ１１によって書き込まれたＩＤ３１の値とＢＩＤ３２の値とが一致しているデバイスのみでＣＰＵデバイス１０から送信されたデータの書き込みが一斉に行われる。このようにして、特定の複数のデバイスのみを選択的にアクセスするマルチキャスト動作が実現される。

この状態で、ＣＰＵデバイス１０がブロードキャスト領域を通して、先に書き込んだＢＩＤ３２とは異なる値を有する新たなＢＩＤ３２を、全てのデバイス２０ａ〜２０ｎが備えるレジスタ２２ｂに書き込めば、その後にマルチキャスト動作が行われるグループを即座に変更することができる。つまり、本実施形態では、デバイス２０ａ〜２０ｎが備えるレジスタ２２ｂに書き込むＢＩＤ３２の値を変更することで、容易且つ即座にグループの変更を行うことができる。

また、比較器２３からの一致信号Ｓ１は、出力ゲート回路２６及び入力ゲート回路２７にも入力されている。このため、レジスタ２２ｂに記憶されているＢＩＤ３２の値と等しい値がレジスタ２２ａに記憶されているデバイスのみで、テータス信号をステータス信号線Ｌ２を介してＣＰＵデバイス１０に送信し、ＣＰＵデバイス１０から制御信号線Ｌ１介して送信される制御信号を受信する制御を行うことができる。また、かかる制御の切り替えも、デバイス２０ａ〜２０ｎが備えるレジスタ２２ｂに書き込むＢＩＤ３２の値を変更することで、容易且つ即座に行うことができる。

以上の通り、本実施形態のデータ転送装置は、デバイス２０ａ〜２０ｎ毎に個別に設定されるＩＤ３１とデバイス２０ａ〜２０ｎの全てに共通して設定されるＢＩＤ３２とをデバイス２０ａ〜２０ｎの各々に記憶し、デバイス２０ａ〜２０ｎの各々でこれらＩＤ３１の値とＢＩＤ３２の値を比較して一致しているデバイスのみでＣＰＵデバイス１０からのアクセスを許可する制御を行っている。このため、デバイス２０ａ〜２０ｎに記憶するＩＤ３１及びＢＩＤ３２の値を適当に設定することで従来では不可能であったマルチキャスト動作を実現することができ、これによりデータ転送に要する時間を短縮することができる。

また、本実施形態のデータ転送装置では、ＩＤ３１の値とＢＩＤ３２の値とを比較して一致しているデバイスのみでステータス信号線Ｌ２を介したステータス信号の送信、及び制御信号線Ｌ１を介した制御信号の受信を行っている。このため、ステータス信号の送信設定及び制御信号の受信設定をマルチキャスト動作によって行うことができ、これによりデバイスの各種設定に要する時間を短縮することができる。

また、本実施形態のデータ転送装置では、デバイス２０ａ〜２０ｎに共通して記憶されるＢＩＤ３２の値をブロードキャストにて変更するだけで、マルチキャスト動作が行われるデバイスを即座に切り替えることができる。更に、必要であればデバイス２０ａ〜２０ｎに記憶するＩＤ３１を変更するだけで、容易にグループを変更することができるため、自由度の高いマルチキャスト機能を実現することができる。

また、テスタデバイスの制御を伴う２つ以上の複数の試験プログラムを個々のプロセス又はスレッドとして並列に実行させる半導体試験装置においては、プログラム実行の切り替え（スイッチング）時、又はテスタデバイスへのアクセス時に、ＣＰＵ１１がオペレーティングシステムのカーネル又はＣＰＵバスＢ１を制御する不図示のデバイスドライバ等を介して、試験プログラム毎に定めた識別子をブロードキャストする。これにより、そのプログラムに割り当てられたテスタデバイス（ブロードキャストされた識別子と同じ識別子を個別の識別子として記憶しているテスタデバイス）のみをアクセス可能な状態に即座に切り替えることが可能となり、割り当てられたテスタデバイスに対するブロードキャスト（実際は、マルチキャスト）が可能となる。その結果、複数の試験プログラムを並列に実行させる半導体試験装置でも試験時間を短縮することができる。尚、ブロードキャストすべき識別子が前回ブロードキャストした識別子とは異なる識別子に変わった時にのみ上記の識別のブロードキャストを行うようにすれば、更に試験時間を短縮することが可能となる。

以上の通り、本実施形態のデータ転送装置では、データ転送やデバイスの各種設定に要する時間を短縮することができる。かかるデータ転送装置を本実施形態の半導体試験装置に設けることにより、試験パターン、期待パターン等の各種データをテスタデバイスに転送する時間を短縮することができ、これにより試験時間を大幅に短縮することが可能になる。

以上、本発明の実施形態によるデータ転送装置及び半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、デバイス２０ａ〜２０ｎの各々において、比較器２３がＩＤ３１の値とＢＩＤ３２の値とを比較して一致（完全一致）を判定したときに一致信号Ｓ１を出力する場合を例に挙げて説明した。しかしながら、ＩＤ３１の値とＢＩＤ３２の値とが完全に一致しているか否かの判定以外に、ＩＤ３１とＢＩＤ３２とに一致ビット（「０」又は「１」の状態で一致しているビット）が有ると判定した場合、又はＩＤ３１の値とＢＩＤ３２の値との差が所定の範囲内にあることを判定した場合に一致信号Ｓ１が出力されるようにしても良い。或いは、これらの判定結果の任意の組み合わせを考慮して一致信号Ｓ１が出力されるようにしても良い。

図２は、ＩＤ３１とＢＩＤ３２とに一致ビットが有るか否かを判定する判定回路の一例を示すブロック図である。図２に示す判定回路４０は、レジスタ２２ａとレジスタ２２ｂとのＡＮＤ（論理積）を各ビット毎に演算する複数のＡＮＤ回路４１ａ〜４１ｋと、ＡＮＤ回路４１ａ〜４１ｋの演算結果のＯＲ（論理和）を演算するＯＲ回路４２とからなる。係る構成の判定回路４０を用いることで、ＩＤ３１とＢＩＤ３２とに両者とも「１」となっている一致ビットが有るか否かを判定することができる。

以上説明した実施形態では、ＩＤ３１とＢＩＤ３２との完全一致を判定していたため、デバイス２０ａ〜２０ｎに共通して記憶されるＢＩＤ３２の値をブロードキャストにて変更したときには、ＢＩＤ３２の値を変更する前のグループに含まれるデバイスと変更した後のグループに含まれるデバイスは重複することがなかった。しかしながら、ＩＤ３１とＢＩＤ３２とに一致ビットが有るか否かを判定し、或いはＩＤ３１の値とＢＩＤ３２の値との差が所定の範囲内にあるか否かを判定することで、ＢＩＤ３２の値を変更することにより、ＢＩＤ３２の値を変更する前のグループに含まれるデバイスの一部のみを変更するといった柔軟な運用が可能になる。

更に、デバイス２０ａ〜２０ｎが備える第２レジスタ群２２で複数のＩＤ３１を記憶させても良い。かかる場合には、比較部２３において、複数のＩＤ３１とＢＩＤ３２とを比較して、ＢＩＤ３２と一致（完全一致）するＩＤ３１が有るか否かを判定し、ＢＩＤ３２とビットが一致するＩＤ３１が有るか否かを判定し、又はＢＩＤ３２との差が所定の範囲内であるＩＤ３１が有るか否かを判定してもよい。或いは、これらの判定結果の任意の組み合わせを考慮して一致信号Ｓ１が出力されるようにしても良い。

本発明の一実施形態によるデータ転送装置の要部構成を示すブロック図である。ＩＤ３１とＢＩＤ３２とに一致ビットが有るか否かを判定する判定回路の一例を示すブロック図である。従来のデータ転送装置の構成を示すブロック図である。図３に示すデータ転送装置１００のアドレス空間の一例を示す図である。

符号の説明

１データ転送装置
１０ＣＰＵデバイス
２０ａ〜２０ｎデバイス
２２第２レジスタ群
２３比較器
２４ＩＦ回路
２６出力ゲート回路
２７入力ゲート回路
３１ＩＤ
３２ＢＩＤ
Ｂ１パラレルＣＰＵバス
Ｌ１制御信号線
Ｌ２ステータス信号線

Claims

バスを介して相互に接続されたマスタデバイスと複数のスレーブデバイスとの間でデータの転送を行うデータ転送装置において、
前記複数のスレーブデバイスは、
前記マスタデバイスからアクセス可能であって、前記スレーブデバイス毎に設定される第１識別子と、前記スレーブデバイスの全てに共通して設定される第２識別子とを記憶する記憶部と、
前記記憶部に記憶されている前記第１識別子と前記第２識別子とを比較する比較部と、
前記比較部の比較結果に応じて前記マスタデバイスからのアクセスを禁止するか否かを制御するインターフェイス部と
をそれぞれ備えることを特徴とするデータ転送装置。
前記マスタデバイスと前記複数のスレーブデバイスとは、前記バスとともに第１信号線を介して相互に接続されており、
前記複数のスレーブデバイスは、前記比較部の比較結果に応じて、前記第１信号線を介して前記マスタデバイスへ信号を送信するか否かを制御する出力ゲート部をそれぞれ備えることを特徴とする請求項１記載のデータ転送装置。
前記マスタデバイスと前記複数のスレーブデバイスとは、前記バスとともに第２信号線を介して相互に接続されており、
前記複数のスレーブデバイスは、前記比較部の比較結果に応じて、前記マスタデバイスから前記第２信号線を介して送信されてくる信号を受信するか否かを制御する入力ゲート部をそれぞれ備えることを特徴とする請求項１又は請求項２記載のデータ転送装置。
前記比較部は、前記第１識別子と前記第２識別子とを比較して、前記第１識別子と前記第２識別子とが完全に一致しているか否かの判定、一致ビットが有るか否かの判定、及び差が所定の範囲内であるか否かの判定の少なくとも１つの判定を行うことを特徴とする請求項１から請求項３の何れか一項に記載のデータ転送装置。
前記記憶部は、前記第１識別子を複数記憶することが可能であり、
前記比較部は、前記複数の第１識別子と前記第２識別子とを比較して、前記第２識別子と完全一致する第１識別子が有るか否かの判定、前記第２識別子とビットが一致する第１識別子が有るか否かの判定、及び前記第２識別子との差が所定の範囲内である第１識別子が有るか否かの判定の少なくとも１つの判定を行うことを特徴とする請求項１から請求項３の何れか一項に記載のデータ転送装置。
被試験デバイスの試験を行う半導体試験装置において、
複数のテスタデバイスの各々に前記スレーブデバイスが設けられた請求項１から請求項５の何れか一項に記載のデータ転送装置を備えており、
前記被試験デバイスの試験に係るデータを、前記データ転送装置によって前記テスタデバイスに転送することを特徴とする半導体試験装置。