JPH08136614A

JPH08136614A - 回路試験装置

Info

Publication number: JPH08136614A
Application number: JP6274685A
Authority: JP
Inventors: Kiyoshi Egashira; 清江頭; Isamu Dobashi; 勇土橋; Minoru Takahashi; 実高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-09
Filing date: 1994-11-09
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】プリント基板等の被試験回路を試験する回路
試験装置に関し、試験時間の短縮を図る。【構成】試験制御部１と複数の試験回路部２₁〜２_n
とを、アドレスバスＡＢ，制御バスＣＢ，データバスＤ
Ｂ及びエラー信号線ＥＳを介して接続し、各試験回路部
２₁〜２_nの試験回路３に被試験回路１０₁〜１０_nを
接続して試験を実行する。試験回路部２₁〜２_nの制御
回路４は、個別試験か並列試験かの指示を設定する共通
レジスタ５と、個別アドレス設定部８の個別アドレスと
試験制御部１からの個別アドレスと照合するアドレス照
合回路７と、試験結果のデータをオア接続部９を介して
データバスＤＢに送出し、そのデータバスＤＢ上のデー
タと試験結果のデータとを照合し、照合不一致の時にエ
ラー信号を試験制御部１に送出するデータ照合回路６と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の電子部品を搭載
したプリント基板等を被試験回路として試験を行う回路
試験装置に関する。製造工程の自動化により各種の電子
部品を搭載したプリント基板の量産が可能となり、この
ように量産されるプリント基板を効率良く試験すること
が必要となっている。

【０００２】

【従来の技術】図６の（Ａ），（Ｂ）は従来例の説明図
であり、（Ａ）は、試験制御部５１と試験回路部５２と
セレクタ５４とを備えた回路試験装置のセレクタ５４
に、複数のプリント基板（ＰＣＢ）を被試験ＰＣＢ５３
₁〜５３_nとして接続し、セレクタ５４によって順次被
試験ＰＣＢ５３₁〜５３_nを選択して、試験回路部５２
によって試験するものである。

【０００３】又（Ｂ）は、試験制御部６１と複数の試験
回路部６２₁〜６２_nとを備えた回路試験装置の各試験
回路部６２₁〜６２_nに被試験ＰＣＢ６３₁〜６３_nを
接続し、被試験ＰＣＢ６３₁〜６３_nを並列的に試験す
るものである。

【０００４】図７は図６の（Ａ）に示す従来例のフロー
チャートを示し、セレクタ５４に被試験ＰＣＢ５３₁〜
５３_nを接続し（Ａ１）、セレクタ制御レジスタの内容
に従ってセレクタ５４を制御することにより被試験ＰＣ
Ｂを選択する（Ａ２）。試験回路部５２は、試験回路部
制御レジスタの内容に従って被試験ＰＣＢの試験を実行
する（Ａ３）。

【０００５】そして、試験結果の良否を判定し（Ａ
４）、ＯＫの場合は試験未済ＰＣＢが存在するか否かを
判定し（Ａ５）、存在すれば、ステップ（Ａ２）に移行
し、存在しない時は、セレクタ５４に接続した被試験Ｐ
ＣＢに対する試験が終了しているから、被試験ＰＣＢを
セレクタ５４から取り外す（Ａ６）。又試験結果が不良
の場合は、異常処理として障害探索等を行う。

【０００６】図８は図６の（Ｂ）に示す従来例のフロー
チャートを示し、試験回路部６２₁〜６２_nにそれぞれ
被試験ＰＣＢ６３₁〜６３_nを接続し（Ｂ１）、この被
試験ＰＣＢ６３₁〜６３_nに対して各試験回路部６２₁
〜６２_nは試験回路部制御レジスタの内容に従って順次
試験を実行する（Ｂ２）。そして、試験結果の良否を判
定し（Ｂ３）、不良の場合は異常処理として障害探索等
を行い、良の場合は試験未済ＰＣＢが存在するか否かを
判定し（Ｂ４）、存在する場合は、被試験ＰＣＢを変更
して試験を行う為にステップ（Ｂ２）へ移行する。又存
在しない場合は、被試験ＰＣＢに対する試験が終了して
いるから、被試験ＰＣＢを取り外す（Ｂ６）。

【０００７】

【発明が解決しようとする課題】前述の図６の（Ａ）に
示す従来例に於いては、セレクタ５４を設けたことによ
り、試験回路部５２は１個で済むが、セレクタ５４はリ
レー等によって選択切替えを行う構成であり、多数の被
試験ＰＣＢを順次切替えて試験を行うものであるから、
試験時間が長くなる問題がある。

【０００８】又前述の図６の（Ｂ）に示す従来例に於い
ては、試験回路部６２₁〜６２_nを順次動作させるか
ら、セレクタによる選択切替動作時間より短い時間で切
替えることができる。しかし、複数の試験回路部６２₁
〜６２_n対応の試験回路部制御レジスタを必要とし、制
御アドレス空間が大きくなる問題があると共に、セレク
タを用いた場合と同様に順次被試験ＰＣＢを試験するも
のであるから、試験時間が長い欠点がある。

【０００９】そこで、図６の（Ｂ）に示す従来例の構成
により、同一種類の被試験ＰＣＢを同時的に試験を行う
ことが考えられる。しかし、各被試験ＰＣＢ６３₁〜６
３_n対応の試験回路部６２₁〜６２_nの制御アドレスを
重複させることは不可能であるから、各試験回路部６２
₁〜６２_n対応に制御アドレスを割当てる必要がある。
その場合、試験制御部６１から見ると、試験回路部６２
₁〜６２_nの制御レジスタを順次制御するシリアルアク
セス制御となり、同時的に並列制御できないことにな
る。又試験結果のデータを試験制御部６１が読取る場
合、試験回路部６２ ₁〜６２_nから同時的に送出する
と、試験制御部６１は正確にデータを読取ることができ
ない問題がある。本発明は、複数の被試験回路に対する
並列試験を可能にし、試験時間の短縮を図ることを目的
とする。

【００１０】

【課題を解決するための手段】本発明の回路試験装置
は、図１を参照して説明すると、試験制御部１と複数の
試験回路部２₁〜２_nとをバスを介して接続し、複数の
試験回路部２₁〜２_nにそれぞれ被試験回路１０₁〜１
０_nを接続して、この被試験回路１０₁〜１０_nの試験
を行う回路試験装置に於いて、各試験回路部２₁〜２_n
は、各被試験回路１０₁〜１０_nに対応した試験データ
の送出及び試験結果のデータを受信して処理する試験回
路３と、この試験回路３を制御する制御回路４とを含
み、この制御回路４は、個別試験か並列試験かを指示す
る共通レジスタ５と、試験結果のデータをデータバスＤ
Ｂにオア接続部９を介して送出し、データバスＤＢ上の
データと自試験回路部からの試験結果のデータとを照合
し、照合不一致の時にエラー信号を送出するデータ照合
回路６とを備えている。

【００１１】又共通レジスタ５は、試験回路部を指定す
る個別アドレスレジスタと、並列アクセスを指示するマ
ルチ指示レジスタと、１回前の試験結果のデータを蓄積
・保持するラストルック・レジスタとを含む構成とする
ことができる。

【００１２】又制御回路４は、個別アドレス設定部８に
設定された個別アドレスと、試験制御部１からのアドレ
スとを照合し、照合一致により共通レジスタ５への指示
情報の設定及び試験回路３の動作を可能とし、試験制御
部１からの特定アドレスの時に、試験回路３を並列動作
させるアドレス照合回路７を備えることができる。

【００１３】又試験制御部１は、エラー信号によって共
通レジスタ５のラストルック・レジスタからのデータを
読取って、被試験回路を個別にチェックする機能を備え
ることができる。

【００１４】

【作用】試験制御部１と複数の試験回路部２₁〜２_nと
は、アドレスバスＡＢ，制御バスＣＢ，データバスＤ
Ｂ，エラー信号線ＥＳを介して接続されている。試験制
御部１から共通レジスタ５に並列試験の指示情報がセッ
トされると、試験回路３は無条件に試験動作が可能とな
り、各試験回路部２₁〜２_nに接続された各被試験回路
１０₁〜１０_nを並列的に試験することができる。又試
験結果のデータをデータバスＤＢを介して試験制御部１
にオア接続部９を介して送出し、各被試験回路１０₁〜
１０_nが良品で同一の試験結果のデータの場合、データ
照合回路６では照合一致となる。しかし、試験結果のデ
ータが異なる不良品が含まれていると、データ照合回路
６では照合不一致となる。その場合は、エラー信号線Ｅ
Ｓにエラー信号を送出し、試験制御部１は複数の被試験
回路１０₁〜１０_nの中に不良品が含まれていると判定
し、その不良被試験回路の抽出処理を開始する。一般的
には、不良品の発生確率は僅かであるから、不良被試験
回路の抽出処理を行うとしても、並列試験により試験時
間を短縮できる。

【００１５】又共通レジスタ５は、個別アドレスレジス
タと、マルチ指示レジスタと、ラストルック・レジスタ
とを含むもので、並列試験の場合に、マルチ指示レジス
タにより並列アクセス指示がセットされ、試験回路３の
並列動作によって、各被試験回路１０₁〜１０_nに対す
る並列試験が行われる。又ラストルック・レジスタは、
１回前の試験結果のデータを蓄積・保持するから、デー
タ照合回路６からエラー信号が送出された時に、試験制
御部１は、個別アドレスによってラストルック・レジス
タの内容を読取ることにより、各被試験回路１０₁〜１
０_nの再試験を行うことなく、良否を判定することがで
きる。

【００１６】又制御回路４は、共通レジスタ５，データ
照合回路６，アドレス照合回路７，個別アドレス設定部
８，オア回路部９等を含み、試験制御部１から個別アド
レスを送出することにより、個別アドレス設定部８に設
定された個別アドレスとアドレス照合回路７に於いて照
合し、照合一致の場合は、データバスＤＢ又は制御バス
ＣＢを介したデータ等を取り込むことになり、試験制御
部１からオール“０”等の特定アドレスがアドレスバス
ＡＢに送出された時は、アドレス照合回路７は並列試験
の指示と判定し、又共通レジスタ５のマルチ指示レジス
タに並列アクセス指示がセットされる。

【００１７】又試験制御部１は、データ照合回路６から
エラー信号線ＥＳを介してエラー信号を読取った時は、
アドレスバスＡＢを介して順次試験回路部を個別アドレ
スによって指定し、共通レジスタ５のラストルック・レ
ジスタの内容をデータバスＤＢを介して読取ることによ
り、試験回路部対応の何れの被試験回路が不良であるか
を容易にチェックすることができる。

【００１８】

【実施例】図１は本発明の実施例の説明図であり、試験
制御部１は、マイクロプロセッサ等のプログラム制御に
よりプリント基板等の被試験回路１０₁〜１０_nの試験
を実行する為の制御機能を備え、この試験制御部１に対
して複数の試験回路部２₁〜２_nがアドレスバスＡＢと
制御バスＣＢとデータバスＤＢとエラー信号線ＥＳとを
介して接続されている。各試験回路部２₁〜２_nは、試
験回路３と制御回路４とを含み、制御回路４は、共通レ
ジスタ５と、データ照合回路６と、アドレス照合回路７
と、個別アドレス設定部８と、オア接続部９とを含む構
成を有する。又各試験回路３は、インタフェース部等を
介してプリント基板等の各被試験回路１０₁〜１０_nの
接続，切り離しが可能の構成を備えている。

【００１９】試験回路３は、被試験回路１０₁〜１０_n
の構成に対応した試験データの発生や試験結果のデータ
の処理等の構成を備えている。又共通レジスタ５は、後
述のように、個別アドレスレジスタと、マルチ指示レジ
スタと、ラストルック・レジスタとを含み、試験制御部
１からの個別アドレスと、個別アドレス設定部８に設定
された試験回路部２₁〜２_n対応の個別アドレスとを、
アドレス照合回路７に於いて照合し、照合一致の時に、
試験回路部３の個別指定や、他の指定情報の設定が行わ
れる。

【００２０】又共通レジスタ５のマルチ指示レジスタに
並列アクセス指示が設定された時、又は試験制御部１か
らオール“０”等の特定アドレスが与えられた時に、試
験回路３は試験動作可能の状態となり、従って、各試験
回路部２₁〜２_nは並列的に被試験回路１０₁〜１０_n
の試験を行うことができる。

【００２１】又被試験回路１０₁〜１０_nからの試験結
果のデータは、試験回路３から共通レジスタ５のラスト
ルック・レジスタ及びデータ照合回路６に加えられ、共
通レジスタ５とオア接続部９とを介してデータバスＤＢ
上に試験結果のデータが送出され、そのデータバスＤＢ
上のデータと、試験結果のデータとをデータ照合回路６
により照合し、照合不一致の時にエラー信号をエラー信
号線ＥＳに送出する。

【００２２】量産される被試験回路１０₁〜１０_nは、
殆どが良品であり、不良品が発生する確率は小さいもの
である。しかし、不良品を完全に零とすることは困難で
あるから、試験を行う必要がある。従って、良品の被試
験回路は、試験結果のデータが同一であるから、データ
バスＤＢ上のデータと自試験回路部の試験結果のデータ
とは同一となる。若し、被試験回路１０₁〜１０_nに不
良品が含まれていると、試験結果のデータが異なること
になり、不良品の被試験回路が接続された試験回路部に
於いては、データバスＤＢ上のデータと自試験回路部の
試験結果のデータと同一となるが、他の試験回路部に於
いては、データバスＤＢ上のデータと自試験回路部の試
験結果のデータと異なるから、データ照合回路６からエ
ラー信号が送出される。

【００２３】試験制御部１は、このエラー信号を割込信
号として異常処理を行い、不良品の被試験回路を探索す
ることになる。その場合、共通レジスタ５のラストルッ
ク・レジスタに１回前の試験結果のデータが蓄積・保持
されているから、試験制御部１は、このラストルック・
レジスタの内容を読取ることにより、被試験回路の再試
験を行うことなく、不良品の被試験回路を見つけること
ができる。

【００２４】図２は本発明の実施例のフローチャートで
あり、被試験回路１０₁〜１０_nとしてプリント基板Ｐ
ＣＢを用いた場合を示し、以下被試験ＰＣＢとする。こ
の被試験ＰＣＢを試験回路部の試験回路３に接続し
（ａ）、共通レジスタ５に並列試験を設定する（ｂ）。
試験回路部の試験回路３は、試験回路部制御レジスタの
内容に従って被試験ＰＣＢに対して試験を実行する
（ｃ）。

【００２５】そして、試験結果のデータとデータバスＤ
Ｂ上のデータと一致するか否かをデータ照合回路６で照
合する（ｄ）。照合一致の場合は、並列試験を行った全
被試験ＰＣＢが良品であるから、被試験ＰＣＢを取り外
す（ｇ）。又データ照合回路６に於いて照合不一致の場
合は、エラー信号を送出し（ｅ）、試験制御部１は異常
処理（ｆ）を行うことになる。

【００２６】図３は本発明の実施例の試験回路部の説明
図であり、図１と同一符号は同一部分を示し、１１は個
別アドレスレジスタ、１２，１３はマルチ指示レジスタ
を構成するマルチライト・フリップフロップ及びマルチ
リード・フリップフロップ、１４はラストルック・レジ
スタ、１５，１６，１７はアドレスデコーダ、１８，１
９はアンド回路、２０，２１はオア回路、２２，２３，
２５はゲート回路、２４，２７はインバータ、２６はエ
ラー信号フリップフロップで、Ｊ−Ｋフリップフロップ
の場合を示す。又ＣＫはクロック端子、Ｄはデータ端
子、Ｑは出力端子を示す。

【００２７】又試験制御部１と試験回路部との間は、１
６ビット構成のアドレスバスＡＤＤ０〜ＡＤＤ１５と、
８ビット構成のデータバスＤＢ０〜ＤＢ７と、制御バス
としてのライト信号線ＷＴとリード信号線ＲＤと、エラ
ー信号線ＥＳとを示す。試験回路３は、被試験ＰＣＢを
試験する為の試験データの発生や試験結果のデータの処
理等を行う構成を備えており、オア回路２０からのライ
トイネーブル信号ＷＴＥＮ又はオア回路２１からのリー
ドイネーブル信号ＲＤＥＮと、アドレスバスＡＤＤ０〜
ＡＤＤ１５を介したアドレスと、データバスＤＢ０〜Ｄ
Ｂ７を介したデータと、ライト信号線ＷＴを介したライ
ト信号又はリード信号線ＲＤを介したリード信号が入力
され、又リード制御信号ＲＣを出力するものである。

【００２８】個別アドレス設定部８は、スイッチ或いは
レジスタ等によって試験回路部対応の個別アドレスを設
定するもので、図示の場合は４ビット構成の“００１
０”の場合を示す。又アドレスバスＡＤＤ０〜ＡＤＤ１
５にアドレスＡ０、ライト信号線ＷＴにライト信号、デ
ータバスＤＢ０〜ＤＢ７に個別アドレスが送出される
と、アドレスデコーダ１５から個別アドレスレジスタ１
１のクロック端子ＣＫにデコード出力信号が加えられ、
データバスＤＢ０〜ＤＢ７を介した個別アドレスが個別
アドレスレジスタ１１にセットされる。

【００２９】アドレス照合回路７は、個別アドレス設定
部８に設定された個別アドレスと、個別アドレスレジス
タ１１にセットされた個別アドレスとを照合し、照合一
致の時は、自試験回路部が指定された時であるから、
“１”の出力信号を、オア回路２０，２１とアンド回路
１８，１９とに加える。個別アドレス設定部８に設定さ
れた個別アドレスが“００１０”であると、個別アドレ
スレジスタ１１にセットされた個別アドレスが“００１
０”の時に、アドレス照合回路７から“１”の信号が出
力される。

【００３０】この時に、アドレスバスＡＤＤ０〜ＡＤＤ
１５にアドレスＡ１、ライト信号線ＷＴにライト信号、
データバスＤＢ０〜ＤＢ７のＤＢ０がフリップフロップ
１２のデータ端子Ｄに、ＤＢ１がフリップフロップ１３
のデータ端子Ｄに入力されると、アドレスデコーダ１７
のデコード出力信号がフリップフロップ１２，１３のク
ロック端子ＣＫに加えられて、それぞれマルチライトＭ
ＷとマルチリードＭＲとがセットされる。即ち、並列ア
クセス指示がセットされる。

【００３１】又アドレスバスＡＤＤ０〜ＡＤＤ１５にア
ドレスＡ２、リード信号線ＲＤにリード信号が送出され
ると、アドレスデコーダ１６のデコード出力信号がゲー
ト回路２５に加えられ、ラストルック・レジスタ１４の
データがデータバスＤＢ０〜ＤＢ７に送出されて、試験
制御部１は１回前の試験結果のデータを読取ることがで
きる。

【００３２】又オア接続部９は、ゲート回路２２，２３
とインバータ２４とを含み、試験回路３からのリード制
御信号ＲＣが“１”の時に、ゲート回路２３が開いて試
験結果のデータがデータバスＤＢ０〜ＤＢ７に送出さ
れ、“０”の時に、ゲート回路２２が開いて、データバ
スＤＢ０〜ＤＢ７のデータが個別アドレスレジスタ１
１，フリップフロップ１２，１３及び試験回路３に加え
られる。従って、試験回路３からのリード制御信号ＲＣ
が“１”の時に、データ照合回路６は、データバスＤＢ
０〜ＤＢ７上のデータと、試験回路３からデータバスＤ
Ｂ０〜ＤＢ７に送出する試験結果のデータとを照合する
ことになる。そして、その時の試験結果のデータがラス
トルック・レジスタ１４のデータ端子Ｄに加えられるか
ら、そのデータがラッチされる。

【００３３】データ照合回路６は、照合一致の時に
“１”の信号を出力し、インバータ２７により反転され
るから、エラー信号フリップフロップ２６のＪ端子に
“０”が加えられ、Ｋ端子は“０”であるから、クロッ
ク端子ＣＫに“０”から“１”に立上るリード制御信号
ＲＣが加えられると、Ｑ端子（図示せず）出力信号は
“０”、＊Ｑ端子出力信号は“１”のままとなる。即
ち、初期設定をこの状態とすると、照合一致が継続すれ
ば、この状態が継続する。そして、データ照合回路６に
於いて照合不一致の時は、“０”の信号を出力するか
ら、エラー信号フリップフロップ２６のＪ端子にインバ
ータ２７を介して“１”が加えられ、試験回路３から
“１”に立上るリード制御信号ＲＣがクロック端子ＣＫ
に加えられると、＊Ｑ端子出力信号は“０”に反転す
る。

【００３４】エラー信号線ＥＳは、試験制御部１に於い
て例えば＋５Ｖに抵抗を介してプルアップされており、
何れか一つの試験回路部のエラー信号フリップフロップ
２６の＊Ｑ端子出力信号が“０”となると、エラー信号
線ＥＳは“０”となる。それによって、試験制御部１で
は前述のように割込処理を行って不良品の被試験ＰＣＢ
の探索を行うことになる。

【００３５】即ち、試験制御部１は、順次試験回路部２
₁〜２_nを指定するように、個別アドレスレジスタ１１
に個別アドレスをセットし、次にアドレスバスＡＤＤ０
〜ＡＤＤ１５にアドレスＡ２、リード信号線ＲＤに
“１”を送出すると、アドレスデコーダ１６のデコード
出力によってゲート回路２５が開かれ、ラストルック・
レジスタ１４に蓄積・保持された試験結果のデータがデ
ータバスＤＢ０〜ＤＢ７に送出され、試験制御部１は、
試験回路部を指定して試験結果のデータを読取って、正
常か否かを判定することができる。

【００３６】図４は本発明の実施例の試験回路の説明図
であり、被試験ＰＣＢ１０がメモリを搭載した構成の場
合について示し、３１はライト動作制御回路、３２はリ
ード動作制御回路、３３，３４はアドレスデコーダ、３
５，３６はアンド回路、ＡＤＤ０〜ＡＤＤ１５はアドレ
スバス、ＷＴはライト信号線、ＲＤはリード信号線、Ｄ
Ｂ０〜ＤＢ７はデータバス、ＷＴＥＮはライトイネーブ
ル信号、ＲＤＥＮはリードイネーブル信号、ＲＣはリー
ド制御信号を示す。

【００３７】個別アドレスにより指定された場合及びマ
ルチライト及びマルチリードのフリップフロップ１２，
１３がセットされた場合に、ライトイネーブル信号ＷＴ
ＥＮ及びリードイネーブル信号ＲＤＥＮが“１”とな
る。又試験制御部１からアドレスバスＡＤＤ０〜ＡＤＤ
１５にアドレスＡ３〜Ａｎが送出され、ライト信号線Ｗ
Ｔに“１”が送出され、データバスＤＢ０〜ＤＢ７にラ
イトデータが送出されると、アンド回路３５の出力信号
が“１”となり、アドレスデコーダ３３のデコード出力
信号がライト動作制御回路３１に加えられて起動され、
ライトデータが被試験ＰＣＢのメモリに書込まれる。

【００３８】又アドレスバスＡＤＤ０〜ＡＤＤ１５にア
ドレスＡ３〜Ａｎが送出され、リード信号線ＲＤに
“１”が送出されると、アンド回路３６の出力信号が
“１”となり、アドレスデコーダ３４のデコード出力信
号がリード動作制御回路３２に加えられて起動され、被
試験ＰＣＢのメモリからデータが読出されて、データバ
スＤＢ０〜ＤＢ７に送出される。その時のアンド回路３
６の出力信号がリード制御信号ＲＣとなり、図３に於け
るゲート回路２３が開かれ、又被試験ＰＣＢのメモリか
ら読出したデータがラストルック・レジスタ１４に加え
られてラッチされると共に、データ照合回路６に加えら
れる。

【００３９】図５は本発明の実施例のレジスタの説明図
であり、アドレスＡ０で指定される個別アドレスレジス
タ１１は、下位４ビットに個別アドレスがセットされ
る。この個別アドレスをオール“０”とすると、アドレ
ス照合回路７は個別アドレスの照合一致の場合と同様に
“１”の信号を出力する。即ち、試験回路３を並列動作
させることができる。

【００４０】又アドレスＡ１で指定されるマルチ指示レ
ジスタは、０ビット目のマルチライトＭＷ指示はフリッ
プフロップ１２に相当し、１ビット目のマルチリードＭ
Ｒ指示はフリップフロップ１３に相当する。このマルチ
指示レジスタによって、試験回路３を並列動作させるこ
とができる。又アドレスＡ２によって指定されるラスト
ルック・レジスタ１４は、８ビットの試験結果のデータ
をセットし、エラー信号が送出された時に、試験制御部
１によって読取ることにより、不良品の探索を行うこと
ができる。又試験回路部制御レジスタ４０は、アドレス
Ａ３〜Ａｎによって指定され、ライト／リード動作制御
等を指示するものである。

【００４１】

【発明の効果】以上説明したように、本発明は、試験制
御部１と複数の試験回路部２₁〜２_nとをバスを介して
接続し、各試験回路部２₁〜２_nにプリント基板等の被
試験回路１０₁〜１０_nをそれぞれ接続して、個別或い
は並列に試験を実行するものであり、試験回路部２₁〜
２_nの制御回路４の共通レジスタ５によって個別試験か
並列試験かを指示し、試験結果のデータをバスに送出す
ると共に、バス上のデータと試験結果のデータとをデー
タ照合回路６で照合し、照合不一致の時にエラー信号を
試験制御部１に送出するもので、多数の被試験回路１０
₁〜１０_nが正常であれば、エラー信号が送出されるこ
とはなく、並列試験の実行により試験時間を短縮するこ
とができる。又複数の試験回路部２₁〜２_nに対しても
１試験回路部分の制御アドレスの制御によって試験の指
示が可能となり、制御プログラムが簡単となる利点もあ
る。

【００４２】又共通レジスタ５は、個別アドレスレジス
タとマルチ指示レジスタとラストルック・レジスタとを
含み、マルチ指示レジスタによって並列試験を指示する
ことにより、試験回路３による被試験回路１０₁〜１０
_nの並列試験を実行することができる。その試験結果の
データをラストルック・レジスタに蓄積・保持し、エラ
ー信号送出時に、被試験回路１０₁〜１０_nの再試験を
実行することなく、前の試験結果のデータを試験制御部
１で読取ることができる。

【００４３】又アドレス照合回路７は、個別アドレスレ
ジスタに設定された個別アドレスと個別アドレス設定部
８に設定された個別アドレスとを照合し、照合一致によ
り試験回路３の動作や共通レジスタ５への指示情報の設
定等を行うと共に、個別アドレスレジスタにオール
“０”等の特定アドレスが設定された時は、試験回路３
の並列動作を行わせるもので、試験回路３の状態等に対
応して個別試験と並列試験とを選択制御することができ
る。

【００４４】又試験制御部１は、データ照合回路６によ
りバス上のデータと試験結果のデータとを照合し、照合
不一致によるエラー信号を読取った時に、ラストルック
・レジスタに試験結果のデータが蓄積・保持されている
から、個別アドレスによって順次試験回路部２₁〜２_n
を指定して読取ることにより、再試験を行うことなく、
不良品の被試験回路を探索することができる。又既知の
不良品の被試験回路と既知の良品の被試験回路とを予め
定めた試験回路部に接続し、不良品の探索時に、個別ア
ドレスによって指定した既知の不良品の試験結果のデー
タ波形又は既知の良品の試験結果のデータ波形と、個別
アドレスによって指定した不良品探索を行う被試験回路
の試験結果のデータ波形とを比較することも可能であ
り、エラー信号発生時の不良品探索が容易となる利点が
ある。

【図面の簡単な説明】

【図１】本発明の実施例の説明図である。

【図２】本発明の実施例のフローチャートである。

【図３】本発明の実施例の試験回路部の説明図である。

【図４】本発明の実施例の試験回路の説明図である。

【図５】本発明の実施例のレジスタの説明図である。

【図６】従来例の説明図である。

【図７】従来例のフローチャートである。

【図８】従来例のフローチャートである。

【符号の説明】

１試験制御部２₁〜２_n 試験回路部３試験回路４制御回路５共通レジスタ６データ照合回路７アドレス照合回路８個別アドレス設定部９オア接続部１０₁〜１０_n 被試験回路

Claims

【特許請求の範囲】

【請求項１】試験制御部と複数の試験回路部とをバス
を介して接続し、前記複数の試験回路部にそれぞれ被試
験回路を接続して該被試験回路の試験を行う回路試験装
置に於いて、前記試験回路部は、前記被試験回路に対応した試験デー
タの送出及び試験結果のデータを受信して処理する試験
回路と、該試験回路を制御する制御回路とを含み、該制
御回路は、個別試験か並列試験かを指示する共通レジス
タと、前記試験結果のデータをデータバスにオア接続に
よって送出し、該データバス上のデータと自試験回路部
からの前記試験結果のデータとを照合し、照合不一致の
時にエラー信号を送出するデータ照合回路とを備えたこ
とを特徴とする回路試験装置。
【請求項２】前記共通レジスタは、前記試験回路部を
指定する個別アドレスレジスタと、並列アクセスを指示
するマルチ指示レジスタと、１回前の試験結果のデータ
を蓄積・保持するラストルック・レジスタとを含むこと
を特徴とする請求項１記載の回路試験装置。
【請求項３】前記制御回路は、個別アドレス設定部に
設定された個別アドレスと、前記試験制御部からのアド
レスとを照合し、照合一致により前記共通レジスタへの
指示情報の設定及び前記試験回路の動作を可能とし、前
記試験制御部からの特定アドレスの時に、前記試験回路
を並列動作させるアドレス照合回路を備えたことを特徴
とする請求項１又は２記載の回路試験装置。
【請求項４】前記試験制御部は、前記エラー信号によ
って前記共通レジスタのラストルック・レジスタからの
データを読取って、前記被試験回路を個別にチェックす
る機能を備えたことを特徴とする請求項１又は２又は３
記載の回路試験装置。