JPH06180657A - コンピュータシステムボードの試験方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】不慮の故障を突き止め可能な方法によるマイク
ロプロセッサボードの試験と、アドレスデコーダ回路や
割込み優先順位デコーダ回路を独立に試験する。 【構成】マイクロプロセッサと周辺回路との間の中間回
路は、データバス（Ｄ）及び制御バス（Ｃ）の線を含む
第一のアクセス経路の組と、処理回路（４０）を介して
他の線（ＣＳ）に接続された線（ＡＨ）を含む第二のア
クセス経路の組とを備える。中間回路の他の要素により
無視されるアドレスでアドレス指定できるテストレジス
タ（４６）を中間回路に供給し、第一又は第二のアクセ
ス経路の組のいずれか一方を介してテストレジスタにテ
ストワードを書き込み、アクセス経路のもう一方の組を
介してテストレジスタに書き込まれたワードを読み出
し、読み出したワードがテストワードに対応したものか
否かを所定の方法でチェックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に関し、特にシステムの一部の回路と周辺回路との間に
情報転送が正しく行われているか否かを確認するための
検証技術に関する。

【０００２】

【従来の技術】図１は、従来のコンピュータシステムの
一部を示すブロック図である。このシステムは、ネット
ワーク１１に結合されたコンピュータ１０よりなり、ネ
ットワーク１１には種々の構成要素、特にサーバ１２が
接続されている。サーバは、総じて、ネットワーク１１
とシステムバスＳＢとの間のインタフェースボード１３
よりなり、システムバスＳＢには入出力ボード１４が接
続されている。入出力ボード１４は、例えば端末装置、
電話回線網、周辺装置等に接続されている。

【０００３】サーバ１２の全てのボードは、一般にイン
タフェースボード１３によって管理される。各サーバボ
ードは、ボード自体を管理すると共にボードによる様々
な動作を可能にし、特にボード自体を試験して、試験結
果をコンピュータシステムに伝達するマイクロプロセッ
サよりなる。

【０００４】図２は、入出力ボード１４の概略構成を示
すブロック図である。このボードは、ボード内のシステ
ムバスＤ、Ａ、Ｃ、すなわちデータバスＤ、アドレスバ
スＡ及び制御バスＣへ接続されたマイクロプロセッサ２
０を有する。データバスは、例えば、１６ビットワード
を伝送するための１６本の線よりなる。アドレスバス
は、例えば、２４ビットアドレスを伝送するための２４
本の線よりなる。制御バスは、クロック線（ＣＫ）、読
取り／書込み線（Ｒ／Ｗ）、及びデータ受信肯定応答線
（ＤＴＡＣＫ）の少なくとも３本の線よりなる。以下の
説明においては、これらの線のうち、Ｒ／Ｗ線について
のみ言及する。他の線の機能は本発明を理解する上にお
いては不要である。Ｒ／Ｗ線は、後述するように、マイ
クロプロセッサによる読取りモード（Ｒ）又は書込みモ
ード（Ｗ）の設定を可能にする。

【０００５】図示省略した周辺装置は、入出力（Ｉ／
Ｏ）回路２１に接続される。各Ｉ／Ｏ回路は、複数、例
えば８つの周辺装置を管理することができる。各Ｉ／Ｏ
回路は、チップセレクト線ＣＳに接続された入力、及び
割込み要求線ＩＲＱに接続された出力を有する。ＣＳ線
は、ハイアドレス線ＡＨに対応する複数のアドレスバス
線に接続されたアドレスデコーダ回路２３の出力に接続
されている。ＩＲＱ線は、例えば３本の線よりなる割込
み優先順位線（ＩＰＬ）を介して２進コード優先順位を
マイクロプロセッサ２０に供給する割込み優先順位デコ
ーダ回路（ＤＥＣ）２５の入力へ接続されている。

【０００６】通常動作の場合は、アドレスデコーダ回路
２３のみがアドレスバスに接続され、割込み優先順位デ
コーダ回路２５はどのバスにも接続されない。しかし、
一般に、アドレスデコーダ回路２３及び割込み優先順位
デコーダ回路２５のデコード動作はプログラム可能であ
る。そのために、アドレスデコーダ回路２３はデータバ
スにも接続され、割込み優先順位デコーダ回路２５は、
ローアドレス線ＡＬ、アドレスデコーダ回路２３のチッ
プセレクト線ＣＳ、及びデータバスに接続されている。

【０００７】各Ｉ／Ｏ回路も、何本か、例えばボードと
周辺装置の間で８ビットワードを伝送するための８本の
データバス線、及びローアドレス線ＡＬに接続されてい
る。図３は、入出力回路２１の内部回路の一部を示す。
この入出力回路は、図示省略した２つの周辺装置との通
信を行うためのものである。その各周辺装置に対応させ
て、データ送信レジスタＴＲ、データ受信レジスタＲＲ
及び制御レジスタＣＲの３つのレジスタがそれぞれ設け
られている。これらの各レジスタも、制御バスＣ、デー
タバスＤ、及び内部アドレスデコーダ３２によるレジス
タ選択を可能にするチップセレクト線ＣＳｉに接続され
ている。内部アドレスデコーダ３２は、これら６つのレ
ジスタの選択を行うことができるように、入出力回路２
１のＣＳ線及び少なくとも３本のローアドレス線へ接続
されている。この回路の全ての入力及び出力は、バッフ
ァ３３によってバッファされる。

【０００８】データ送信レジスタＴＲには、周辺装置へ
伝送されるワードが書き込まれる。周辺装置は、データ
バスへ転送するワードをデータ受信レジスタＲＲに書き
込む。制御レジスタＣＲには、通信プロトコルを決定す
る制御情報、すなわち通信速度、１ワードのビット数、
ワードのパリティ等のような周辺装置との通信方法を規
定する情報が書き込まれる。制御レジスタＣＲは、これ
らのレジスタのデータを用いて通信を管理するための図
示省略した内部回路に接続されている。

【０００９】入出力回路２１のレジスタの１つに対して
読取りまたは書込みを行うためには、下記の動作が行わ
れる： −マイクロプロセッサによって、例えば読取りの場合は
論理状態“１”、書込みの場合は“０”というように、
制御バスのＲ／Ｗ線を所定の論理状態に設定する； −マイクロプロセッサによって、アドレスバス上の所望
のレジスタを選択するために、アドレスを発する； −アドレスデコーダ回路２３によってハイアドレスＡＨ
を解読し、アドレスデコーダ回路２３はその結果に従っ
て対応するＣＳ線をアクティブ（能動）状態、例えば
“０”にセットすることにより入出力回路２１を選択す
る； −その選択された入出力回路２１の内部アドレスデコー
ダ３２によってローアドレスＡＬを解読し、このデコー
ダが対応するチップセレクト線ＣＳｉを介して所望のレ
ジスタを選択し、これによってその選択されたレジスタ
は、Ｒ／Ｗ線が“０”であれば、その内容をデータバス
上に書き込み、Ｒ／Ｗ線が“１”であれば、マイクロプ
ロセッサによってデータバス上に供給されたワードを読
み取る。

【００１０】周辺装置がシステムとの通信を要求すると
きは、対応する入出力回路２１がその出力ＩＲＱを割込
み要求に相当するアクティブ状態、例えば“０”に強制
的に設定する。この割込み要求を設定する回路について
は、説明を省略する。割込み優先順位デコーダ回路２５
は、この要求を対応する入出力回路２１に与えられた優
先順位の機能として優先順位ＩＰＬへ変換する。マイク
ロプロセッサは、その優先順位に従って自己の動作に割
り込みをかけたり、かけなかったりする。マイクロプロ
セッサは、割り込みをかける場合、読取りモード（線Ｒ
／Ｗが“１”）で入出力回路２１のデータ受信レジスタ
ＲＲを順次選択することによって、割り込みを要求した
入出力回路２１を検索する。割り込みを要求した入出力
回路２１のデータ受信レジスタＲＲは、選択されると、
その内容をデータバス上に書き込み、その後対応する入
出力回路２１の出力ＩＲＱが再初期化される。

【００１１】このようなボードに共通する故障は、ボー
ドの様々な回路間のアクセス経路不良に起因するもので
ある。アクセス経路は、ボード上の導電トラック、回路
のピンとトラックとのはんだ接続、回路チップのバッフ
ァに対するピンの接続、チップの金属化部に対するバッ
ファの接続、さらにはチップの種々の内部回路を通じて
の接続よりなると定義される。アクセス経路における故
障は、例えば、ピンとトラックとのはんだ付け不良、バ
ッファの破損、チップのシリコンの品質不良等が原因で
ある。

【００１２】これらの故障のいくつかを検出するため
に、マイクロプロセッサは、例えばパワーオン時等に定
期的にボードテスト・プログラムを実行する。これらの
試験の１つとして、ボードと周辺装置との通信機能を検
査するものがある。そのために、一般にマイクロプロセ
ッサと入出力回路間の通信が試験される。この試験結果
が正常であって、周辺装置が誤動作する場合は、入出力
回路とその周辺装置の間の通信、または周辺装置に故障
があるということを意味する。

【００１３】従来の試験では、共通の故障原因である入
出力回路とデータバスの接続をチェックすることが行わ
れる。データ受信レジスタＲＲは、一般に読取専用であ
る。すなわち、データバスを介して書き込むことはでき
ない。制御レジスタＣＲにおいては、一部のビットが読
取専用であり、他のビットに間違った情報が書き込まれ
ると、周辺装置の好ましくない動作を引き起こすことが
ある。データ送信レジスタＴＲは、データバスとの間で
データの読取りまたは書込みを行うことができ、テスト
ワードは、それが偶然にも最も好都合であるために、こ
のレジスタに書き込まれる。書き込まれたワードは、続
いて読み出され、テストワードと比較され、これによっ
て、レジスタとデータバスとの間のアクセス経路に欠陥
があるかどうかを判断することができる。

【００１４】

【発明が解決しようとする課題】しかしながら、周辺装
置を無制御的に動作させないようにすることが望ましい
ため、入出力装置に対応する周辺装置によって無視され
るデータに対応するワードしかデータ送信レジスタＴＲ
に書き込むことはできない。このように、このレジスタ
に書き込むことのできるワードの組は限定されており、
全てのアクセス経路の故障可能性を網羅的に試験するこ
とができるとは限らない。さらに、このレジスタに書き
込むことのできるワードの組は、レジスタに接続された
周辺装置の種類によって決まり、従って、各周辺装置の
種類毎に１つずつ固有のテスト・プログラムを用意しな
ければならない。

【００１５】単に入出力回路を試験するだけでは、常に
故障を突き止めることができるとは限らない。実際、テ
スト・プログラムが故障の存在を示している場合、その
故障は、データバスとの接続不良によることもあれば、
例えば、アドレスデコーダ回路がチップセレクト情報を
送出していない故障のこともある。

【００１６】故障をよりよく探し出すために、中間の回
路を試験する方法がある。これらの試験方法は、周辺装
置アクセスとそれらの周辺装置の動作をシミュレートす
ることよりなる。そのためには、前述の入出力回路のデ
ータ送信及びデータ受信レジスタＴＲ、ＲＲは、特殊な
タイプのものが用いられる。これらのレジスタは、テス
ト期間中周辺装置に対する接続が遮断され、データ送信
レジスタＴＲが対応するデータ受信レジスタＲＲへ接続
されるテストモードを取ることができる。データ送信レ
ジスタＴＲに書き込まれたワードは、続いて対応するデ
ータ受信レジスタＲＲへ転送されて、そこで読み出すこ
とができ、これによってデータが、たとえエラーがあっ
ても、実際にデータ受信レジスタＲＲに到達するかどう
かをチェックすることができ、同時に、そのデータがデ
ータ受信レジスタＲＲに達した時割込み要求を発生する
かどうかをチェックすることができる。

【００１７】しかしながら、中間の回路の検証を信頼性
をもって行うためには、入出力回路の動作が少なくとも
部分的に正しいことが必要である。例えば、入出力回路
に至るデータバスの全ての線が遮断されると、その回路
は、あたかも選択されなかったかのように反応する。い
ずれにしても、入出力回路が割込み要求を発生しない場
合は、故障があるのは入出力回路なのか、優先順位デコ
ーダ回路、あるいはその他の回路であるのか不明とな
る。このように、特殊なデータ送信レジスタＴＲ及びデ
ータ受信レジスタＲＲによるこのテスト方法であって
も、多くの場合、正確に故障を突き止めることは不可能
である。

【００１８】本発明の目的は、不慮の故障を正確に突き
止めることが可能な方法によってマイクロプロセッサボ
ードを試験することにある。本発明のもう一つの目的
は、アドレスデコーダ回路を独立に試験することにあ
る。本発明のもう一つの目的は、割込み優先順位デコー
ダ回路を独立に試験することにある。

【００１９】

【課題を解決する手段】これらの目的は、マイクロプロ
セッサと周辺回路の間の、データバス制御バスの線を含
む第１組のアクセス経路及び処理回路を介して他の線に
接続された線を含む第２組のアクセス経路を備えた中間
回路のための試験方法において：中間回路中に中間回路
の他の構成要素により無視されるアドレスによってアド
レス指定可能なテストレジスタを設けるステップと；第
１組及び第２組のアクセス経路のいずれか一方を介して
テストレジスタにテストワードを書き込むステップと；
テストレジスタに書き込まれたワードをもう一方の組の
アクセス経路を介して読み出すステップと；その読み出
したワードが所定の形でテストワードに対応しているか
どうかをチェックするステップと；を備えた試験方法に
よって達成される。より詳細には、本発明は、データバ
ス、アドレスバス及び制御バスを介して入出力回路に接
続され、かつこの入出力回路との間にある中間回路に接
続されたマイクロプロセッサを備えたコンピュータシス
テムボードを試験するための方法において；入出力回路
にデータバス及び制御バスに接続されたテストレジスタ
を設け、その各テストレジスタは入出力回路の他の構成
要素によって無視されるアドレスによりアドレス指定可
能であるステップと；中間回路の少なくとも１つが正し
く動作するかどうかを試験するステップと；入出力回路
のテストレジスタにテストワードを書き込み、その書き
込まれたワードを読み出し、その読み出したワードをテ
ストワードと比較することによって各入出力回路のデー
タバスに対する接続を試験するステップと；を備えた試
験方法を提供するものである。

【００２０】本発明の一実施例によれば、試験対象の中
間回路はアドレスデコーダ回路であり、第２組のアクセ
ス経路は、アドレスバスの線、デコーダ及び選択線を含
み、上記のアドレスデコーダ回路は下記のステップに従
い試験される：アドレスバスの線上にアドレスを送出し
て、選択線の組み合わせの状態を変化させ、選択線の状
態を回路のテストレジスタに書き込む；テストレジスタ
をアドレス指定し、データバスを介してその内容を読み
出す；その読み出したワードを選択線の予期状態に対応
するワードと比較する。

【００２１】本発明の一実施例によれば、中間回路は、
優先順位線を介してマイクロプロセッサに接続され、割
込み要求線上の割込み要求信号を受け取る割込み優先順
位デコーダ回路であり、下記のステップに従って試験さ
れる：デコーダ回路のテストレジスタをアドレス指定
し、これにデータバスに送出されたテストワードを書き
込み、そのテストワードを回路中の優先順位線へ転送す
る；デコーダ回路の出力で優先順位を分析し、テストワ
ードに対応する情報と比較する。

【００２２】本発明の一実施例によれば、割込み優先順
位デコーダ回路のテストレジスタは、２つの部分を有
し、その第１の部分は優先順位線に接続され、第２の部
分は割込み要求線に接続されており、回路は次の追加の
ステップに従って試験される：テストレジスタをアドレ
ス指定し、その第２の部分に、１ビットを除く全てのビ
ットが同じ状態にあるデータバス上に送出されたテスト
ワードを書き込み、そのテストワードを割込み要求線へ
転送する；デコーダ回路の出力で優先順位を分析し、テ
ストワードに対応する期待順位と比較する。

【００２３】本発明の一実施例によれば、各入出力回路
は、次のステップに従って試験される：入出力回路のテ
ストレジスタをアドレス指定し、その中にデータバス上
に送出されたテストワードを書き込む；テストレジスタ
をアドレス指定し、データバスを介してその内容を読み
出す；この時データバス上に現れるワードをテストワー
ドと比較する。

【００２４】また、本発明は、本発明による方法を実施
するコンピュータシステムにおいて：データバス、アド
レスバス及び制御バスに接続されたマイクロプロセッサ
と；データバス、アドレスバス及び制御バスと周辺装置
に結合された少なくとも第１のレジスタを有する入出力
回路と；マイクロプロセッサと入出力回路の間に設けら
れ、データバス、アドレスバス及び制御バスに結合され
た中間回路と；を備えたコンピュータシステムを提供す
るものである。この実施例においては、各入出力回路
は、データバス、アドレスバス及び制御バスのみに結合
され上記の少なくとも第１のレジスタにより無視される
アドレスによってアドレス指定可能なレジスタを有し、
中間回路の少なくとも１つは、データバス、アドレスバ
ス及び制御バスに結合されかつ出力及び入力がそれぞれ
該中間回路の入力及び出力に接続されたテストレジスタ
を備えている。

【００２５】本発明の一実施例によれば、上記の中間回
路の１つは、選択出力を有するアドレスデコーダ回路よ
りなり、そのテストレジスタの出力はデータバスに接続
され、かつそのテストレジスタの入力は選択出力へ接続
されている。

【００２６】本発明の一実施例によれば、上記の中間回
路の１つは、割込み要求入力及び優先順位出力を有する
割込み優先順位デコーダ回路よりなり、そのテストレジ
スタの出力はデータバスへ接続され、かつそのテストレ
ジスタの入力は、一方では第１の論理ゲートを介して割
込み順位出力に接続され、他方では第２の論理ゲートを
介して割込み要求入力に接続されている。

【００２７】

【実施例】本発明は、マイクロプロセッサボードの試験
を可能にすると共に、まず各中間回路を個々に試験し、
その後入出力回路を試験することにより不慮の故障を突
き止めることを可能にするものである。以下の説明にお
いては、入出力回路、アドレスデコーダ回路及び割込み
優先順位デコーダ回路をどのようにして試験するかを順
を追って説明する。

【００２８】図４に示す本発明による入出力回路２１
は、図３の回路と同じ記号によって参照される同じ構成
要素の他、データバス及び内部のチップセレクト線ＣＳ
ｉへ接続された追加されたテストレジスタ３４よりな
る。内部アドレスデコーダ３２のデコード動作は、この
追加のテストレジスタ３４を選択することができるよう
に修正されている。図４の実施例においては、追加のテ
ストレジスタ３４のアドレス指定を行うには、図３の従
来技術の回路に設けられている３本のローアドレス線Ａ
Ｌだけで十分である。実際、ここで用いられている６つ
のレジスタをアドレス指定するには少なくとも３本のア
ドレス線が必要であり、８つの組み合わせが可能である
が、その中の６つしか使用されていなかった。そこで、
本発明によりテストレジスタ３４を追加しても、使用す
る組み合わせは７つであり、入出力回路に接続されるア
ドレス線の数を増やす必要はない。一般に、既存の大部
分の入出力回路においては、アドレス指定しなければな
らないレジスタの数は、回路に接続されたアドレス線に
ついて可能な２進数の組み合わせの数より少ない。

【００２９】本発明によれば、入出力回路２１のデータ
バスＤに対する接続の試験フェーズの間、以下のステッ
プが行われる： −書込みモードを設定し、テストレジスタ３４を選択
し、データバスＤ上にテストワードを供給する； −読取りモードを設定し、テストレジスタ３４を選択
し、その時データバスＤ上にあるワードを読み取る。

【００３０】テストワードは試験されるアクセス経路、
すなわちデータバスＤと入出力回路２１との接続、バッ
ファ３３、及びバッファ３３と入出力回路２１の内部デ
ータバスとの接続よりなるアクセス経路を介して書き込
まれ読み出される。

【００３１】データバス線上に信号がない場合をこれら
のバス線に接続された回路が“０”レベルであるとみな
すものと仮定すると、比較結果は、一部、例えば次のよ
うに解釈することができる。テストワードが“１”の１
ビットを有し、読み取ったワードでこのビットが“０”
であれば、このビットに対応するアクセス経路が遮断さ
れている。これと同じ場合で、読み取ったワードがいく
つかの“１”のビットを有するならば、“１”のそれら
のビットに対応するアクセス経路が短絡されている。

【００３２】また、“１”である相当数のビットを有す
るテストワードを用いて試験することによって、データ
バスの線間の誘導結合を検出することも可能である。実
際、相当数のビットが“１”であると、短いが誤った値
をレジスタに入れるには十分に長い時間の間に、誘導結
合によって通常“０”の少数のビットが強制的に“１”
に変えられ得る。

【００３３】相当数のビットが“１”であるテストワー
ドを用いることによって、電源線の減結合が十分である
か否かを試験することが可能である。実際、かなり多く
のビットが“０”から“１”に切り換わる時には、寄生
容量の充電のために電流サージが発生する。この電流サ
ージに対して電流を賄わなければならない電源線の減結
合が不十分であると、サージ中にその電圧が急峻に降下
し、“１”にセットされなければならないビットが、通
常誤ったデータがレジスタに記憶されるには十分に長い
このサージの間“０”に留まることが起こり得る。

【００３４】図５は、図２に示すようなアドレスデコー
ダ回路２３に本発明を適用した実施例を示す。アドレス
デコーダ回路２３は、ハイアドレス線ＡＨ、及びバッフ
ァ４２を介してチップセレクト線ＣＳに接続されたプロ
グラマブルデコーダ４０よりなる。デコード動作をプロ
グラミングするために、プログラマブルデコーダ４０
は、各ＣＳ線毎に１つのプログラミングレジスタ４４に
接続されている。プログラミングレジスタ４４は、デー
タバス及び制御バスに接続されており、プログラマブル
デコーダ４０により制御される図示省略した選択線によ
って選択可能である。これらのレジスタの使い方は、通
常通りであり、説明は省略する。

【００３５】本発明によれば、アドレスデコーダ回路２
３には、さらに、データバス、制御バスのＲ／Ｗ線、バ
ッファ４２の出力の各ＣＳ線に接続されたテストレジス
タ４６が設けられている。プログラマブルデコーダ４０
は、内部に追加したチップセレクト線ＣＳｉによってこ
の追加のテストレジスタ４６を選択することができるよ
うに修正されている。プログラマブルデコーダ４０に接
続されたアドレス線の数は大きく（例えば１５）、既存
のＣＳ線より多数のＣＳ線を制御するのに十分であるた
め、追加のテストレジスタ４６を選択するために増やす
必要はない。

【００３６】図６は、２本のＣＳ線に接続されたテスト
レジスタ４６の回路素子を示す。各ＣＳ線は、ＲＳフリ
ップ・フロップ５０のセット入力Ｓに接続されている。
セット入力Ｓは、アクティブローである。すなわち、線
ＣＳのアクティブ状態“０”がＲＳフリップ・フロップ
５０を“１”にセットする。全てのＲＳフリップ・フロ
ップ５０のリセット入力Ｒは、ＮＯＲゲート５２の出力
に接続されており、ＮＯＲゲート５２の入力はＲ／Ｗ線
及び内部のチップセレクト線ＣＳｉに接続されている。
ＲＳフリップ・フロップ５０の各出力Ｑは、３状態バッ
ファ５４を介してデータバスＤの各線に接続されてい
る。３状態バッファ５４は、全てＮＯＲゲート５６によ
って制御され、ＮＯＲゲート５６の第１の入力は線ＣＳ
ｉに接続され、第２の入力はインバータ５８を介して線
Ｒ／Ｗに接続されている。このように、書込みモード
（Ｒ／Ｗが“０”）においては、テストレジスタ４６が
選択されると（ＣＳｉが“０”）、ＲＳフリップ・フロ
ップ５０はリセットされる。読取りモード（Ｒ／Ｗが
“１”）においてテストレジスタ４６が選択されると、
３状態バッファ５４がアクティブになり、ＲＳフリップ
・フロップ５０の内容がデータバスへ転送される。

【００３７】試験フェーズの間においては、プログラマ
ブルデコーダ４０及びバッファ４２の動作が特にチェッ
クされる。この試験フェーズのステップは下記の通りで
ある： −書込みモードを設定し、アドレスバス上にテストレジ
スタ４６を選択するアドレスを送出し、これによってＲ
Ｓフリップ・フロップ５０をリセットする； −ＣＳ線をアクティブにする（０にセットする）アドレ
スを送出し、これによって対応するＲＳフリップ・フロ
ップ５０に“１”を書き込む； −読取りモードを設定し、再度テストレジスタ４６を選
択するアドレスを送出し、これによってＲＳフリップ・
フロップ５０の内容をデータバスへ転送する； −その時データバス上にあるワードを予期のワードと比
較する。

【００３８】通常動作時、プログラマブルデコーダ４０
は、一時に１本のＣＳ線しかアクティブにすることがで
きない。試験フェーズの間は、プログラマブルデコーダ
４０の機能は、ＣＳ線の状態について可能な全ての組み
合わせを試みることができるように再プログラムされ
る。従って、試験結果から、入出力回路試験に関して前
に説明したような故障を推測することが可能となる。

【００３９】試験フェーズの間、ＣＳ線がアクティブに
なった時は、周辺装置が動作するのを避けるために、デ
ータはデータバス上に存在しないことが好ましい。その
ために、Ｒ／Ｗ線は、“１”にセットされる（読み取り
モード）。この試験をより良く行うため、レジスタを追
加して、入出力回路の試験の場合同様に、データバスに
対する接続を試験することもできる。このようにして、
アドレスデコーダ回路を個々に試験して、この回路中に
ある多くの故障を検出することができる。

【００４０】ここで気付くのは、ＣＳ出力と周辺回路と
の接続については試験しないということである。しかし
ながら、これらの接続に欠陥があれば、前述の試験フェ
ーズを実行することによって、これらの接続に関係する
周辺装置がアクティブ化動作に反応しない場合に、それ
らの接続あるいは周辺装置に欠陥があると判断すること
ができる。

【００４１】図７は、図２に示すような割込み優先順位
デコーダ回路２５に適用した本発明の実施例を示す。こ
の割込み優先順位デコーダ回路２５は、入力バッファ６
０に接続された割込み要求線ＩＲＱを有し、入力バッフ
ァ６０の出力はデコーダ６２に接続されている。デコー
ダ６２の出力は、出力反転バッファ６４に接続され、出
力反転バッファ６４は、前述の出力ラインＩＰＬ上に、
幾つかのビット数（ここでは０乃至７の間の優先順位に
対応させて３）の反転２進法でコード化された割込み優
先順位順位を生じさせる。

【００４２】デコーダ６２は、プログラム可能で、各Ｉ
ＲＱ線毎に１つのプログラミングレジスタ６６に接続さ
れている。プログラミングレジスタ６６は、データバス
及び制御バスにも接続されている。前述のローアドレス
線ＡＬ及び割込み優先順位デコーダ回路２５のＣＳ線に
接続されたアドレスデコーダ６８は、内部のチップセレ
クト線ＣＳｉを介して各プログラミングレジスタ６６の
選択を可能にする。これらのレジスタの使い方は通常通
りであり、説明は省略する。

【００４３】本発明によれば、割込み優先順位デコーダ
回路２５には、データバスＤ及び制御バスＣに接続され
たテストレジスタ７０が追加して設けられている。テス
トレジスタ７０は、出力がＯＲゲート７２を介して出力
反転バッファ６４の入力のＩＰＬ線に接続された第１組
のラッチ、及び出力がＡＮＤゲート７４を介して入力バ
ッファ６０の出力のＩＲＱ線に接続された第２組のラッ
チよりなる。このテストレジスタ７０は、その中に書き
込まれたワードがレジスタの出力に直接現れるようにな
っている。アドレスデコーダ６８は、追加した内部のチ
ップセレクト線ＣＳｉによってテストレジスタ７０を選
択することができるように修正されている。アドレスデ
コーダ６８に接続されたローアドレス線ＡＬは、ほとん
どの場合、この追加のテストレジスタ７０の選択を行う
のに十分である。

【００４４】テストレジスタ７０は、２つの試験フェー
ズ、即ち、線ＩＰＬの接続を試験する第１のフェーズ、
及びデコーダ６２の動作が正しいかどうかを試験する第
２のフェーズの間使用される。実際には、第２の試験フ
ェーズの間に入力バッファ６０の動作が正しいかどうか
をも試験するようにすると、好都合であろう。従って、
入力バッファ６０の入力にＡＮＤゲート７４を設けるこ
とが必要であろうが、これは現在の技術においては不可
能である。もちろんこれが可能ならば、ＡＮＤゲート７
４は入力バッファ６０の入力に設けられる。

【００４５】これらの試験フェーズの間は、周辺装置は
割込みを要求しない、すなわちＩＲＱ線は全て“１”に
保たれ、デコーダ６２の出力は全て“０”に保たれるも
のと仮定する。

【００４６】第１の試験フェーズは、デコーダ６２によ
る優先順位の供給をシミュレートすることよりなる。そ
のために、下記のステップが実行される。まず、優先順
位に対応する試験ワードが、テストレジスタ７０の第１
組のラッチに書き込まれる。これらのワードは、ＯＲゲ
ート７２を介して出力反転バッファ６４の入力に同時に
現れる。そして、ＩＰＬ線上にその時存在する情報が試
験ワードと合致するかどうかがチェックされる。このス
テップは、同様に全ての優先順位について続けられ、こ
の第１の試験フェーズの終わりには、第１組のラッチに
“０”が書き込まれる。

【００４７】第２の試験フェーズは、線ＩＲＱ上の割込
み要求をシミュレートすることからなる。そのために、
下記のステップが実行される。まず、“０”のビットが
１つしかないテストワード（１つの割込み要求に相当す
る）がテストレジスタ７０の第２組のラッチに書き込ま
れる。これらのワードは、ＡＮＤゲート７４を介して線
ＩＲＱ上に同時に現れる。そして、ＩＰＬ出力にその時
存在する情報が事実上テストワードに合致する優先順位
であるかどうかがチェックされる。このステップは、同
様にして割込み要求が全てのＩＲＱ線についてシミュレ
ートされるまで続けられ、この第２フェーズの終わりに
は、第２組のラッチに“１”が書き込まれる。

【００４８】図７に示す実施例においては、可能な優先
順位を全てシミュレートするのに十分なＩＲＱ線はな
い。従って、欠けている優先順位が線ＩＲＱに与えられ
たように見せ掛けるために、第２の試験フェーズの間に
プログラミングレジスタ６６を介してデコーダ６２を再
プログラムするものと仮定する。

【００４９】また、入出力回路の場合同様、さらにテス
トレジスタを追加することによって、割込み優先順位デ
コーダ回路２５のデータバスに対する接続を試験するこ
ともできる。ここで気付くのは、線ＩＲＱと周辺回路と
の接続は試験されないということである。しかしなが
ら、これらの接続に欠陥があれば、上記の２つの試験フ
ェーズを実行することによって、これらの接続に関係す
る周辺装置を使用する際コンピュータシステムが応答し
ない場合、これらの接続に欠陥があるということを知る
ことができる。

【００５０】本発明は、若干の修正を行うことによって
特定用途向け集積回路（ＡＳＩＣ）に適合させることが
でき、本発明により追加するレジスタはスペースをほと
んど取らず、既存の配線に接続することができる。

【００５１】以上、本発明をマイクロプロセッサボード
の試験に関連して説明したが、ボードの各々の回路を例
えば製造時に個別に試験することも可能である。

【００５２】当業者にとっては、本発明の多数の代替態
様及び修正態様が自明であり、特にテストレジスタの種
類及び使い方に関する変形態様は自明であろう。

【００５３】

【発明の効果】本発明のコンピュータシステムボードの
試験方法及び装置においては、以上の如く構成したの
で、不慮の故障を正確に突き止めることができ、またア
ドレスデコーダ回路及び割込み優先順位デコーダ回路を
それぞれ独立に試験することができる。

【図面の簡単な説明】

【図１】 従来のコンピュータシステムの回路を表す図
である。

【図２】 従来のコンピュータシステムボードを表す図
である。

【図３】 図２のコンピュータシステムボードの一部の
回路を表す図である。

【図４】 本発明の一実施例の入出力回路を表す図であ
る。

【図５】 本発明の一実施例のアドレスデコーダ回路を
表す図である。

【図６】 図５のアドレスデコーダに関連するテストレ
ジスタの一実施例を表す図である。

【図７】 本発明の一実施例の割込み優先順位デコーダ
回路を表す図である。

【符号の説明】

１０ コンピュータ １１ ネットワーク １２ サーバ １３ インタフェイスボード １４ 入出力ボード ２０ マイクロプロセッサ ２１ 入出力回路 ２３ アドレスデコーダ回路 ２５ 割込み優先順位デコーダ回路 ３２ 内部アドレスデコーダ ３３，４２ バッファ ３４，４６，７０ テストレジスタ ４０ プログラマブルデコーダ ４４，６６ プログラミングレジスタ ５０ ＲＳフリップ・フロップ ５２，５６ ＮＯＲゲート ５４ ３状態バッファ ６０ 入力バッファ ６２ デコーダ ６４ 出力反転バッファ ６８ アドレスデコーダ ７２ ＯＲゲート ７４ ＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサと周辺回路との間の
   中間回路であって、データバス及び制御バスの線を含む
   第一のアクセス経路の組と、処理回路を介して他の線に
   接続された線を含む第二のアクセス経路の組とを備えた
   中間回路のための試験方法において、 前記中間回路の他の要素により無視されるアドレスによ
   ってアドレス指定できるテストレジスタを該中間回路に
   供給するステップと、 前記第一又は第二のアクセス経路の組のいずれか一方を
   介して前記テストレジスタにテストワードを書き込むス
   テップと、 前記アクセス経路のもう一方の組を介して該テストレジ
   スタに書き込まれたワードを読み出すステップと、 該読み出したワードが前記テストワードに対応したもの
   であるか否かを所定の方法でチェックするステップとを
   備えたことを特徴とする方法。