JPH0320683A - 集積回路の事象認定試験アーキテクチャ - Google Patents
集積回路の事象認定試験アーキテクチャInfo
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- JPH0320683A JPH0320683A JP2029369A JP2936990A JPH0320683A JP H0320683 A JPH0320683 A JP H0320683A JP 2029369 A JP2029369 A JP 2029369A JP 2936990 A JP2936990 A JP 2936990A JP H0320683 A JPH0320683 A JP H0320683A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（関連出願）
この出願は、発明の名称を「集積回路用の事象認定試験
プロトコール」として同時に出願された同時継続米国特
許出願と関連している。
プロトコール」として同時に出願された同時継続米国特
許出願と関連している。
（産業上の利用分野）
本発明は、集積回路に関し、特に上位集積回路が正常に
作動している間に急速試験を行うことを可能にする事象
認定試験アーキテクチャに関する。
作動している間に急速試験を行うことを可能にする事象
認定試験アーキテクチャに関する。
（従来技術とその問題点）
伝統的に、基板組立体上の集積回路同士の間の配線を簡
単に試験するために、境界走査試験法が使われてきた。
単に試験するために、境界走査試験法が使われてきた。
試験中、基板上の集積回路は非作動試験モードとされ、
基板上の各集積回路の全ての人力ピン及び出力ビンの間
の配線接続を確かめるために、その境界走査経路がアク
セスされる。
基板上の各集積回路の全ての人力ピン及び出力ビンの間
の配線接続を確かめるために、その境界走査経路がアク
セスされる。
集積回路の境界を通過するデータを実時間で動的に観察
できる能力は、基板上の複数の集積回路間の機能的相互
作用を監視する方法を提供する。
できる能力は、基板上の複数の集積回路間の機能的相互
作用を監視する方法を提供する。
このような試験により、高価なテスター及び機械的探査
固定具を使わなくては検出することの出来ないタイξン
グに敏感で且つ／又は間欠的な故障を発見することが出
来る。動的境界観察は、システムの集積化、環境チャン
バ試験、遠隔診断試験、及び組み込み自己試験を容易に
する。集積回路の境界を通過するデータを実時間で動的
に制御する能力は、基板上の一つ以上の集積回路の人力
又は出力に試験データを入れる方法を提供する。この能
力により、作動している回路中に誤りを伝播させて、（
１）その回路がその誤りを黙許するか、（２）その回路
がその誤りの発生を検出することが出来るか調べること
が出来る。既知の誤りを回路に導入する能力は、故障許
容設計においてバックアップ回路がやがて応答して正常
なシステム動作を維持することを確かめる方法を提供す
る。
固定具を使わなくては検出することの出来ないタイξン
グに敏感で且つ／又は間欠的な故障を発見することが出
来る。動的境界観察は、システムの集積化、環境チャン
バ試験、遠隔診断試験、及び組み込み自己試験を容易に
する。集積回路の境界を通過するデータを実時間で動的
に制御する能力は、基板上の一つ以上の集積回路の人力
又は出力に試験データを入れる方法を提供する。この能
力により、作動している回路中に誤りを伝播させて、（
１）その回路がその誤りを黙許するか、（２）その回路
がその誤りの発生を検出することが出来るか調べること
が出来る。既知の誤りを回路に導入する能力は、故障許
容設計においてバックアップ回路がやがて応答して正常
なシステム動作を維持することを確かめる方法を提供す
る。
従来の境界走査試験方法では、回路は試験中は非作動試
験モードとされるので、基板が作動しているときに限っ
て生じる可能性のあるエラーは観察不可能である。よっ
て、この種の静的境界試験は、それが検出することの出
来るエラーに限定される。更に、多くの場合に、正常な
動作を妨げずに回路を試験することが必要となる。例え
ば、回路が航空機制御システムに使われているとすると
、航空機が飛行しているときに試験を行うために該回路
を作動不能にすることは出来ないかもしれない。この様
な場合には、静的境界試験は不可能である。
験モードとされるので、基板が作動しているときに限っ
て生じる可能性のあるエラーは観察不可能である。よっ
て、この種の静的境界試験は、それが検出することの出
来るエラーに限定される。更に、多くの場合に、正常な
動作を妨げずに回路を試験することが必要となる。例え
ば、回路が航空機制御システムに使われているとすると
、航空機が飛行しているときに試験を行うために該回路
を作動不能にすることは出来ないかもしれない。この様
な場合には、静的境界試験は不可能である。
従って、回路内で集積回路が正常に作動しているときに
１個以上の集積回路の境界を通過するデータを動的に観
察し制御するために使うことの出来る高等な境界試験ア
ーキテクチャを提供する必要が生じた。
１個以上の集積回路の境界を通過するデータを動的に観
察し制御するために使うことの出来る高等な境界試験ア
ーキテクチャを提供する必要が生じた。
（発明の概要）
本発明は、従来の境界試験アーキテクチャに伴う欠点及
び問題を実質的に解消又は防止する境界試験アーキテク
チャを提供する。
び問題を実質的に解消又は防止する境界試験アーキテク
チャを提供する。
本発明の境界試験アーキテクチャは、集積回路において
、該集積回路が作動モードである時に境界試験を行うた
めに使用することの出来るものである。到来するデータ
を受け取る入力回路が設ＬＪられ、集積回路からデータ
を出力する出力回路が設けられる。到来するデータに対
して格納や論理演算等の所望の機能を実行する論理回路
が該入力回路及び該出力回路の間に接続される。所定の
状態の検出に応じてデータを解析し格納する試験回路が
該人力回路及び出力回路に接続される。所定状態は、該
論理回路からのデータを、レジスター又はメモリーに格
納されている予測データワードと比較することによって
検出することが出来る。
、該集積回路が作動モードである時に境界試験を行うた
めに使用することの出来るものである。到来するデータ
を受け取る入力回路が設ＬＪられ、集積回路からデータ
を出力する出力回路が設けられる。到来するデータに対
して格納や論理演算等の所望の機能を実行する論理回路
が該入力回路及び該出力回路の間に接続される。所定の
状態の検出に応じてデータを解析し格納する試験回路が
該人力回路及び出力回路に接続される。所定状態は、該
論理回路からのデータを、レジスター又はメモリーに格
納されている予測データワードと比較することによって
検出することが出来る。
マスキングデータワードを使って、この予測データワー
ドの或るビットをマスクし、マスクビットが突き合わせ
動作に関与しないようにすることが出来る。
ドの或るビットをマスクし、マスクビットが突き合わせ
動作に関与しないようにすることが出来る。
本発明の第２の実施例において、第２の所定状態を検出
することが出来、この時に格納及び解析は終わる。格納
及び解析は、第３の所定状態の検出後に再開されること
が出来、第４の所定状態の検出後に終わることが出来る
。
することが出来、この時に格納及び解析は終わる。格納
及び解析は、第３の所定状態の検出後に再開されること
が出来、第４の所定状態の検出後に終わることが出来る
。
本発明の試験アーキテクチャは、集積回路が急速に作動
している時に他の集積回路からのデータを解析すること
が出来るという利点を提供するものである。この集積回
路の急速試験は、他の方法によっては発見することの出
来ないエラーを検出する。
している時に他の集積回路からのデータを解析すること
が出来るという利点を提供するものである。この集積回
路の急速試験は、他の方法によっては発見することの出
来ないエラーを検出する。
本発明の第３の実施例においては、試験アーキテクチャ
は、所定の状態に応じて該出力回路を通して試験データ
を出力する回路を包含する。試験データの出力は、第２
の所定状態の検出時に停止され、第３の所定状態の検出
時に再開される。第４の所定状態の検出後、この出力は
停止される。
は、所定の状態に応じて該出力回路を通して試験データ
を出力する回路を包含する。試験データの出力は、第２
の所定状態の検出時に停止され、第３の所定状態の検出
時に再開される。第４の所定状態の検出後、この出力は
停止される。
本発明は、この側面において、集積回路が急速に作動し
ている時にデータを回路基板へ導入するという利点をも
たらす。試験データを回路基板に導入することが出来る
という能力は、故障を発見する基板の能力を解析するの
に役立つ。
ている時にデータを回路基板へ導入するという利点をも
たらす。試験データを回路基板に導入することが出来る
という能力は、故障を発見する基板の能力を解析するの
に役立つ。
本発明の第４の実施例においては、集積回路への複数の
人力データワードと、集積回路から出力されるべき試験
データとを格納するバソファーメモリーを試験回路に使
用することが出来る。
人力データワードと、集積回路から出力されるべき試験
データとを格納するバソファーメモリーを試験回路に使
用することが出来る。
次に、添付図面を参照して、本発明について詳しく説明
する。
する。
（実施例）
本発明の好適な実施例は、第１図ないし第２１図を参照
することにより良く理解することが出来る。図において
、同じ又は対応する部分に同じ数字が使われている。
することにより良く理解することが出来る。図において
、同じ又は対応する部分に同じ数字が使われている。
れた ゛ アーキテクチャ
第１図は、本発明の境界試験アーキテクチャを取り入れ
た集積回路１０のブロソク図であり、該回路は、例示の
目的でレジスターとして示されている。集積回路１０は
、次の様な入力、即ち、データ入力＜ＤＯ−７）、デー
タ出力（ＱＯ−７）、クロソク（ＣＬＫ）、出ノノ制御
（○Ｃ）、事象認定イン（ＥＱＩＮ）、事象認定出力（
ＥＱＯＵＴ）走査データ・イン（ＳＤＩ）、走査データ
・アウト（ＳＤ○）、モード（ＭＯＤＥ）、及び走査ク
ロソク（ＳＣＫ）、を持っている。データ人力ＤＯ−７
は、バソファ−１４を通して人力試験セル・レジスター
（ＴＣＲＩ）１２に接続されている。ＣＬＫ信号はバソ
ファ−１８を通して試験セル（ＴＣ２）へ入力される。
た集積回路１０のブロソク図であり、該回路は、例示の
目的でレジスターとして示されている。集積回路１０は
、次の様な入力、即ち、データ入力＜ＤＯ−７）、デー
タ出力（ＱＯ−７）、クロソク（ＣＬＫ）、出ノノ制御
（○Ｃ）、事象認定イン（ＥＱＩＮ）、事象認定出力（
ＥＱＯＵＴ）走査データ・イン（ＳＤＩ）、走査データ
・アウト（ＳＤ○）、モード（ＭＯＤＥ）、及び走査ク
ロソク（ＳＣＫ）、を持っている。データ人力ＤＯ−７
は、バソファ−１４を通して人力試験セル・レジスター
（ＴＣＲＩ）１２に接続されている。ＣＬＫ信号はバソ
ファ−１８を通して試験セル（ＴＣ２）へ入力される。
人力試験セル・レジスター１２及び試験セル１６の出力
は、集積回路の内部論理（図の実施例では８進レジスタ
ー２０）に接続されている。試験セル・レジスター１２
は、出力試験セル・レジスター（ＴＣＰ２）の直列デー
タ入力（ＳＤＩ）に接続された直列データ出力（ＳＤＯ
）も持っている。８進レジスター２０の出力はＴＣＲ２
２２のデータ入力（Ｄ Ｉ Ｎ）に接続されている
。ＴＣＰ２ ２２の出力は、トリステート（ｔｒｉｓ
ｔａｔｅ） ・パソファ−２４を介してデータ出力Ｑ
Ｏ−７に接続されている。出力制御信号はバソファ−２
８を介して試験セル（ＴＣＩ）２６に接続されている。
は、集積回路の内部論理（図の実施例では８進レジスタ
ー２０）に接続されている。試験セル・レジスター１２
は、出力試験セル・レジスター（ＴＣＰ２）の直列デー
タ入力（ＳＤＩ）に接続された直列データ出力（ＳＤＯ
）も持っている。８進レジスター２０の出力はＴＣＲ２
２２のデータ入力（Ｄ Ｉ Ｎ）に接続されている
。ＴＣＰ２ ２２の出力は、トリステート（ｔｒｉｓ
ｔａｔｅ） ・パソファ−２４を介してデータ出力Ｑ
Ｏ−７に接続されている。出力制御信号はバソファ−２
８を介して試験セル（ＴＣＩ）２６に接続されている。
ＴＣＩ ２６の出力（ＤＯＵＴ）は、トリステート・
バッファ−２４のトリステート制御に接続されている。
バッファ−２４のトリステート制御に接続されている。
ＳＤＩ信号は、バッファ−３６を介してＴＣＩ ２６
と、事象認定モジュール（Ｅ Ｑ−Ｍ） ３ ０ ，
バイパス・レジスター３２、及び命令レジスター（ＩＲ
ＥＣ；）３４とに接続されている。ＴＣＩ ２６の走
査データ出力は、ＴＣ２ １６の走査データ人力に接
続されている。ＴＣ２ １６の走査データ出力は、Ｔ
ＣＲＩｌ２の走査データ入力に接続されている。ＴＣＲ
２２、ＥＱＭ３０及びパイバス・レジスター３２の走査
データ出力はマルチプレクサ３８に接続されている。マ
ルチプレクサ３８の出力及びＩＩＩＥＧ３４の走査デー
タ出力は、マルチブレクサ４０に接続されている。マル
チブレクサ４０の出力は、バソファ−４２を介して集積
回路１０のＳＤ○信号に接続されている。
と、事象認定モジュール（Ｅ Ｑ−Ｍ） ３ ０ ，
バイパス・レジスター３２、及び命令レジスター（ＩＲ
ＥＣ；）３４とに接続されている。ＴＣＩ ２６の走
査データ出力は、ＴＣ２ １６の走査データ人力に接
続されている。ＴＣ２ １６の走査データ出力は、Ｔ
ＣＲＩｌ２の走査データ入力に接続されている。ＴＣＲ
２２、ＥＱＭ３０及びパイバス・レジスター３２の走査
データ出力はマルチプレクサ３８に接続されている。マ
ルチプレクサ３８の出力及びＩＩＩＥＧ３４の走査デー
タ出力は、マルチブレクサ４０に接続されている。マル
チブレクサ４０の出力は、バソファ−４２を介して集積
回路１０のＳＤ○信号に接続されている。
ＥＱＴＮ信号はバソファ−４４を介してＥＱＭ３０に人
力される。ＥＱＭ３０は、ＴＣＲ２２からＣＴＥＲＭ信
号出力も受信する。モード信号及びＳＣＫ信号は、それ
ぞれ、バソファ−５０及び５２を介して試験ポート４８
に接続されている。
力される。ＥＱＭ３０は、ＴＣＲ２２からＣＴＥＲＭ信
号出力も受信する。モード信号及びＳＣＫ信号は、それ
ぞれ、バソファ−５０及び５２を介して試験ポート４８
に接続されている。
該試験ポートは、制御信号をマルチプレクサ４０へ出力
するとともに、集積回路１０の色々な構戒要素へ走査制
御信号及び試験制御信号を提供する。
するとともに、集積回路１０の色々な構戒要素へ走査制
御信号及び試験制御信号を提供する。
命令レジスターは、境界走査経路（ＴＣＩ，ＴＣ２、Ｔ
ＣＲ ｉ ＴＣＲ２） 、ＥＱＭ３０、バイパス走査経
路、及びマルチブレクサ３８へ制御信号を出力する。
ＣＲ ｉ ＴＣＲ２） 、ＥＱＭ３０、バイパス走査経
路、及びマルチブレクサ３８へ制御信号を出力する。
例示の目的で集積回路１０が８進レジスターとして図示
されていることに注意しなければならない。本発明の境
界試験アーキテクチャの例を示すために８進レジスター
が選択されているが、本発明は、明確な制御人力、内部
アプリケーション論理、及び／又はメモリー、並びにデ
ータ転送用の入力及び出力を持っている任意の種類の集
積回路に適用することの出来るものである。これ以外に
、この境界試験アーキテクチャを利用することの出来る
素子としては、例えば、カウンタ、シフ１・レジスター
、ＦＩＦ○、ビットスライスプロセソサ（Ｂｉｔ Ｓｌ
ｉｃｅ Ｐｒｏｃｅｓｓｏｒ）、ＲＡＭメモリー、マイ
クロプロセッサ、及びＡＳｒＣがある。更に、レジスタ
ーにおける本発明の使用態様を修正し、本発明の範囲か
ら逸脱せずに、より大きな、又はより小さな入力バス及
び出力バスと、第１図に示されている例とは異なる色々
な制御入力を有する様に構或することも出来る。
されていることに注意しなければならない。本発明の境
界試験アーキテクチャの例を示すために８進レジスター
が選択されているが、本発明は、明確な制御人力、内部
アプリケーション論理、及び／又はメモリー、並びにデ
ータ転送用の入力及び出力を持っている任意の種類の集
積回路に適用することの出来るものである。これ以外に
、この境界試験アーキテクチャを利用することの出来る
素子としては、例えば、カウンタ、シフ１・レジスター
、ＦＩＦ○、ビットスライスプロセソサ（Ｂｉｔ Ｓｌ
ｉｃｅ Ｐｒｏｃｅｓｓｏｒ）、ＲＡＭメモリー、マイ
クロプロセッサ、及びＡＳｒＣがある。更に、レジスタ
ーにおける本発明の使用態様を修正し、本発明の範囲か
ら逸脱せずに、より大きな、又はより小さな入力バス及
び出力バスと、第１図に示されている例とは異なる色々
な制御入力を有する様に構或することも出来る。
動作中、ＤＯ−７人力に現れるデータは、ＣＬＫ入力が
活動化された時に８進レジスター２０を介してＱＯ−７
出力へ転送される。ＯＣ入力が活動化されたとき、出力
バソファ−２４は高インピーダンス出力状態にされる。
活動化された時に８進レジスター２０を介してＱＯ−７
出力へ転送される。ＯＣ入力が活動化されたとき、出力
バソファ−２４は高インピーダンス出力状態にされる。
出力ハソファ−２４が高インピーダンス状態となってい
る間は、ＣＬＫが活動化されている時にデータをＤｏ−
７から８進レジスターに人力することが出来る。ｉ■常
モード時には、試験回路レジスター（ＴＣＲ１２、ＴＣ
Ｒ２２）は、入力データや出力データの流れを抑制しな
い。
る間は、ＣＬＫが活動化されている時にデータをＤｏ−
７から８進レジスターに人力することが出来る。ｉ■常
モード時には、試験回路レジスター（ＴＣＲ１２、ＴＣ
Ｒ２２）は、入力データや出力データの流れを抑制しな
い。
第１図に示されている試験構造は、試験ボーＩ・４８と
４個の走査経路、即ち、命令レジスター走査経路、境界
走査経路、バイパスレジスター走査経路、及びＥＱＭ走
査経路、を持っている。境界走査経路は、各制御入力（
ＣＬＫ及びＱＣ）のための試験セルと、ＴＣＲＩ（これ
は各データ入力信号に対応する個々の試験回路の系列か
ら或る）と、ＴＣＲ２ （各出力信号に対応する個々の
試験回路の系列から威る）とから戒っている。
４個の走査経路、即ち、命令レジスター走査経路、境界
走査経路、バイパスレジスター走査経路、及びＥＱＭ走
査経路、を持っている。境界走査経路は、各制御入力（
ＣＬＫ及びＱＣ）のための試験セルと、ＴＣＲＩ（これ
は各データ入力信号に対応する個々の試験回路の系列か
ら或る）と、ＴＣＲ２ （各出力信号に対応する個々の
試験回路の系列から威る）とから戒っている。
境界走査経路（ＴＣＩ ２６、ＴＣ２ １６、ＴＣ
ＲＩ １２、ＴＣＲ ２ ２ ２）を構或するのに
使われた試験セルと、オフライン境界走査試験中の第１
図の集積回路１０の動作とは、発明の名称を「集積試験
回路」とした米国特許出願第２４Ｌ５２０号と、発明の
名称を「強化試験回路」とした米国特許出願第２４１．
５１１号と、発明の名称を「試験バソファ一／レジスタ
ー」とした米国特許出願第２４１．５３９号とに記載さ
れている。これらの出願は、全て、Ｗｈｅｔｓｅｌが１
９８８年９月７日に出願したものであり、参照により、
これを本書の一部とする。
ＲＩ １２、ＴＣＲ ２ ２ ２）を構或するのに
使われた試験セルと、オフライン境界走査試験中の第１
図の集積回路１０の動作とは、発明の名称を「集積試験
回路」とした米国特許出願第２４Ｌ５２０号と、発明の
名称を「強化試験回路」とした米国特許出願第２４１．
５１１号と、発明の名称を「試験バソファ一／レジスタ
ー」とした米国特許出願第２４１．５３９号とに記載さ
れている。これらの出願は、全て、Ｗｈｅｔｓｅｌが１
９８８年９月７日に出願したものであり、参照により、
これを本書の一部とする。
Ｍ狽込ユはＵ劃此路
第２図は、ＣＬＫ及びＯＣ制御人力に使われる試験セル
ｌ６、２６のブロソク図である。試験セル５４は、Ａ及
びＢＩＪ御信号により制？ｌｌｌされる４：１マルチブ
レクサ５６と、２：１マルチブレクサ５８と、レジスタ
ー６０及びラ・ノチ６２から戒っている。４：１マルチ
プレクサは、（試験セル２６又は１６に応じてＣ Ｌ
Ｋ又はＯＣから） ００１人力経由のＤＩＮ信号と、Ｓ
ＤＩ入力と、レジスター６０の出力と、ラノチ６２の出
力とを受信する。マルチプレクサ５６の出力は、試験セ
ルクッロに接続されているレジスター６０に接続されて
いる。レジスター６０の出力は、Ｅ｛ＯＬＤ信号により
制御されるラッチ６２と、ＳＤＯ信号とに接続されてい
る。該ラッチの出力は、ＤＩＮ信号と共に２：１マルチ
ブレクサ５８に接続されている。
ｌ６、２６のブロソク図である。試験セル５４は、Ａ及
びＢＩＪ御信号により制？ｌｌｌされる４：１マルチブ
レクサ５６と、２：１マルチブレクサ５８と、レジスタ
ー６０及びラ・ノチ６２から戒っている。４：１マルチ
プレクサは、（試験セル２６又は１６に応じてＣ Ｌ
Ｋ又はＯＣから） ００１人力経由のＤＩＮ信号と、Ｓ
ＤＩ入力と、レジスター６０の出力と、ラノチ６２の出
力とを受信する。マルチプレクサ５６の出力は、試験セ
ルクッロに接続されているレジスター６０に接続されて
いる。レジスター６０の出力は、Ｅ｛ＯＬＤ信号により
制御されるラッチ６２と、ＳＤＯ信号とに接続されてい
る。該ラッチの出力は、ＤＩＮ信号と共に２：１マルチ
ブレクサ５８に接続されている。
この２：１マルチプレクサは、ＤＭＸ信号により制御さ
れる。２：１マルチブレクサ５８の出力は、ＤＯＵＴ信
号に接続されている。この試験セルの動作は、表１−３
に記載されている。この試験セルについては、前記の米
国特許出願第２４１．５２０号に詳しく記載されている
。
れる。２：１マルチブレクサ５８の出力は、ＤＯＵＴ信
号に接続されている。この試験セルの動作は、表１−３
に記載されている。この試験セルについては、前記の米
国特許出願第２４１．５２０号に詳しく記載されている
。
オフライン境界試験中、集積回路ＩＯは機能しておらず
、ＴＣＩ ２６及びＴＣ２ １６は、そのＤＩＮ入
力に加えられた論理レベルを見て、そのＤＯＵＴ出力に
取りつけられた論理を制御することが出来る。オンライ
ン境界試験中は、試験セル１０は正常に動作しており、
ＴＣｌ２６及びＴＣ２ １６は、制御入力（ＣＬＫ及
びＱＣ）が該試験セルを通してＤＩＮ入力からＤＯＵＴ
出力へ自由に通過するのを許す。
、ＴＣＩ ２６及びＴＣ２ １６は、そのＤＩＮ入
力に加えられた論理レベルを見て、そのＤＯＵＴ出力に
取りつけられた論理を制御することが出来る。オンライ
ン境界試験中は、試験セル１０は正常に動作しており、
ＴＣｌ２６及びＴＣ２ １６は、制御入力（ＣＬＫ及
びＱＣ）が該試験セルを通してＤＩＮ入力からＤＯＵＴ
出力へ自由に通過するのを許す。
表Ｉ
シフト（ＳＤＩ→ＳＤＯ）
ロードＣＯＤＩ−ＩＳＤ○）
トグル（ＬＤ →ＳＤＯ）
アイドル（ＳＤＯ−ＳＤＯ）
／＝ＴＣＫ信号の立ち上がりエソジ
表■
Ｏ
１
ホールド（ＬＱ＝ＬＱ）
転送 （ＳＤＯからＬＱへ）
表■
０ 通常モードＣＤＩＮからＤＯＬＪＴへ）１
試験−１：−｝（ＬＱからＤｏＵＴへ）ｉ二ｌノｌ島
鴇わ乙乙乙Ｌ二 データ入力信号に使われる試験回路が第３図及び表４及
び５に示されている。この試験回路は、前記の米国特許
出願第２４Ｌ５１１号に詳しく記載されている。この試
！＊回路は、複数の、第２図に示されている試験回路５
４と、並列符号定数解析（ＰＳＡ）論理６４と、多項式
タップ論理６５とから或る。ＰＳＡＵｇＪ路６４は、２
個のＮＡＮＤゲート６６、６８と、排他的ＯＲ （ＸＯ
Ｒ）ゲート７０とから戊っている。ＮＡＮＤゲート６６
、６８は、ＤＩＮ信号及びＤＡＴＭＳＫ信号とに接続さ
れた入力を有する。ＮＡＮＤゲート６８は、ＳＤＩ信号
とＰＳＡＥＮＡ信号とに接続された入力を有する。ＮＡ
ＮＤゲート６６、６８の出力はＸＯＲゲート７ｏに入カ
され、その出カは、４：１マルチプレクサ５６のＯＤＩ
入刀に接続されている。更に、多項式タップ回路６５は
、ＮＡＮＤゲート７２と排他的Ｎ’ Ｏ Ｒゲート（Ｘ
ＮＯＲ）７４とから或る，ＮＡＮＤ７２は、Ｐ Ｔ Ａ
． Ｐ信号と、レジスター６ｏの出カとに接続された入
カを有する．ＮＡＮＤゲート７２の出カは、ＦＢＩ信号
ト共にＸＮＯＲ７４の人カに接続されている。
試験−１：−｝（ＬＱからＤｏＵＴへ）ｉ二ｌノｌ島
鴇わ乙乙乙Ｌ二 データ入力信号に使われる試験回路が第３図及び表４及
び５に示されている。この試験回路は、前記の米国特許
出願第２４Ｌ５１１号に詳しく記載されている。この試
！＊回路は、複数の、第２図に示されている試験回路５
４と、並列符号定数解析（ＰＳＡ）論理６４と、多項式
タップ論理６５とから或る。ＰＳＡＵｇＪ路６４は、２
個のＮＡＮＤゲート６６、６８と、排他的ＯＲ （ＸＯ
Ｒ）ゲート７０とから戊っている。ＮＡＮＤゲート６６
、６８は、ＤＩＮ信号及びＤＡＴＭＳＫ信号とに接続さ
れた入力を有する。ＮＡＮＤゲート６８は、ＳＤＩ信号
とＰＳＡＥＮＡ信号とに接続された入力を有する。ＮＡ
ＮＤゲート６６、６８の出力はＸＯＲゲート７ｏに入カ
され、その出カは、４：１マルチプレクサ５６のＯＤＩ
入刀に接続されている。更に、多項式タップ回路６５は
、ＮＡＮＤゲート７２と排他的Ｎ’ Ｏ Ｒゲート（Ｘ
ＮＯＲ）７４とから或る，ＮＡＮＤ７２は、Ｐ Ｔ Ａ
． Ｐ信号と、レジスター６ｏの出カとに接続された入
カを有する．ＮＡＮＤゲート７２の出カは、ＦＢＩ信号
ト共にＸＮＯＲ７４の人カに接続されている。
ＸＮＯＲ７ ４の出カはＦＢＯ信号に接続されている。
表■
０ ０ ０ＤＩ＝″ｏ’０
１ ００ｒ＝ＳＤＩ１００ＤＩ＝ＤＩＮ １ １ ０ＤＩ＝ＳＤＩ＋ＤｒＮ表
■ プログラマプル多項．式フヘールドパック論理の０
０ χ ００
１ ｘ
１１ ０ ０
０ｉ ｏ
ｉ ｔ１ １
０ Ｉ１
１ １ ０オフライ
ン境界試験中、ＭＯＤＥ及びＳＣＫ入力から外的に加え
られた制御は、ＴＣＲＩ １２により複数のＤＯ−７
人カパターンを捕捉させるととも、その捕捉された結果
を圧縮して符号定数（３ １ｇｎａ ｔｕｒｅ）とする
ことが出来、これをシフトさせて取り出し、検査するこ
とが出来る。この複数捕捉動作時に、ＰＳＡ論理６４は
、ＳＤＩ及びＤＩＮ入力の排他的ＯＲの結果が表４に示
されている様に可観測性データ入力（ＯＤＩ）を介して
試験セルにロードされる様に調整される。単一浦捉動作
時には、ＰＳＡ論理６４は、ＤＩＮ人カのみがＯＤＪ入
力を介して試験セルにロードされることとなる様に調整
される。多項弐タップ論理６５の動作は表５に示されて
いる。多項弐クソブ論理６５はＰＳＡ試験動作に必要な
フィールドハックを提供する。第１図の集積回路１０の
、この様な動作モードは、前記の米国特許出願第２４Ｌ
５３９号に記載されている。
１ ００ｒ＝ＳＤＩ１００ＤＩ＝ＤＩＮ １ １ ０ＤＩ＝ＳＤＩ＋ＤｒＮ表
■ プログラマプル多項．式フヘールドパック論理の０
０ χ ００
１ ｘ
１１ ０ ０
０ｉ ｏ
ｉ ｔ１ １
０ Ｉ１
１ １ ０オフライ
ン境界試験中、ＭＯＤＥ及びＳＣＫ入力から外的に加え
られた制御は、ＴＣＲＩ １２により複数のＤＯ−７
人カパターンを捕捉させるととも、その捕捉された結果
を圧縮して符号定数（３ １ｇｎａ ｔｕｒｅ）とする
ことが出来、これをシフトさせて取り出し、検査するこ
とが出来る。この複数捕捉動作時に、ＰＳＡ論理６４は
、ＳＤＩ及びＤＩＮ入力の排他的ＯＲの結果が表４に示
されている様に可観測性データ入力（ＯＤＩ）を介して
試験セルにロードされる様に調整される。単一浦捉動作
時には、ＰＳＡ論理６４は、ＤＩＮ人カのみがＯＤＪ入
力を介して試験セルにロードされることとなる様に調整
される。多項弐タップ論理６５の動作は表５に示されて
いる。多項弐クソブ論理６５はＰＳＡ試験動作に必要な
フィールドハックを提供する。第１図の集積回路１０の
、この様な動作モードは、前記の米国特許出願第２４Ｌ
５３９号に記載されている。
オンライン境界試験時には、内部ＥＱＭは、Ｃｏｍｐａ
ｒｅ Ｔｅｒｍ （ Ｃ Ｔ Ｅ Ｒ Ｍ ）信号を介
してＥＱＭ３０に入力された所定の状態に応答してＥＱ
Ｍ出力バスを介して制御を発し、ＴＣＲ１ １２により
通常ＣＬＫ入力時に複数のＤｏ−７データ人カパターン
を捕捉させることが出来る。ＴＣＲ １１２における複
数捕捉動作は、Ｄｏ−７データ人力パターンの流れを圧
縮して符号定数とすることを可能にする。符号定数がと
られた後、ＭＯＤＥ及びＳＣ．Ｋ入力を介して外部制御
を入カして、その符号定数を外部ヘシフトさせ、検査す
ることが出来る。
ｒｅ Ｔｅｒｍ （ Ｃ Ｔ Ｅ Ｒ Ｍ ）信号を介
してＥＱＭ３０に入力された所定の状態に応答してＥＱ
Ｍ出力バスを介して制御を発し、ＴＣＲ１ １２により
通常ＣＬＫ入力時に複数のＤｏ−７データ人カパターン
を捕捉させることが出来る。ＴＣＲ １１２における複
数捕捉動作は、Ｄｏ−７データ人力パターンの流れを圧
縮して符号定数とすることを可能にする。符号定数がと
られた後、ＭＯＤＥ及びＳＣ．Ｋ入力を介して外部制御
を入カして、その符号定数を外部ヘシフトさせ、検査す
ることが出来る。
ＤＯ−７データ入力に対する単一捕捉（データサンプル
）及び複数捕捉（ＰＳＡ）動作を実行するためにＴＣＲ
Ｉ １２はＥＱＭ３０から制御を受け取るのであって
、外部ＭＯＤＥ及びＳＣＫ入力から受け取るのではない
ことに注意することは重要である。単一捕捉動作及び複
数捕捉動作を実行するためにＥＱＭ３０から発せられる
制御がＣＬＫ入力と同期していることに注意することも
重要である。
）及び複数捕捉（ＰＳＡ）動作を実行するためにＴＣＲ
Ｉ １２はＥＱＭ３０から制御を受け取るのであって
、外部ＭＯＤＥ及びＳＣＫ入力から受け取るのではない
ことに注意することは重要である。単一捕捉動作及び複
数捕捉動作を実行するためにＥＱＭ３０から発せられる
制御がＣＬＫ入力と同期していることに注意することも
重要である。
一゛一 Ｊ − レジス ー
第４図は、第１図に示されている集積回路ＩＯのＴＣＲ
２ ２２を構或する試験回路のブロソク図である。Ｔ
ＣＲ２ ２２は、複数の、第２図に示されている試験
セル５４を有し、その各々がマスク可能な比較論理７６
と多項式タップ論理７７と結合されている。マスク可能
な比較論理は、ＥＸＰＤＡＴ信号とＤＩＮ信号とに接続
されたＸＯＲゲート７８から或る。ＸＯＲゲート７８の
出力は、ＣＭＰＭＳＫ信号と共に、ＮＡＮＤ８０の入力
に接続されている。ＮＡＮＤゲート８０の出力はＣ Ｍ
Ｐ Ｏ ＩＪ Ｔ信号に接続されている。多項弐タソ
ブ論理７７のＮＡＮＤゲ−＝ ト８ ２は、レジスター
６０の出力及びＰＴＡＰ信号に接続されている。ＮＡＮ
Ｄゲート８２の出力は、ＦＢＩ信号と共にＸＮＯＲゲー
ト８４に接続されている。
２ ２２を構或する試験回路のブロソク図である。Ｔ
ＣＲ２ ２２は、複数の、第２図に示されている試験
セル５４を有し、その各々がマスク可能な比較論理７６
と多項式タップ論理７７と結合されている。マスク可能
な比較論理は、ＥＸＰＤＡＴ信号とＤＩＮ信号とに接続
されたＸＯＲゲート７８から或る。ＸＯＲゲート７８の
出力は、ＣＭＰＭＳＫ信号と共に、ＮＡＮＤ８０の入力
に接続されている。ＮＡＮＤゲート８０の出力はＣ Ｍ
Ｐ Ｏ ＩＪ Ｔ信号に接続されている。多項弐タソ
ブ論理７７のＮＡＮＤゲ−＝ ト８ ２は、レジスター
６０の出力及びＰＴＡＰ信号に接続されている。ＮＡＮ
Ｄゲート８２の出力は、ＦＢＩ信号と共にＸＮＯＲゲー
ト８４に接続されている。
ＸＮＯＲゲート８４の出力はＦＢＯ｛言号に接続されて
いる。マスク可能な比較論理の動作は表６に示されてい
る。ＴＣＲ２ ２２の動作は、前記の米国特許出願第
２４１，５１１号に詳しく記載されている。
いる。マスク可能な比較論理の動作は表６に示されてい
る。ＴＣＲ２ ２２の動作は、前記の米国特許出願第
２４１，５１１号に詳しく記載されている。
表６
マスク可 な
ＣＭＰＭＳＫ 人力
ＥＸＰＤＡＴ
ＯＸ
１０
１１
１０
１１
ｉＡの
ＤＩＮ 出力
ＣＭＰＯＵＴ
ｘ１
０１
００
１０
１１
オフライン境界試験時には、ＭＯＤＥ入力及びＳＣＫ入
力から外的に加えられた制御は、試験データをＴＣＲ２
２２内にシフトさせ、該試験データをＴＣＲ２
２２内に試験回路のＤＯＵＴ出力から出力させることが
出来る。この動作モードは、前記の米国特許出願第２４
１．５３９号に記載されている。
力から外的に加えられた制御は、試験データをＴＣＲ２
２２内にシフトさせ、該試験データをＴＣＲ２
２２内に試験回路のＤＯＵＴ出力から出力させることが
出来る。この動作モードは、前記の米国特許出願第２４
１．５３９号に記載されている。
オンライン境界試験時には、ＭＯＤＥ入力及びＳＣＫ人
力から外的に加えられた制御を使って、試験データＴＣ
Ｒ２ ２２の試験回路内ヘシフトさせることが出来る
。試験データが挿入されると、ＥＱＭ３０は、ＩＲＥＧ
３４からの制御入力よって作動可能にされて、ＴＣＲ２
２２からＣＴＥＲＭ信号を介してのＥＱＭへの所定
状態入力に応じて、ＥＱＭ出力バスを介して制御を発し
、ＴＣＰ２２２内の試験セルの２：ｌマルチブレクサ５
８へのＭＤＸ人力を転換させ、通常ＣＬＫ入力時に試験
パターンをＱＯ−７出力へ出力させる。ＴＣＲ２ ２２
からのＣＴＥＲＭ出力は、ＴＣＲ２ ２２内の各試験
回路５４からの全てのＣＭ Ｐ Ｏ ＵＴ出．力の論理
ＡＮＤ演算の結果である．ＴＣＰ２２２内の８個の試験
回路からの８個のＣＭＰＯＵＴは、ＴＣＲ２ ２２内
にある８人力ＡＮＤゲートに入力される。このＡＮＤゲ
ー１・からの出力は、第１図に示されているＣＴＥＲＭ
信号である。ＴＣＲ２ ２２内の試験回路からのＣ Ｍ
Ｐ Ｏ Ｕ Ｔ出力が全て高レベルである時、Ｃ １
” Ｅ Ｒ Ｍ出力は高レベルであり、ＱＯ−７データ
出力バス上に期待される状態が存在することをＥＱＭ３
０に示す．ＴＣＩ’１２ ２２の試験回路５４からのＣ
Ｍ Ｐ Ｏ Ｕ Ｔ出力のうち少なくともｌ個が低レ
ベルである時には、ＣＴＥＲＭ出力は低レベルであり、
期待される状態がＱＯ−７データ出力バス上に存在しな
いことをＥＱＭ３０に対して示す。
力から外的に加えられた制御を使って、試験データＴＣ
Ｒ２ ２２の試験回路内ヘシフトさせることが出来る
。試験データが挿入されると、ＥＱＭ３０は、ＩＲＥＧ
３４からの制御入力よって作動可能にされて、ＴＣＲ２
２２からＣＴＥＲＭ信号を介してのＥＱＭへの所定
状態入力に応じて、ＥＱＭ出力バスを介して制御を発し
、ＴＣＰ２２２内の試験セルの２：ｌマルチブレクサ５
８へのＭＤＸ人力を転換させ、通常ＣＬＫ入力時に試験
パターンをＱＯ−７出力へ出力させる。ＴＣＲ２ ２２
からのＣＴＥＲＭ出力は、ＴＣＲ２ ２２内の各試験
回路５４からの全てのＣＭ Ｐ Ｏ ＵＴ出．力の論理
ＡＮＤ演算の結果である．ＴＣＰ２２２内の８個の試験
回路からの８個のＣＭＰＯＵＴは、ＴＣＲ２ ２２内
にある８人力ＡＮＤゲートに入力される。このＡＮＤゲ
ー１・からの出力は、第１図に示されているＣＴＥＲＭ
信号である。ＴＣＲ２ ２２内の試験回路からのＣ Ｍ
Ｐ Ｏ Ｕ Ｔ出力が全て高レベルである時、Ｃ １
” Ｅ Ｒ Ｍ出力は高レベルであり、ＱＯ−７データ
出力バス上に期待される状態が存在することをＥＱＭ３
０に示す．ＴＣＩ’１２ ２２の試験回路５４からのＣ
Ｍ Ｐ Ｏ Ｕ Ｔ出力のうち少なくともｌ個が低レ
ベルである時には、ＣＴＥＲＭ出力は低レベルであり、
期待される状態がＱＯ−７データ出力バス上に存在しな
いことをＥＱＭ３０に対して示す。
ＴＣＲ２ ２２の試験回路のマスク可能な比較論理７
６は、８進レジスター２０からのＱＯ−７出力を、ＥＱ
Ｍ３０からＥＱＭ出力バスを介してＴＣＲ２ ２２へ
入力された所定の予測されるデータ（ＥＸＰＤＡＴ）パ
ターンと突き合わせるために使用される。ＥＸＰＤＡＴ
パターンと、８進レジスターからの出力との−ｆｆｉ＆
（ＣＴＥＲＭ＝１）が見出された時、ＥＱＭ３０は、Ｅ
ＱＭ出力バスを介してＴＣＲＩ １２又はＴＣＲ２
２２へ制御を発して、所望のオンライン試験動作を実
行させる。必要ならば、ＱＯ−７データ出力バス上の信
号のうちの或るものに対しては一致が不要であれば、Ｔ
ＣＲ２ ２２内の試験回路のマスク可能な比較論理の
うちの少なくとも１個をマスク解除することが出来る。
６は、８進レジスター２０からのＱＯ−７出力を、ＥＱ
Ｍ３０からＥＱＭ出力バスを介してＴＣＲ２ ２２へ
入力された所定の予測されるデータ（ＥＸＰＤＡＴ）パ
ターンと突き合わせるために使用される。ＥＸＰＤＡＴ
パターンと、８進レジスターからの出力との−ｆｆｉ＆
（ＣＴＥＲＭ＝１）が見出された時、ＥＱＭ３０は、Ｅ
ＱＭ出力バスを介してＴＣＲＩ １２又はＴＣＲ２
２２へ制御を発して、所望のオンライン試験動作を実
行させる。必要ならば、ＱＯ−７データ出力バス上の信
号のうちの或るものに対しては一致が不要であれば、Ｔ
ＣＲ２ ２２内の試験回路のマスク可能な比較論理の
うちの少なくとも１個をマスク解除することが出来る。
比較動作をマスク解除するために、所定の比較マスク（
ＣＭＰＭＳＫ）パターンがＥＱＭ出力バスを介してＴＣ
Ｐ２ ２２内の試験回路に入力される。マスク可能な
比較論理の真理値表（第６表）は、ＣＭＰＭＳＫ入力が
低レベルであればマスク可能な比較論理は真の一致状＝
（Ｄ ＩＮ＝ＥＸＰＤＡＴ）をＣＭＰＯＵＴ出力上に
出力することを示している。マスク可能な比較論理への
ＣＭＰＭＳＫ入力が低レベルにセントされている間は、
そのＣＭＰＯｔＪＴ出力は、ＤＩＮ及びＥＸＰＤＡＴの
関係に関わらず、高レベルである。高レベルである間は
、ＣＭＰＯＵＴ人力はＴＣＰ２ ２２内のＡＮＤゲー
トに対して何の効果も持たない。
ＣＭＰＭＳＫ）パターンがＥＱＭ出力バスを介してＴＣ
Ｐ２ ２２内の試験回路に入力される。マスク可能な
比較論理の真理値表（第６表）は、ＣＭＰＭＳＫ入力が
低レベルであればマスク可能な比較論理は真の一致状＝
（Ｄ ＩＮ＝ＥＸＰＤＡＴ）をＣＭＰＯＵＴ出力上に
出力することを示している。マスク可能な比較論理への
ＣＭＰＭＳＫ入力が低レベルにセントされている間は、
そのＣＭＰＯｔＪＴ出力は、ＤＩＮ及びＥＸＰＤＡＴの
関係に関わらず、高レベルである。高レベルである間は
、ＣＭＰＯＵＴ人力はＴＣＰ２ ２２内のＡＮＤゲー
トに対して何の効果も持たない。
通常動作時に試験データを出力ＱＯ−７に挿入するため
にＴＣＲ２ ２２は外部のＭＯＤＥ人力及びＳＣＫ入
力からではなくてＥＱＭ３０から’ｉｔｄｌ御を受け取
ることに注意することは重要である。
にＴＣＲ２ ２２は外部のＭＯＤＥ人力及びＳＣＫ入
力からではなくてＥＱＭ３０から’ｉｔｄｌ御を受け取
ることに注意することは重要である。
オンライン試験データ挿入動作を行わせるＥＱＭ３０か
ら発せられる制御がＣＬＫ人力と同期していることに注
意するのも重要である。
ら発せられる制御がＣＬＫ人力と同期していることに注
意するのも重要である。
第３図及び第４図に関して前記した様に、Ｅ（ｌｌ’１
３０は、ＴＣＲ２ ２２ の試験回路内のマスク可
能な比較論理と共同して、第１図の集積回路１０内で起
こる状態に応して試験を発動させる方法を提供する。或
る種のオンライン試験においては、或る状態が集積回路
１０内に生じた時を知ることのみならず、該回路内の他
の集積回路において他の状態が生じた時をも知ることが
必要となる。
３０は、ＴＣＲ２ ２２ の試験回路内のマスク可
能な比較論理と共同して、第１図の集積回路１０内で起
こる状態に応して試験を発動させる方法を提供する。或
る種のオンライン試験においては、或る状態が集積回路
１０内に生じた時を知ることのみならず、該回路内の他
の集積回路において他の状態が生じた時をも知ることが
必要となる。
複数の集積回路がオンライン試験動作の認定に参加する
ことが出来ることとなる様に本発明の境界試験構造の事
象認定能力を拡張するために、Ｅ［１１１は、第１図に
示されている様に、外部入力信号（事象認定入力（ＥＱ
．ＩＮ））及び外部出力信号（事象認定出力（ＥＱＯＵ
Ｔ））の使用を必要とする。
ことが出来ることとなる様に本発明の境界試験構造の事
象認定能力を拡張するために、Ｅ［１１１は、第１図に
示されている様に、外部入力信号（事象認定入力（ＥＱ
．ＩＮ））及び外部出力信号（事象認定出力（ＥＱＯＵ
Ｔ））の使用を必要とする。
見し』４疲ζ４裂臣定
複数の集積回路を配する回路が第５図に示されている．
３個の集積回路１０ａないし１０ＣからのＥＱＯＵＴ信
号はＡ Ｎ Ｄゲート８６に入力される。ＡＮＤゲート
８６の出力は各集積回路１０ａないし１０ｃのＥＱＹＮ
信号と、コントローラチンブ８７とへ接続されている。
３個の集積回路１０ａないし１０ＣからのＥＱＯＵＴ信
号はＡ Ｎ Ｄゲート８６に入力される。ＡＮＤゲート
８６の出力は各集積回路１０ａないし１０ｃのＥＱＹＮ
信号と、コントローラチンブ８７とへ接続されている。
外部フィードバック回路絽にワイヤードＯＲ構或ではな
くてＡＮＤゲートを使用することの利点は、速度の向上
にある。活動出力を持った論理ゲート（ＡＮＤゲート）
は、一般には、数ナノ秒で低レベル出力から高レベル出
力（ＥＱＩＮ）へ転換するが、ワイヤードＯＲ（開放コ
レクター出力）構或は数ミリ秒で低レベル出力から高レ
ベル出力へ転換する。急速試験時には、ＡＮＤゲートへ
のＥＱＯＵＴ入力から、その結果として該Ａ． Ｎ Ｄ
ゲートからＥＱＩＮ出力が出力されるまでの応答時間が
なるべく短いことが決定的に重要である。
くてＡＮＤゲートを使用することの利点は、速度の向上
にある。活動出力を持った論理ゲート（ＡＮＤゲート）
は、一般には、数ナノ秒で低レベル出力から高レベル出
力（ＥＱＩＮ）へ転換するが、ワイヤードＯＲ（開放コ
レクター出力）構或は数ミリ秒で低レベル出力から高レ
ベル出力へ転換する。急速試験時には、ＡＮＤゲートへ
のＥＱＯＵＴ入力から、その結果として該Ａ． Ｎ Ｄ
ゲートからＥＱＩＮ出力が出力されるまでの応答時間が
なるべく短いことが決定的に重要である。
第５図において、回路を構成する３個の集積回路が示さ
れている。各集積回路１０ａないし１０ＣのＥＱＭ３０
は、各集積回路のＴＣＲ２ ２２からの内部ＣＴＥＲ
ＭがＥＱＯＵＴ出力信号を介してＥＱＭ３０から出力さ
れることとなる様に構威されることが出来る。また、各
集積口路のＥＱＭ３０は、オンライン試験動作が内部Ｃ
Ｔ Ｅ Ｒ． Ｍ人力ではなくてＥＱＩＮ人力に応し
て発動され得ることとなる様に構威されることが出来る
。
れている。各集積回路１０ａないし１０ＣのＥＱＭ３０
は、各集積回路のＴＣＲ２ ２２からの内部ＣＴＥＲ
ＭがＥＱＯＵＴ出力信号を介してＥＱＭ３０から出力さ
れることとなる様に構威されることが出来る。また、各
集積口路のＥＱＭ３０は、オンライン試験動作が内部Ｃ
Ｔ Ｅ Ｒ． Ｍ人力ではなくてＥＱＩＮ人力に応し
て発動され得ることとなる様に構威されることが出来る
。
第５図の３個の集積回路において生しる状態に基づいて
オンライン試験動作を認定するために、各集積回路のＥ
ＱＭ３０は、各集積回路１０ａないし１０ｃのＴＣＲ２
２２へＥＸＰＤＡＴパターンを出力する。各集積回
路１０ａないし１０ｃのＱＱ−７データ出力がＥＸＰＤ
ＡＴパターンと一致したとき、ＥＱＯｔＪＴ出力は高レ
ベルにセソトされる。ＥＱＯＵＴ出力は全て外部ＡＮＤ
ゲート８６に入力されるので、ＡＮＤゲート８６からの
ＥＱＩＮ出力は、全てのＥＱＯＵＴ人力が高レベルであ
る時にのみ高レベルである。３個の集積回路１０ａない
し１０ｃの全てにおいて一致が見出されたとき、外部Ａ
ＮＤゲートへのＥＱＯＵＴ入力は全て高レヘルとなり、
従って、ＡＮＤゲート８６からのＥＱｒＮ出力は高レベ
ルとなる。各集積回路１０ａないしＩＯＣのＥＱＭ３０
は、ＥＱＩＮ入力上の高レベル論理入力に応じてオンラ
イン試験動作を実行することが出来る。第５図の集積回
路１０ａないし１０ｃのうちの少なくとも１個が事象認
定プロセスに参加しなければ、そのＥＱＯＵＴ出力は高
レベルにセットされ、よって、それは外部ＡＮＤゲート
に対して何の効果も持たない。この明細書においては、
全部「１」の状態を検出するためにＡＮＤゲートが示さ
れているが、全部「０」の状態を検出するのであれば、
本発明の範囲から逸脱することなく、同様の方法でＯＲ
ゲートを使うことも出来る。
オンライン試験動作を認定するために、各集積回路のＥ
ＱＭ３０は、各集積回路１０ａないし１０ｃのＴＣＲ２
２２へＥＸＰＤＡＴパターンを出力する。各集積回
路１０ａないし１０ｃのＱＱ−７データ出力がＥＸＰＤ
ＡＴパターンと一致したとき、ＥＱＯｔＪＴ出力は高レ
ベルにセソトされる。ＥＱＯＵＴ出力は全て外部ＡＮＤ
ゲート８６に入力されるので、ＡＮＤゲート８６からの
ＥＱＩＮ出力は、全てのＥＱＯＵＴ人力が高レベルであ
る時にのみ高レベルである。３個の集積回路１０ａない
し１０ｃの全てにおいて一致が見出されたとき、外部Ａ
ＮＤゲートへのＥＱＯＵＴ入力は全て高レヘルとなり、
従って、ＡＮＤゲート８６からのＥＱｒＮ出力は高レベ
ルとなる。各集積回路１０ａないしＩＯＣのＥＱＭ３０
は、ＥＱＩＮ入力上の高レベル論理入力に応じてオンラ
イン試験動作を実行することが出来る。第５図の集積回
路１０ａないし１０ｃのうちの少なくとも１個が事象認
定プロセスに参加しなければ、そのＥＱＯＵＴ出力は高
レベルにセットされ、よって、それは外部ＡＮＤゲート
に対して何の効果も持たない。この明細書においては、
全部「１」の状態を検出するためにＡＮＤゲートが示さ
れているが、全部「０」の状態を検出するのであれば、
本発明の範囲から逸脱することなく、同様の方法でＯＲ
ゲートを使うことも出来る。
コントローラチソプ８７は、集積回路１０ａないし１０
ｃの試験を監視し、走査経路へ出し入れされるデータを
制御する。該コントローラチップは、試験が終わったこ
とを示す信号を検出すると、解析のためにデータを集積
回路外ヘシフトさせる。
ｃの試験を監視し、走査経路へ出し入れされるデータを
制御する。該コントローラチップは、試験が終わったこ
とを示す信号を検出すると、解析のためにデータを集積
回路外ヘシフトさせる。
拡張された事象認定は，回路内の集積回路に関して示さ
れているけれども、同じ事象認定回路網は階層的である
。この事象認定回路網は、例えば集積回路内の副回路、
箱の中の基板、サブシステム内の箱、或いはシステム内
のサブシステム等の、如何なる集積レベルにも適用する
ことの出来るものである。
れているけれども、同じ事象認定回路網は階層的である
。この事象認定回路網は、例えば集積回路内の副回路、
箱の中の基板、サブシステム内の箱、或いはシステム内
のサブシステム等の、如何なる集積レベルにも適用する
ことの出来るものである。
， 切 モジュール
第６図は事象認定モジュール３０のブロック図である。
事象認定モジュール３０は、次の入力、即ち、ＣＴＥＲ
Ｍ （ＴＣＲ ２ ２ ２からの）、ＣＬＫ，ＥＱＩ
Ｎ及びＳＤＩ（集積回路１０への入力）、並びにＴＲＥ
Ｇ３４からのＥＱＥＮＡを受け取る．ＥＱＭ３０は７個
の４出力、即ち、ＥＱＯＵＴ．．ＴＧＡＴＥＸ ＴＧＡ
ＴＥＺ， ＥＶＥＩＪＴ，ＥＸＰＤＡＴＳＣＭＰＭＳ
Ｋ及びＳＤＯを持っている。ＳＤＩ信号は制御レジスタ
ー８８に入力される。制御レジスター８８は、信号ＣＯ
，ＣＩ及びｒ／ＥをＥＱＭコントローラ９０へ出力し、
ＣＫＰＯＬ信号をＸＯＲゲート９２へ出力し、ＭＵＸＡ
信号及びＭＵＸＢ信号を４：１マルチブレクサ９４へ出
力する。ＸＯＲゲート９２はＣＬＫ信号も受信する。Ｅ
ＱＭコントローラ９０はＣＴＥＲＭ信号と、ＥＱＩＮ信
号及びＥＱＥＮＡ信号とを受信する。制御レジスター８
８は、ＣＥＺ信号をＥＱＭコントローラ９０へ出力する
カウンタ９６にも接続されている。カウンタ９６は、ス
タート予測データレジスター１００と、ストソブ予測デ
ータレジスター１０２と、随意の予測データメモリー１
０４とを有するスタート・ストップ予測データ部９８に
接続されている。このスタート・ストソブ予測データ部
９８は、スタート比較マスクレジスター１０８と、スト
ップ比較マスクレジスター１１０と、随意の比較マスク
メモリー１１２とを有するスタート・ストップ比較マス
ク部１０６に接続されている。スタート予測データレジ
スター１００とストップ予測データレジスタ−１０２と
はマルチブレクサ１１４に接続されており、これは信号
Ｅ Ｘ Ｐ Ｄ Ａ． Ｔを出力する。スタート比較マ
スクレジスター１０８及びストンブ比較マスクレジスタ
ー１１０ば、，信号Ｃ Ｍ Ｐ Ｍ Ｓ Ｋを出力する
マルチブレクサ１１６に接続されている，スタート・ス
トソプ比較マスク部１０６は、ＳＤＯ信号も出力する。
Ｍ （ＴＣＲ ２ ２ ２からの）、ＣＬＫ，ＥＱＩ
Ｎ及びＳＤＩ（集積回路１０への入力）、並びにＴＲＥ
Ｇ３４からのＥＱＥＮＡを受け取る．ＥＱＭ３０は７個
の４出力、即ち、ＥＱＯＵＴ．．ＴＧＡＴＥＸ ＴＧＡ
ＴＥＺ， ＥＶＥＩＪＴ，ＥＸＰＤＡＴＳＣＭＰＭＳ
Ｋ及びＳＤＯを持っている。ＳＤＩ信号は制御レジスタ
ー８８に入力される。制御レジスター８８は、信号ＣＯ
，ＣＩ及びｒ／ＥをＥＱＭコントローラ９０へ出力し、
ＣＫＰＯＬ信号をＸＯＲゲート９２へ出力し、ＭＵＸＡ
信号及びＭＵＸＢ信号を４：１マルチブレクサ９４へ出
力する。ＸＯＲゲート９２はＣＬＫ信号も受信する。Ｅ
ＱＭコントローラ９０はＣＴＥＲＭ信号と、ＥＱＩＮ信
号及びＥＱＥＮＡ信号とを受信する。制御レジスター８
８は、ＣＥＺ信号をＥＱＭコントローラ９０へ出力する
カウンタ９６にも接続されている。カウンタ９６は、ス
タート予測データレジスター１００と、ストソブ予測デ
ータレジスター１０２と、随意の予測データメモリー１
０４とを有するスタート・ストップ予測データ部９８に
接続されている。このスタート・ストソブ予測データ部
９８は、スタート比較マスクレジスター１０８と、スト
ップ比較マスクレジスター１１０と、随意の比較マスク
メモリー１１２とを有するスタート・ストップ比較マス
ク部１０６に接続されている。スタート予測データレジ
スター１００とストップ予測データレジスタ−１０２と
はマルチブレクサ１１４に接続されており、これは信号
Ｅ Ｘ Ｐ Ｄ Ａ． Ｔを出力する。スタート比較マ
スクレジスター１０８及びストンブ比較マスクレジスタ
ー１１０ば、，信号Ｃ Ｍ Ｐ Ｍ Ｓ Ｋを出力する
マルチブレクサ１１６に接続されている，スタート・ス
トソプ比較マスク部１０６は、ＳＤＯ信号も出力する。
マルチプレクサ１１４及び１１６は、ＥＱＭコン［．
ｎ−う９０からのＡＤＤＲＥＳＳ信号により制御される
。ＥＱＭコンｌ・ローラ９０はＣＫＣＮ’Ｔ信号をカウ
ンタ９６へ出力する。
ｎ−う９０からのＡＤＤＲＥＳＳ信号により制御される
。ＥＱＭコンｌ・ローラ９０はＣＫＣＮ’Ｔ信号をカウ
ンタ９６へ出力する。
ＣＴＥＲＭ信号は、ＸＯＲゲート９２から出力されるＥ
ＱＣＫ信号でクロックされるＤ型フリップフロップ１１
８に入力され、、このフリソプフロップは、ＸＯＲゲー
ト９２から出力されるＥＱＣＫ信号によりクロソクされ
る。ｒＥ Ｑ． Ｃ Ｋ信号はＥ叶コントローラ９０に
も入力される。Ｄ型フリソブフロップ１１８の出力は、
ＥＱＭコントローラからのＴＧＡＴＥ信号及びＶ＋信号
と共にマルチプレクサ９４に接続されており、これは高
レベル論理源に結合されている。マルチブレクサ９４の
出力はＥＱＯＵＴ｛ｔ号である。’Ｉ” Ｇ Ａ． Ｔ
Ｅ ， ＴＧＡＴＩＥＺ、及びＥＶＥＮＴ信号はＥＱ
Ｍコントローラ９０から出力される。
ＱＣＫ信号でクロックされるＤ型フリップフロップ１１
８に入力され、、このフリソプフロップは、ＸＯＲゲー
ト９２から出力されるＥＱＣＫ信号によりクロソクされ
る。ｒＥ Ｑ． Ｃ Ｋ信号はＥ叶コントローラ９０に
も入力される。Ｄ型フリソブフロップ１１８の出力は、
ＥＱＭコントローラからのＴＧＡＴＥ信号及びＶ＋信号
と共にマルチプレクサ９４に接続されており、これは高
レベル論理源に結合されている。マルチブレクサ９４の
出力はＥＱＯＵＴ｛ｔ号である。’Ｉ” Ｇ Ａ． Ｔ
Ｅ ， ＴＧＡＴＩＥＺ、及びＥＶＥＮＴ信号はＥＱ
Ｍコントローラ９０から出力される。
４：１マルチブレクサ６個の入力、．即ち、？ｌＵＸＡ
、ＭＵＸＢ．．ＣＴＥＲＭ， ＣＤＥＩ．．ＡＹ， Ｔ
ＧハＴＥ及びＶ＋と、１個の出力ＥＱＯＵＴとを持って
いる。
、ＭＵＸＢ．．ＣＴＥＲＭ， ＣＤＥＩ．．ＡＹ， Ｔ
ＧハＴＥ及びＶ＋と、１個の出力ＥＱＯＵＴとを持って
いる。
ＥＱＭ制御レジスター８８からのＭ Ｕ Ｘ Ａ入力及
びＭＵＸＢ入力は、ＥＱＯＵＴで出力されるべき入力（
ＣＴＥＲＭ，ＣＤＥＬＡＹＳＴＧＡＴＥ，ｙ＋）を選択
するべく、走査動作を介してプログラムされることが出
来る。■十入力は、高レベル論理源に結合され、ＢＱＯ
ＵＴ出力が静的高論理レベルにセットされるべきときに
は、４：ｌマルチブレクサから出力されるべく選択され
る。
びＭＵＸＢ入力は、ＥＱＯＵＴで出力されるべき入力（
ＣＴＥＲＭ，ＣＤＥＬＡＹＳＴＧＡＴＥ，ｙ＋）を選択
するべく、走査動作を介してプログラムされることが出
来る。■十入力は、高レベル論理源に結合され、ＢＱＯ
ＵＴ出力が静的高論理レベルにセットされるべきときに
は、４：ｌマルチブレクサから出力されるべく選択され
る。
ＴＣＲ２ ２２におけるＥ Ｘ Ｐ Ｄ Ａ． Ｔと
、８進レジスター２０からのＱＯ−７データ出力との内
部比較動作の非同期（非整合）結果を出力するためにＥ
ＱＯＵＴ信号が必要とされるときに、ＣＴＥＲＭ信号は
４：１マルチプレクサ９４から出力されるべく選択され
る。遅延させられて集積回路のＣＬＫ入力により同力１
させられるＣＴＥＲＭを出力する必要があるときには、
ＣＤＥＬＡＹ （遅延させられたＣＴＥＲＭ）信号が４
：１マルチブレクサ９４から出力されるべく選択される
。内的に認定される試験動作の進行を追う必要があると
きには、ＥＱＭコントローラ９０からのＴＧＡＴＥ信号
が４；１マルチブレクサ９４から出力されるべく選択さ
れる。
、８進レジスター２０からのＱＯ−７データ出力との内
部比較動作の非同期（非整合）結果を出力するためにＥ
ＱＯＵＴ信号が必要とされるときに、ＣＴＥＲＭ信号は
４：１マルチプレクサ９４から出力されるべく選択され
る。遅延させられて集積回路のＣＬＫ入力により同力１
させられるＣＴＥＲＭを出力する必要があるときには、
ＣＤＥＬＡＹ （遅延させられたＣＴＥＲＭ）信号が４
：１マルチブレクサ９４から出力されるべく選択される
。内的に認定される試験動作の進行を追う必要があると
きには、ＥＱＭコントローラ９０からのＴＧＡＴＥ信号
が４；１マルチブレクサ９４から出力されるべく選択さ
れる。
Ｄ型フリソブフロソプｌ１８へのクロック入力は、ＸＯ
Ｒゲート９２の出力（ＥＱＣＫ）から受信される。Ｄ型
フリソブフロソブ１１８の目的は、遅延させられたＣＴ
ＥＲＭ （ＣＤＥＬＡＹ）がＥＱＯＵＴに出力され得る
様にＣＴＥＲＭ入力を集積回路のＣＬＫ入力と同期させ
る方法を提供することである。
Ｒゲート９２の出力（ＥＱＣＫ）から受信される。Ｄ型
フリソブフロソブ１１８の目的は、遅延させられたＣＴ
ＥＲＭ （ＣＤＥＬＡＹ）がＥＱＯＵＴに出力され得る
様にＣＴＥＲＭ入力を集積回路のＣＬＫ入力と同期させ
る方法を提供することである。
ＣＤＥＬＡＹ出力を選択して４：１マルチブレクサ９４
からＥＱＯＵＴ出力を出させることにより、、ＥＱＭ３
０は１集積回路ＣＬＫサイクルだけＥＱＯＵＴ出力を遅
延させることが出来るウこの遅延は、これにより、ＣＬ
Ｋエッジの直後にＥＱＯＵＴ出力が妥当となることを可
能にするので、高速回路において事象認定を行うために
時々必要となる。
からＥＱＯＵＴ出力を出させることにより、、ＥＱＭ３
０は１集積回路ＣＬＫサイクルだけＥＱＯＵＴ出力を遅
延させることが出来るウこの遅延は、これにより、ＣＬ
Ｋエッジの直後にＥＱＯＵＴ出力が妥当となることを可
能にするので、高速回路において事象認定を行うために
時々必要となる。
この遅延がなければ、ＥＱＯＵＴ出力はＴＣＲ ２２２
の試験回路内のマスク可能な比較理論がＥＸＰＤＡＴを
ＱＯ−７データ出力と突き合わせてＣＴＥＲＭ信号を出
力するのに要する時間だけ遅延させられることとなる。
の試験回路内のマスク可能な比較理論がＥＸＰＤＡＴを
ＱＯ−７データ出力と突き合わせてＣＴＥＲＭ信号を出
力するのに要する時間だけ遅延させられることとなる。
ＸＯＲゲート９２は、集積回路のＣＬＫ入力のどのエッ
ジがＥＱＭコントローラ９０及びＤ型フリップフロップ
１． １． ８を作動させるのかを選択するのに使用さ
れる、４走査動作を介して、ＣＬＫの立ち上がりエッジ
（ＣＫＰＯＬ＝０）又は立ち下がりエッジ（ＣＫＰＯＬ
＝１）を選択するべくＥＱＭ制御レジスター８８からの
ＣＫＰＯＬ入力をセットすることが出来る。オンライン
試験動作に必要なタイ箋ングを達成するためにＣＬＫＯ
守ち上がりエッジ又は立ち下がりエッジを選択すること
が時々必要となる。
ジがＥＱＭコントローラ９０及びＤ型フリップフロップ
１． １． ８を作動させるのかを選択するのに使用さ
れる、４走査動作を介して、ＣＬＫの立ち上がりエッジ
（ＣＫＰＯＬ＝０）又は立ち下がりエッジ（ＣＫＰＯＬ
＝１）を選択するべくＥＱＭ制御レジスター８８からの
ＣＫＰＯＬ入力をセットすることが出来る。オンライン
試験動作に必要なタイ箋ングを達成するためにＣＬＫＯ
守ち上がりエッジ又は立ち下がりエッジを選択すること
が時々必要となる。
ＥＱＭコントロ−
ＥＱＭコントローラ９０のブロック図が第７図に示され
ている。ＥＱＭコントローラ９０は、７個の入力（ＣＴ
ＥＲＭＳＥＱＩＮ，ＥＱＥＮＡ，Ｃｏ，ＣＩ、ｒ／Ｅ及
びＣＥＺ）と５個の出力（ＴＧＡＴＥ，ＴＧＡ．ＴＥＺ
．．ＥＶＥＮＴ，ＡＤＤＲＥＳＳ及びＣＫＣＮＴ）とを
有する状態機械である。ＥＱＭコントローラ９０は、状
態レジスター１２０及び組合せ論理部１２２から戒る。
ている。ＥＱＭコントローラ９０は、７個の入力（ＣＴ
ＥＲＭＳＥＱＩＮ，ＥＱＥＮＡ，Ｃｏ，ＣＩ、ｒ／Ｅ及
びＣＥＺ）と５個の出力（ＴＧＡＴＥ，ＴＧＡ．ＴＥＺ
．．ＥＶＥＮＴ，ＡＤＤＲＥＳＳ及びＣＫＣＮＴ）とを
有する状態機械である。ＥＱＭコントローラ９０は、状
態レジスター１２０及び組合せ論理部１２２から戒る。
ＥＱＭコントローラ９０は、上位集積回路の機能クロソ
クから作動する。組合せ論理部１２２は、ＣＥＺ，Ｃｏ
及びＣ １ ｛ｔ号を受信する６ １／Ｅ信号は、２：
１マルチブレクサ１２４２から論理部１． ２ ２へ出
力されるものとしてＥＱＩＮ｛Ｓ号又はＣＴＥＲＭ信号
を選択する。ＥＱＥＮＡ信号は、同期装置１２６を通し
てＥＱＣＫ信号と同期化され、論理部１２２に入力され
る。フィードバック信号がレジスター１２０から論理１
２２へ接続される。レジスター１２２はＴＧＡＴＥ｛ｆ
号及びＡＤＤＲＥＳＳ信号を出力する。ＴＧＡＴＥ信号
に接続されたインバータがＴＧＡＴＥＺを提供する。Ｅ
ＱＣＫ信号は、レジスター１２０及びインバータ１３０
に接続されている。このイ・ンバータの出力は、レジス
ター１２０からの出力と共にＡＮＤゲート１３２に接続
され、ＣＫＣＮＴ信号を提供する。第ｌ図に示されてい
る様に、ＥＱＭ３０は集積回路の ＣＬＫ人力を使う。
クから作動する。組合せ論理部１２２は、ＣＥＺ，Ｃｏ
及びＣ １ ｛ｔ号を受信する６ １／Ｅ信号は、２：
１マルチブレクサ１２４２から論理部１． ２ ２へ出
力されるものとしてＥＱＩＮ｛Ｓ号又はＣＴＥＲＭ信号
を選択する。ＥＱＥＮＡ信号は、同期装置１２６を通し
てＥＱＣＫ信号と同期化され、論理部１２２に入力され
る。フィードバック信号がレジスター１２０から論理１
２２へ接続される。レジスター１２２はＴＧＡＴＥ｛ｆ
号及びＡＤＤＲＥＳＳ信号を出力する。ＴＧＡＴＥ信号
に接続されたインバータがＴＧＡＴＥＺを提供する。Ｅ
ＱＣＫ信号は、レジスター１２０及びインバータ１３０
に接続されている。このイ・ンバータの出力は、レジス
ター１２０からの出力と共にＡＮＤゲート１３２に接続
され、ＣＫＣＮＴ信号を提供する。第ｌ図に示されてい
る様に、ＥＱＭ３０は集積回路の ＣＬＫ人力を使う。
よって、これは第１図の８進レジスター２０と同期して
動作する。
動作する。
互ｌ上旦二ｉ大匁
ＣＴＥＲＭ入力は、オンライン試験かの判定が内部事象
の発生に基づくときにＥＱＭコントローラ９０に監視さ
れる内部状態入力である。第■図の集積回路においては
、内部事象は、ＴＣＲ２２２において生じる、ＥＱＭ出
力バスからのＥＸＰＤＡＴ人力と８進レジスター２０か
らのＱＯ−７データ出力との一致である。
の発生に基づくときにＥＱＭコントローラ９０に監視さ
れる内部状態入力である。第■図の集積回路においては
、内部事象は、ＴＣＲ２２２において生じる、ＥＱＭ出
力バスからのＥＸＰＤＡＴ人力と８進レジスター２０か
らのＱＯ−７データ出力との一致である。
ＥＱＩＮ人力は、オンライン試験の判定が外部事象の発
生に基づくときにＥＱＭコントローラ９０により監視さ
れる外部状態入力である。第５図においては、外部事象
は、集積回路１、２、３の３個のＥＱＯＵＴ出力の全て
に生しる一致である。
生に基づくときにＥＱＭコントローラ９０により監視さ
れる外部状態入力である。第５図においては、外部事象
は、集積回路１、２、３の３個のＥＱＯＵＴ出力の全て
に生しる一致である。
Ｉ／Ｅ（内部／外部）人力はＥＱＭ？ｌ，ＩＩ′ｍレジ
スター８８の走査可能ビットから生ずる。Ｉ／Ｅ入力の
目的は、２：１マルチブレクサ１２４を制御して、マル
チプレクサ１２４の出力（Ｅ Ｖ Ｅ ＮＴ）に中継さ
せるべく内部ＣＴＥＲＭ入力（Ｉ／Ｅ＝１）又は外部Ｅ
ＱＩＮ入力（Ｉ／Ｅ＝０）を選択する。２：１マルチブ
レクサ２４からのＥＶＩＥＮＴ出力は、ＥＱＭコントロ
ーラ９０により監視されて、以下に記載する事象認定動
作を行う。
スター８８の走査可能ビットから生ずる。Ｉ／Ｅ入力の
目的は、２：１マルチブレクサ１２４を制御して、マル
チプレクサ１２４の出力（Ｅ Ｖ Ｅ ＮＴ）に中継さ
せるべく内部ＣＴＥＲＭ入力（Ｉ／Ｅ＝１）又は外部Ｅ
ＱＩＮ入力（Ｉ／Ｅ＝０）を選択する。２：１マルチブ
レクサ２４からのＥＶＩＥＮＴ出力は、ＥＱＭコントロ
ーラ９０により監視されて、以下に記載する事象認定動
作を行う。
ＣＯ人力及び０１人力は、ＥＱＭコントローラレジスタ
ー８８内の走査可能な２個のビットから生じる。ＣＯ及
びＣ１は、ＥＱＭコントローラが下記の４種類の事象認
定動作の一つを実行するのに必要とする２ビットコマン
ド入力を提供ずる。
ー８８内の走査可能な２個のビットから生じる。ＣＯ及
びＣ１は、ＥＱＭコントローラが下記の４種類の事象認
定動作の一つを実行するのに必要とする２ビットコマン
ド入力を提供ずる。
ＥＱＥＮＡ （ＥＱＭイネーブル）は、Ｉ ＲＥＧ出力
バスを介してＩＲＥＧ３４から到来し、Ｃ○及びＣ１コ
マンドビットにより設定された事象認定動作をＥＱＭコ
ントローラ９０が行うことを可能にするために使われる
。ＥＱＥＮＡは、ＸＯＲゲート９２からのＥＱＣＫ出力
により同期装置１２６を通してクロノクされる。同期回
路１２６は、ＥＱＥＮＡ入力を、状態機械を駆動するＥ
ＱＣＫと同期させる。同期装置１２６の出力は状態機械
レジスター１２０に人力される。同期装置の出力が低レ
ベルであれば、状Ｂ機械は作動不能にされる。同期装置
の出力が高レベルであれば、状態機械は作動可能とされ
て、ＣＯ及びＣＩ上の２ビットコマンド人力を実行する
。
バスを介してＩＲＥＧ３４から到来し、Ｃ○及びＣ１コ
マンドビットにより設定された事象認定動作をＥＱＭコ
ントローラ９０が行うことを可能にするために使われる
。ＥＱＥＮＡは、ＸＯＲゲート９２からのＥＱＣＫ出力
により同期装置１２６を通してクロノクされる。同期回
路１２６は、ＥＱＥＮＡ入力を、状態機械を駆動するＥ
ＱＣＫと同期させる。同期装置１２６の出力は状態機械
レジスター１２０に人力される。同期装置の出力が低レ
ベルであれば、状Ｂ機械は作動不能にされる。同期装置
の出力が高レベルであれば、状態機械は作動可能とされ
て、ＣＯ及びＣＩ上の２ビットコマンド人力を実行する
。
ＣＥＺ （カウント・イコール・ゼロ）入力は、ＥＱＭ
制御レジスター８８内にあるカウンタから生じる。ＣＥ
Ｚ信号はＥＱＭコントローラ９０に入力され、カウンタ
９６がゼロのカウントに達したときを示す。カウンタ９
６は、事象認定動作がプログラマプルな回数だけ反復さ
れることを可能にする。ＣＥ２人力が事象認定動作終了
時に高レベルであれば、ＥＱＭコントローラ９０は、そ
の動作を繰り返す。ＣＥＺ入力が事象認定動作の終了時
に低レベルであれば、ＥＱＭコントローラ９０は試験状
態を終える。
制御レジスター８８内にあるカウンタから生じる。ＣＥ
Ｚ信号はＥＱＭコントローラ９０に入力され、カウンタ
９６がゼロのカウントに達したときを示す。カウンタ９
６は、事象認定動作がプログラマプルな回数だけ反復さ
れることを可能にする。ＣＥ２人力が事象認定動作終了
時に高レベルであれば、ＥＱＭコントローラ９０は、そ
の動作を繰り返す。ＣＥＺ入力が事象認定動作の終了時
に低レベルであれば、ＥＱＭコントローラ９０は試験状
態を終える。
エヱ上旦二ｉ量匁
ＥＱＭコントローラ９０からのＴＧＡＴＥ出力は、ＥＱ
Ｍコントローラ９０へのＥＶＥＮＴ入力に或る状態が発
生したとき、ＸＯＲゲート９２からのＥＱＣＫの立ち上
がりエソジで高レベルに転しる。ＴＣＡＴＥ出力は、Ｅ
ＱＭコントローラ９０へのＣＯ及び０１人力上のコマン
ド入力に応して、少なくともＩＲＱＣＫサイクルの間は
高レベル状態に≧どまる。高レベル活動状態ＴＧＡＴＥ
出力を使って、或る状態に応じて試験を開始させること
が出来る。
Ｍコントローラ９０へのＥＶＥＮＴ入力に或る状態が発
生したとき、ＸＯＲゲート９２からのＥＱＣＫの立ち上
がりエソジで高レベルに転しる。ＴＣＡＴＥ出力は、Ｅ
ＱＭコントローラ９０へのＣＯ及び０１人力上のコマン
ド入力に応して、少なくともＩＲＱＣＫサイクルの間は
高レベル状態に≧どまる。高レベル活動状態ＴＧＡＴＥ
出力を使って、或る状態に応じて試験を開始させること
が出来る。
第１図の集積回路において、ＴＧＡＴＥは、ＥＱＭ出力
バスを介してＴＣＲ２ ２２に人ノノされ、認定され
たＣＬＫサイクル中にＴＣＲ２ ２２内の試験回路５
４から試験データをＱＯ−７データ出力バスへ出力させ
るためにｆ吏用される。この動作は「動的試験データ挿
入」と称され、第１２図ないし第１５図のＥＱＭプロト
コールと第８図のＴＣＰ２ ２２相互接続図とで例示
される。
バスを介してＴＣＲ２ ２２に人ノノされ、認定され
たＣＬＫサイクル中にＴＣＲ２ ２２内の試験回路５
４から試験データをＱＯ−７データ出力バスへ出力させ
るためにｆ吏用される。この動作は「動的試験データ挿
入」と称され、第１２図ないし第１５図のＥＱＭプロト
コールと第８図のＴＣＰ２ ２２相互接続図とで例示
される。
第８図を参照する。この図については後に詳しく述べる
。動的試験データ挿入動作は、既にＴＣＲ２ ２２内に
シフトされてあった所定の試験パターンが、予測される
状態に応じてＱ０−７データ出力から出力されることを
可能にする。。試験データは、この動作以外の場合には
第１図のＩＣから出力されるＳ′εとなる８進レジスタ
ーからの通常のデータの代わりぐ挿入される。この試験
データ挿入試験動作は、ＩＣの通常の動作を乱さずに行
うことの出来る動作である。希望により、第１図のＴＣ
Ｒ１． １２の試験回路出力から同様にして試験デー
タを挿入することも出来る。
。動的試験データ挿入動作は、既にＴＣＲ２ ２２内に
シフトされてあった所定の試験パターンが、予測される
状態に応じてＱ０−７データ出力から出力されることを
可能にする。。試験データは、この動作以外の場合には
第１図のＩＣから出力されるＳ′εとなる８進レジスタ
ーからの通常のデータの代わりぐ挿入される。この試験
データ挿入試験動作は、ＩＣの通常の動作を乱さずに行
うことの出来る動作である。希望により、第１図のＴＣ
Ｒ１． １２の試験回路出力から同様にして試験デー
タを挿入することも出来る。
第１２図ないし第１５図に、試験デー・夕を挿入するた
めに使うことの出来るＥＱＭの４種類のプロトコールが
示されている。各々のプロトコールにおいて、ＴＧＡＴ
Ｅ信号が高レベルであ．る時に試験データがＱ． Ｏ
− ７データ出力に挿入される。
めに使うことの出来るＥＱＭの４種類のプロトコールが
示されている。各々のプロトコールにおいて、ＴＧＡＴ
Ｅ信号が高レベルであ．る時に試験データがＱ． Ｏ
− ７データ出力に挿入される。
これらのプロトコールと、第８図の回路に対するその効
果とについて、以下に詳述する。
果とについて、以下に詳述する。
動的試験データ挿入がＥＱＭコントローラ９０へのＣＴ
ＥＲＭ人力により内的に認定されれば、外部の試験装置
が内的に認定された試験動作の進行を追うことが出来る
様にＣＴＥＲＭ入力が選択されてＥＱＯＵＴ出力に出力
されなければならない。
ＥＲＭ人力により内的に認定されれば、外部の試験装置
が内的に認定された試験動作の進行を追うことが出来る
様にＣＴＥＲＭ入力が選択されてＥＱＯＵＴ出力に出力
されなければならない。
ＴＧＡＴＥＺ出力は、反転されたＴＧＡＴＥ出力である
。ＴＧＡＴＥＺは、ＥＱＭコントローラ９０へのＣＯ及
びＣＩ入力上のコマンド入力に応じて、ＥＱＣＫサイク
ルの立ち上がりエソジで低レベルに転じる。或る状態に
応じて試験を開始させるために低レベル活動状Ｇ’Ｔ’
ＧＡＴＥＺ出力を使うことが出来る。
。ＴＧＡＴＥＺは、ＥＱＭコントローラ９０へのＣＯ及
びＣＩ入力上のコマンド入力に応じて、ＥＱＣＫサイク
ルの立ち上がりエソジで低レベルに転じる。或る状態に
応じて試験を開始させるために低レベル活動状Ｇ’Ｔ’
ＧＡＴＥＺ出力を使うことが出来る。
第１図のＩＣにおいて、ＴＧＡＴＥＺは、ＥＱＭ出力バ
スを介してＴＣＲＩ １２へ入力され、認定されたＣ
ＬＫ入力の少なくとも１個の期間中にＴＣＲＩ １２
内の試験回路からデータをＤＯ−７データ入力へロード
させるために使われる。若しＴＣＲＩ １２の試験回
路に唯一のＤｏ−７データ入力パターンがロードされる
のであれば、その試験は「動的データサンプル」動作と
称され、第１６図のＥＱＭブロトコールε第９図のＴＣ
Ｒ１ １２相互接続図で例示されている。
スを介してＴＣＲＩ １２へ入力され、認定されたＣ
ＬＫ入力の少なくとも１個の期間中にＴＣＲＩ １２
内の試験回路からデータをＤＯ−７データ入力へロード
させるために使われる。若しＴＣＲＩ １２の試験回
路に唯一のＤｏ−７データ入力パターンがロードされる
のであれば、その試験は「動的データサンプル」動作と
称され、第１６図のＥＱＭブロトコールε第９図のＴＣ
Ｒ１ １２相互接続図で例示されている。
第９図を参照する。これについては以下に詳述する。動
的データサンプル動作は、Ｄｏ−７データ入力バスを介
して第１図のＩＣに入るデータパターンが、或る予測さ
れる状態に応じてＴＣＲＩ、１２によりサンプリングさ
れることを可能にするウサンプリング後、ＭＯＤＥ及び
ＳＣＫからの外部入力はサンプリングされたデータを検
査のために外ヘシフトさせることが出来る。これらの試
験動作（サンプリング及びシフト）は、ＩＣＩＯの通常
の動作を乱さずに行うことの出来る動作である。
的データサンプル動作は、Ｄｏ−７データ入力バスを介
して第１図のＩＣに入るデータパターンが、或る予測さ
れる状態に応じてＴＣＲＩ、１２によりサンプリングさ
れることを可能にするウサンプリング後、ＭＯＤＥ及び
ＳＣＫからの外部入力はサンプリングされたデータを検
査のために外ヘシフトさせることが出来る。これらの試
験動作（サンプリング及びシフト）は、ＩＣＩＯの通常
の動作を乱さずに行うことの出来る動作である。
希望に応じて、第１図のＴＣから出力されるデータを、
ＴＣＲ２ ２２内の試験回路により同様にしてサンプ
リングすることも出来る。
ＴＣＲ２ ２２内の試験回路により同様にしてサンプ
リングすることも出来る。
第ｌ６図に、データをサンプリングするために使われる
ＥＱＭブロトロールが示されている。このプロトロール
においては、ＴＧＡＴＥＺが低レベルである時にＣＬＫ
入力の立ち上がりエッジでサンプリングされる。このブ
ロトコールと、第９図の回路に対するその効果とについ
て以下に詳述する。
ＥＱＭブロトロールが示されている。このプロトロール
においては、ＴＧＡＴＥＺが低レベルである時にＣＬＫ
入力の立ち上がりエッジでサンプリングされる。このブ
ロトコールと、第９図の回路に対するその効果とについ
て以下に詳述する。
ＴＣＲＩの試験回路に複数のＤｏ−７データ入力パター
ンがサンプリングされるのであれば、その試験は「動的
ＰＳＡＪと称され、第ｌ７図ないし第ｌ９図のＥＱＭプ
ロトコールと第９図のＴＣＲ１ １２相互接続とで例示
される。
ンがサンプリングされるのであれば、その試験は「動的
ＰＳＡＪと称され、第ｌ７図ないし第ｌ９図のＥＱＭプ
ロトコールと第９図のＴＣＲ１ １２相互接続とで例示
される。
第９図において、以下に詳述するが、動的ＰＳＡ動作は
、ＤＯ−７データ入力バスを介して第ｌ図のＩＣに入る
複数のデータパターンがＴＣＲＩ１２によりサンプリン
グされて圧縮されて符号定数にされることを可能にする
。ＰＳＡ動作は、ＣＯ及びＣｌ上のコマンド入力により
決定される通りに、予測されるスタート状態に応じて開
始され、予測されるストップ状態に応じて停止される。
、ＤＯ−７データ入力バスを介して第ｌ図のＩＣに入る
複数のデータパターンがＴＣＲＩ１２によりサンプリン
グされて圧縮されて符号定数にされることを可能にする
。ＰＳＡ動作は、ＣＯ及びＣｌ上のコマンド入力により
決定される通りに、予測されるスタート状態に応じて開
始され、予測されるストップ状態に応じて停止される。
ＰＳＡ動作が完了した後、ＭＯＱＢ及びＳＣＫからの外
部入力は、この符号定数を検査のために外ヘシフトさせ
る。これらの試験動作（ＰＳＡ及びシフト）は、ＩＣＩ
Ｏの通常の動作を乱さずに行ねれることの出来る動作で
ある。
部入力は、この符号定数を検査のために外ヘシフトさせ
る。これらの試験動作（ＰＳＡ及びシフト）は、ＩＣＩ
Ｏの通常の動作を乱さずに行ねれることの出来る動作で
ある。
第１７図ないし第１９図において、動・的ＰＳＡ動作を
実行するために使われるＥＱＭプロトコールが示されて
いる。このブロトコールにおいて、ＴＧＡＴＥＺが低レ
ベルである時に各ＣＬＫ入力の立ち上がりエソジでデー
タがＴＣＲＩ １２でサンプリングされる。これらの
プロトコールと、第９図の回路に対するその効果とにつ
いて以下に詳述する。
実行するために使われるＥＱＭプロトコールが示されて
いる。このブロトコールにおいて、ＴＧＡＴＥＺが低レ
ベルである時に各ＣＬＫ入力の立ち上がりエソジでデー
タがＴＣＲＩ １２でサンプリングされる。これらの
プロトコールと、第９図の回路に対するその効果とにつ
いて以下に詳述する。
動的データサンプル又は動的ＰＳＡ試験動作がＥＱＭコ
ントローラ９０へのＣＴＥＲＭ入力により内的に認定さ
れるならば、外部の試験装置が内的に認定される試験動
作の進行を追うことが出来る様にＣＴＥＲＭ入力が選択
されてＥＱＯＵＴ出力に出力されなければならない。
ントローラ９０へのＣＴＥＲＭ入力により内的に認定さ
れるならば、外部の試験装置が内的に認定される試験動
作の進行を追うことが出来る様にＣＴＥＲＭ入力が選択
されてＥＱＯＵＴ出力に出力されなければならない。
いずれかの動的試験動作（挿入、サンプル、ＰＳＡ）が
ＥＱＭコントローラへのＥＱＩＮ入力により外的に認定
されるならば、ＣＴＥＲＭ，ＣＤＥＬＡＹ又はＶ十信号
が選択されテＥＱＯＵＴ出力上に出力されなければなら
ない。ＩＣＩＯがＴＣＰ２ ２２からのＣＴＥＲＭ比
較の結果を出力する必要があるときにはＣＴＥＲＭが出
力されなければならない。ＩＣＩＯが遅延されたＣＴＥ
ＲＭ出力を出力する必要があるときには、ＣＤＥＬＡＹ
が出力される。ＩＣＩＯが大分事象認定動作に参加しい
ないときには、Ｖ＋がＥＱＯＵＴに出力される。
ＥＱＭコントローラへのＥＱＩＮ入力により外的に認定
されるならば、ＣＴＥＲＭ，ＣＤＥＬＡＹ又はＶ十信号
が選択されテＥＱＯＵＴ出力上に出力されなければなら
ない。ＩＣＩＯがＴＣＰ２ ２２からのＣＴＥＲＭ比
較の結果を出力する必要があるときにはＣＴＥＲＭが出
力されなければならない。ＩＣＩＯが遅延されたＣＴＥ
ＲＭ出力を出力する必要があるときには、ＣＤＥＬＡＹ
が出力される。ＩＣＩＯが大分事象認定動作に参加しい
ないときには、Ｖ＋がＥＱＯＵＴに出力される。
ＥＶＥＮＴ出力信号は、外部ＥＱＩＮ入力又は内部ＣＴ
ＥＲＭ入力の現在の状態（比較の結果）を反映する非同
期（非整合）ＥＱＭ出力である。
ＥＲＭ入力の現在の状態（比較の結果）を反映する非同
期（非整合）ＥＱＭ出力である。
どの信号（ＥＱＴＮ又はＣＴＥＲＭ）を選択するかは、
制御レジスター８８からのＴ／Ｅ入力により決定される
。ＥＶＥＮＴ信号は、付加的試験制御機能を実施するた
めにＩＣ内の外部インタフェース論理により使用される
ことが出来る。
制御レジスター８８からのＴ／Ｅ入力により決定される
。ＥＶＥＮＴ信号は、付加的試験制御機能を実施するた
めにＩＣ内の外部インタフェース論理により使用される
ことが出来る。
ＡＤＤＲＥＳＳ出力信号は、第１のくスタート）ＥＸＰ
ＤＡＴパターンと第２の（ストソブ）ＥＸＰＤＡＴパタ
ーンとの選択を行わせる。事象認定動作が行われている
とき、ＥＱＭコントローラ９０は低論理レベルをＡＤＤ
ＲＥＳＳ出力に出力して、ＥＱＭ出力バスを介してＴＣ
Ｒ２ ２２の試験回路に人力されるべきものとしてス
タートＥＸＰＤＡＴパターンを選択する。スタートＥＸ
ＰＤＡＴパターンと８進レジスター２０からのＱＯ−７
データ出力との一致が見出された後、ＥＱＭコントロー
ラ９０は高論理レベルをＡＤＤ’ＲＥＳＳ出力に出力し
、ＴＣＰ．２ ２２の試験回路に入力されるべきもの
としてストソブＥＸＰＤＡＴパターンを選択する。
ＤＡＴパターンと第２の（ストソブ）ＥＸＰＤＡＴパタ
ーンとの選択を行わせる。事象認定動作が行われている
とき、ＥＱＭコントローラ９０は低論理レベルをＡＤＤ
ＲＥＳＳ出力に出力して、ＥＱＭ出力バスを介してＴＣ
Ｒ２ ２２の試験回路に人力されるべきものとしてス
タートＥＸＰＤＡＴパターンを選択する。スタートＥＸ
ＰＤＡＴパターンと８進レジスター２０からのＱＯ−７
データ出力との一致が見出された後、ＥＱＭコントロー
ラ９０は高論理レベルをＡＤＤ’ＲＥＳＳ出力に出力し
、ＴＣＰ．２ ２２の試験回路に入力されるべきもの
としてストソブＥＸＰＤＡＴパターンを選択する。
ストップＥＸＰＤＡＴパターンと８進レジスター２０か
らのＱＯ−７データ出力との一致が見出された後、ＥＱ
Ｍコントローラ９０は、他の第１（スター｝）ＥＸＰＤ
ＡＴパターン及び第２ （ストノブ）ＥＸＰＤＡＴパタ
ーンの組に対してスタート・アドレソシング・シーケン
ス及びストップアドレッシング・シーケンスを反復して
行うか、又は試験状態を終える。
らのＱＯ−７データ出力との一致が見出された後、ＥＱ
Ｍコントローラ９０は、他の第１（スター｝）ＥＸＰＤ
ＡＴパターン及び第２ （ストノブ）ＥＸＰＤＡＴパタ
ーンの組に対してスタート・アドレソシング・シーケン
ス及びストップアドレッシング・シーケンスを反復して
行うか、又は試験状態を終える。
ＥＱＭ走査経路内のカウンタ９６がゼロのカウ：／ト
（ＣＥＺ＝１）までデクリメントすると、ＥＱＭコント
ローラ９０は、事象認定動作が完了した後に、試験状態
を終える。カウンタ９６がゼ口のカウント（ＣＥＺ−０
）までデクリメントしていなければ、ＥＱＭコントロー
ラ９０は、該カウンタがゼロまでデクリメントするまで
事象認定動作を反復する。
（ＣＥＺ＝１）までデクリメントすると、ＥＱＭコント
ローラ９０は、事象認定動作が完了した後に、試験状態
を終える。カウンタ９６がゼ口のカウント（ＣＥＺ−０
）までデクリメントしていなければ、ＥＱＭコントロー
ラ９０は、該カウンタがゼロまでデクリメントするまで
事象認定動作を反復する。
ＡＤＤＲＥＳＳ出力は、スタートＢＸＰＤＡＴパターン
及びストップＥＸＰＤＡＴパターンについてのそれと全
く同様に、ＴＣＲ２ ２２の試験回路へのスタートＣ
ＭＰＭＳＫパターン及びストソブＣＭＰＭＳＫパターン
の選択を制御する。
及びストップＥＸＰＤＡＴパターンについてのそれと全
く同様に、ＴＣＲ２ ２２の試験回路へのスタートＣ
ＭＰＭＳＫパターン及びストソブＣＭＰＭＳＫパターン
の選択を制御する。
ＥＱＭ３０からのＡＤＤＲＥＳＳ信号は、第６図の随意
のＥＸＰＤＡＴメモリー１０４及びＣＭＰＭＳＫメモリ
ー１１２に入力される。
のＥＸＰＤＡＴメモリー１０４及びＣＭＰＭＳＫメモリ
ー１１２に入力される。
Ａ Ｄ Ｄ Ｒ Ｅ Ｓ Ｓ ｛Ｓ号は、随意のＥＸＰ
ＤＡＴメモリー及びＣＭＰＭＳＫメモリーからの追加の
ＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンにアク
セスし、これらのパターンをＥＸＰＤＡＴ１ノジスター
及びＣＭＰＭＳＫＬ−メ、・２スターにロードするため
に使われる。これらのメモリーは、Ａ Ｄ Ｄ Ｒ Ｅ
Ｓ Ｓ ４８号の低レベルから高レベルへの遷移時に
次のＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンを
アドレス指定して出力する。該メモリーから出力される
パターンは、ＡＤＤＲＥＳＳ信号の高レベルから低レベ
ルへの遷移時にＥＸＰＤＡＴレジスター及びＣＭＰＭＳ
Ｋレジスターにロードされる。この様にして、その後の
スタート及びストソプ事象認定動作のためにスタート及
びストップＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンの新しい組を使用することが可能となる。
ＤＡＴメモリー及びＣＭＰＭＳＫメモリーからの追加の
ＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンにアク
セスし、これらのパターンをＥＸＰＤＡＴ１ノジスター
及びＣＭＰＭＳＫＬ−メ、・２スターにロードするため
に使われる。これらのメモリーは、Ａ Ｄ Ｄ Ｒ Ｅ
Ｓ Ｓ ４８号の低レベルから高レベルへの遷移時に
次のＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンを
アドレス指定して出力する。該メモリーから出力される
パターンは、ＡＤＤＲＥＳＳ信号の高レベルから低レベ
ルへの遷移時にＥＸＰＤＡＴレジスター及びＣＭＰＭＳ
Ｋレジスターにロードされる。この様にして、その後の
スタート及びストソプ事象認定動作のためにスタート及
びストップＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンの新しい組を使用することが可能となる。
ＥＱＭコントローラ９０からのＣＫＣＮＴ （クロソク
カウンタ）出力信号は、ＥＱＭ走査経路内のカウンタ９
６をデクリメントするために使われるストローブ出力で
ある。高レベル活動状態ＣＫＣＮＴ出カストローブは、
ＥＱＣＫの立ち下がり工・７ジで発生ずる。
カウンタ）出力信号は、ＥＱＭ走査経路内のカウンタ９
６をデクリメントするために使われるストローブ出力で
ある。高レベル活動状態ＣＫＣＮＴ出カストローブは、
ＥＱＣＫの立ち下がり工・７ジで発生ずる。
走査亘整
第６図において、走査経路がＥＱＭ３０内に存在するこ
とが分かる。ＭＯＤＥ入力及びＳＣＫ入力に外部制御を
入力して、データをＥＱＭ走査経路を通してシフトさせ
ることが出来る。この走査経路は３個の部分、即ち、Ｅ
ＱＭ制御レジスター８８、ＥＱＭカウンタ９６、及びス
タート及びストップＥＸＰＤＡＴデータ部９８、スター
ト及びストップＣＭＰＭＳＫデータ部１０６に別れてい
る。
とが分かる。ＭＯＤＥ入力及びＳＣＫ入力に外部制御を
入力して、データをＥＱＭ走査経路を通してシフトさせ
ることが出来る。この走査経路は３個の部分、即ち、Ｅ
ＱＭ制御レジスター８８、ＥＱＭカウンタ９６、及びス
タート及びストップＥＸＰＤＡＴデータ部９８、スター
ト及びストップＣＭＰＭＳＫデータ部１０６に別れてい
る。
ＥＱＭ制御レジスター８８は、ＥＱＭ３０がその事象認
定機能を実行するのに要するコマンド・ビット及びコン
フィギュレーシリン・ビットヲ内蔵している。ＥＱＭ制
御レジスター８８は、ＩＲＥＧ３４からのＥＱＥＮＡ入
力がＥＱＭコントローラ９０を作動可能にする前にセソ
トされる。Ｅ ［］．Ｅ Ｎ Ａ入力が高レベルにセソ
トされると、ＥＱＭコントローラ９０は該制御レジスタ
ー内の２ビットコマンド（Ｃｏ及びＣｌ）に応答して試
験動作を行う。
定機能を実行するのに要するコマンド・ビット及びコン
フィギュレーシリン・ビットヲ内蔵している。ＥＱＭ制
御レジスター８８は、ＩＲＥＧ３４からのＥＱＥＮＡ入
力がＥＱＭコントローラ９０を作動可能にする前にセソ
トされる。Ｅ ［］．Ｅ Ｎ Ａ入力が高レベルにセソ
トされると、ＥＱＭコントローラ９０は該制御レジスタ
ー内の２ビットコマンド（Ｃｏ及びＣｌ）に応答して試
験動作を行う。
事象認定動作を反復させるべき回数をＥＱＭカウンタ９
６に走査動作時にロードして、該カウンタにロードされ
た回数だけ事象認定動作を反復させることが出来る。Ｅ
ＱＭカウンク９６は各事象認定動作の開始時にＥＱＭコ
ントローラ９０からのＣＫＣＮＴ出力によりデクリメン
トされる。該カウンタがゼロ値までデクリメントすると
、該カウンタはカウント・イコール・ゼロ（ＣＥＺ）を
ＥＱＭコントローラ９０へ出力し、３ｉＥＱＭコントロ
ーラによる事象認定動作の反復を停止させ、試験終了状
態とする。
６に走査動作時にロードして、該カウンタにロードされ
た回数だけ事象認定動作を反復させることが出来る。Ｅ
ＱＭカウンク９６は各事象認定動作の開始時にＥＱＭコ
ントローラ９０からのＣＫＣＮＴ出力によりデクリメン
トされる。該カウンタがゼロ値までデクリメントすると
、該カウンタはカウント・イコール・ゼロ（ＣＥＺ）を
ＥＱＭコントローラ９０へ出力し、３ｉＥＱＭコントロ
ーラによる事象認定動作の反復を停止させ、試験終了状
態とする。
走査経路内のスタート／ストソプＥＸＰＤＡＴ部９８及
びスタート／ストノプＣ Ｍ Ｐ Ｍ Ｓ Ｋ部１０６
は、ＥＱＭ出力パスを介してＴＣＲ２ ２２内の試験回
路に人力されるパターンを内蔵している。第６図におい
ては、各パターン（スタートＥＸＰＤＡ’ｒ，，２．ト
ップＥＸＰＤＡＴ，スタートＣＭＰＭＳＫ，ストソプＣ
ＭＰＭＳＫ）について唯一のレジスターが示されている
が、ＥＸＰＤＡＴデータパターン及びＣＭＰＭＳＫデー
タパターンの複数の組でＥＱＭ３０がスタートシーケン
ス及び／又はストップシーケンスを繰り返すことが出来
る様にするために、スター｝ＥＸＰＤＡＴデータパター
ン、ストッフ゜ＥＸＰＤＡＴデータパターン、スタート
ＣＭＰＭＳＫデータパターン、スｌ・ツプＣＭＰＭＳＫ
データパターンの複数の組をＥＱＭ走査経路の後の随意
のメモリー１０４及び１１２に格納することが出来る。
びスタート／ストノプＣ Ｍ Ｐ Ｍ Ｓ Ｋ部１０６
は、ＥＱＭ出力パスを介してＴＣＲ２ ２２内の試験回
路に人力されるパターンを内蔵している。第６図におい
ては、各パターン（スタートＥＸＰＤＡ’ｒ，，２．ト
ップＥＸＰＤＡＴ，スタートＣＭＰＭＳＫ，ストソプＣ
ＭＰＭＳＫ）について唯一のレジスターが示されている
が、ＥＸＰＤＡＴデータパターン及びＣＭＰＭＳＫデー
タパターンの複数の組でＥＱＭ３０がスタートシーケン
ス及び／又はストップシーケンスを繰り返すことが出来
る様にするために、スター｝ＥＸＰＤＡＴデータパター
ン、ストッフ゜ＥＸＰＤＡＴデータパターン、スタート
ＣＭＰＭＳＫデータパターン、スｌ・ツプＣＭＰＭＳＫ
データパターンの複数の組をＥＱＭ走査経路の後の随意
のメモリー１０４及び１１２に格納することが出来る。
希望に応じて、ＴＣＲ２ ２２が出力データを比較する
のと同様にして入力データを比較するために同様のスタ
ート／ストップＥ Ｘ Ｐ Ｄ Ａ． Ｔ部及びスター
ト／ストノブＣＭＰＭＳＫ部をＴＣＲＩ １２に設け
ることが出来る。
のと同様にして入力データを比較するために同様のスタ
ート／ストップＥ Ｘ Ｐ Ｄ Ａ． Ｔ部及びスター
ト／ストノブＣＭＰＭＳＫ部をＴＣＲＩ １２に設け
ることが出来る。
通常作動時には、第１図のＩＣＩＯは８個のデータ入力
（ＤＯ−７）と、８個のデータ出力（ＱＯ−７）と、ク
ロソク入力（ＣＬＫ）と、トリステート出力制御人力（
○Ｃ）とを有する標準的日進レジスターとして機能する
。ＤＯ−７人力に現れるデータは、８進レジスター２０
にロードされ、ＣＬＫ入力が加えられた時にＱＯ−７出
力から出力される。ｏＣ入力が活動状態にされると、Ｑ
Ｏ−７出力バソファ−２４はトリステート状態にされる
。出力がトリステートである間は、ＣＬＫ入力は、ＤＯ
−７人力に現れるデー、夕を８進レジスター２０にロー
ドすることが出来る。
（ＤＯ−７）と、８個のデータ出力（ＱＯ−７）と、ク
ロソク入力（ＣＬＫ）と、トリステート出力制御人力（
○Ｃ）とを有する標準的日進レジスターとして機能する
。ＤＯ−７人力に現れるデータは、８進レジスター２０
にロードされ、ＣＬＫ入力が加えられた時にＱＯ−７出
力から出力される。ｏＣ入力が活動状態にされると、Ｑ
Ｏ−７出力バソファ−２４はトリステート状態にされる
。出力がトリステートである間は、ＣＬＫ入力は、ＤＯ
−７人力に現れるデー、夕を８進レジスター２０にロー
ドすることが出来る。
ＩＣＩＯが作動している間は、外部ＭＯＤＥ及びＳＣＫ
入力は、ＩＲＥＧ３４又は選択されたデータレジスター
（境界走査経路（ＴＣＩ、ＴＣ２、ＴＣＲ Ｌ ＴＣＲ
２） 、ＥＱＭ走査経路、又はバイパス走査経路）を通
してＳｌｌ入力からＳＤＯ出力へデータをシフトさせる
ことが出来る。通常動作時にデータを装置内ヘシフトさ
せることが出来るので、機能しているＩＣＩＯに干渉せ
ずにオンライン試験命令をバックグラウンドに入れて実
行させることが出来る。
入力は、ＩＲＥＧ３４又は選択されたデータレジスター
（境界走査経路（ＴＣＩ、ＴＣ２、ＴＣＲ Ｌ ＴＣＲ
２） 、ＥＱＭ走査経路、又はバイパス走査経路）を通
してＳｌｌ入力からＳＤＯ出力へデータをシフトさせる
ことが出来る。通常動作時にデータを装置内ヘシフトさ
せることが出来るので、機能しているＩＣＩＯに干渉せ
ずにオンライン試験命令をバックグラウンドに入れて実
行させることが出来る。
レジス ーの の
第８図に、ＴＣＲ２ ２２との相互接続が詳しく示さ
れている。直列データ経路は、ＳＤＩ入力を介してＴＣ
Ｒ２ ２２に入り、各試験回路５４を通過し、ＳＤ○
入力を介してＴＣＲ２ ２２から出力される。この直
列データ経路は、ＴＣＰ ２２２の試験回路５４のロー
ディング及びアンローディングを可能にする。フィード
バック入力（ＦＢＩ）は、論理低レベルに結合され、Ｔ
ＣＲ２ ２２に入り、各試験回路の多項式フィードバッ
ク回路（第４図参照）を通過し、フィードバック出力（
ＦＢＯ）を介してＴＣＲ２ ２２から出カされる。こ
のフィードバンク経路は、ＰＳＡ動作時に必要とされる
。
れている。直列データ経路は、ＳＤＩ入力を介してＴＣ
Ｒ２ ２２に入り、各試験回路５４を通過し、ＳＤ○
入力を介してＴＣＲ２ ２２から出力される。この直
列データ経路は、ＴＣＰ ２２２の試験回路５４のロー
ディング及びアンローディングを可能にする。フィード
バック入力（ＦＢＩ）は、論理低レベルに結合され、Ｔ
ＣＲ２ ２２に入り、各試験回路の多項式フィードバッ
ク回路（第４図参照）を通過し、フィードバック出力（
ＦＢＯ）を介してＴＣＲ２ ２２から出カされる。こ
のフィードバンク経路は、ＰＳＡ動作時に必要とされる
。
通常動作時には、８進レジスター２ｏからの出力データ
（ＱＯ−７）は、ＴＣＰ２ ２１ｍ入り、試験回路を
通過して、ＴＣＲ２ ２２及びＩＣＩＯからＱＯ−７
データ出力ムこ出力される。
（ＱＯ−７）は、ＴＣＰ２ ２１ｍ入り、試験回路を
通過して、ＴＣＲ２ ２２及びＩＣＩＯからＱＯ−７
データ出力ムこ出力される。
ＴＣＰ．２ ２２の８個の試験回路５４のための制御
は、ＴＣＫ’、ＨＯＬＤ，Ｂ２ ’、Ａ２ ’ＤＭＸ’
、ＥＸＰＤＡＴ，ＰＴＡＰ及びＣＭＰＭＳＫ人力に入力
される。ＨＯＬＤ人力は試験ボー１・４８から直接到来
する，ＢＸＰＤＡＴ及びＣＭＰＭＳＸ入力はＥＱＭ３０
から直接到来する。Ｐ Ｔ Ａ． Ｐ人力は、所望のフ
ィードバック多項式をセソトするために高レベル又は低
レベルに配線される。ＴＣＲ２ ２２からのＣＴＥＲＭ
出力は、ＡＮＤゲート１３６の出力から生じる。ＴＣＲ
２ ２２中の８個の試験回路からの８個のＣＭＰＯＴ
ＪＴ出力はＡＮＤゲート１３６に人力される。ＣＴＥＲ
Ｍ出力は、ＥＱＭ３０に入力され、ＱＯ−７、テータ人
力とＥＱＭ３０からのＥＸＰＤＡＴ入力とが一致した時
には高レベルにセントされる。希望に応じて、入ってく
るデータＤｏ−７に対する事象認定を可能にするために
、同様の比較回路及び関連の入力及び出力をＴＣＲＩ
１２に設けることが出来る。
は、ＴＣＫ’、ＨＯＬＤ，Ｂ２ ’、Ａ２ ’ＤＭＸ’
、ＥＸＰＤＡＴ，ＰＴＡＰ及びＣＭＰＭＳＫ人力に入力
される。ＨＯＬＤ人力は試験ボー１・４８から直接到来
する，ＢＸＰＤＡＴ及びＣＭＰＭＳＸ入力はＥＱＭ３０
から直接到来する。Ｐ Ｔ Ａ． Ｐ人力は、所望のフ
ィードバック多項式をセソトするために高レベル又は低
レベルに配線される。ＴＣＲ２ ２２からのＣＴＥＲＭ
出力は、ＡＮＤゲート１３６の出力から生じる。ＴＣＲ
２ ２２中の８個の試験回路からの８個のＣＭＰＯＴ
ＪＴ出力はＡＮＤゲート１３６に人力される。ＣＴＥＲ
Ｍ出力は、ＥＱＭ３０に入力され、ＱＯ−７、テータ人
力とＥＱＭ３０からのＥＸＰＤＡＴ入力とが一致した時
には高レベルにセントされる。希望に応じて、入ってく
るデータＤｏ−７に対する事象認定を可能にするために
、同様の比較回路及び関連の入力及び出力をＴＣＲＩ
１２に設けることが出来る。
ＴＣＫ’入力はマルチプレクサ１３８から生じ、このマ
ルチプレクサは、ＴＣＫ’に中継されるべきものとして
、試験ボートからのＴＣＫ出力又はＴＣ２ １６の出
力からのＩＣのＣＬＫ’入力を選択する。どの入力をＴ
ＣＫ ’に中継するかの選択は、ｒＲＥＧ１３４からの
ＣＫＳＥＬ出力により決定される。動的ＰＳＡ試験時に
は、ＣＬＫ ’入力はＴＣＫに中継されるので、ＴＣＲ
２ ２２の試験回路はＩＣＩＯの動作と同期化される
。オフライン試験時には、又は走査動作時には、試験ボ
ート４８からのＴＣＫ出力はＴＣＫ ’に中継されるの
で、試験回路５４は外部走査クロソクと同期化される。
ルチプレクサは、ＴＣＫ’に中継されるべきものとして
、試験ボートからのＴＣＫ出力又はＴＣ２ １６の出
力からのＩＣのＣＬＫ’入力を選択する。どの入力をＴ
ＣＫ ’に中継するかの選択は、ｒＲＥＧ１３４からの
ＣＫＳＥＬ出力により決定される。動的ＰＳＡ試験時に
は、ＣＬＫ ’入力はＴＣＫに中継されるので、ＴＣＲ
２ ２２の試験回路はＩＣＩＯの動作と同期化される
。オフライン試験時には、又は走査動作時には、試験ボ
ート４８からのＴＣＫ出力はＴＣＫ ’に中継されるの
で、試験回路５４は外部走査クロソクと同期化される。
Ａ２’及びＢ２’入力はマルチプレクサ１４０から生じ
、このマルチプレクサは、ＥＱＭ３０からのＴＧＡＴＥ
Ｚ出力又は試験ボート４８からのＡ及びＢ出力を選択し
てＡ２’及びＢ２’信号を駆動する。どの人力がＡ２’
及びＢ２’へ中継されるかは、ＩＲＥＧ３４からのｃＫ
ｓＥＬ出力によって決定される。動的ＰＳＡ試験時には
、ＴＧＡＴＥＺ出力はＡ２’及びＢ２’の両方を駆動す
るので、これらはＥＱＭ３０により制御され得る。オフ
ライン試験時には、ＡはＡ２’を駆動しＢはＢ２’を駆
動するので、これらはオフライン試験及び走査動作時に
試験ボート４８により制御されることが出来る。
、このマルチプレクサは、ＥＱＭ３０からのＴＧＡＴＥ
Ｚ出力又は試験ボート４８からのＡ及びＢ出力を選択し
てＡ２’及びＢ２’信号を駆動する。どの人力がＡ２’
及びＢ２’へ中継されるかは、ＩＲＥＧ３４からのｃＫ
ｓＥＬ出力によって決定される。動的ＰＳＡ試験時には
、ＴＧＡＴＥＺ出力はＡ２’及びＢ２’の両方を駆動す
るので、これらはＥＱＭ３０により制御され得る。オフ
ライン試験時には、ＡはＡ２’を駆動しＢはＢ２’を駆
動するので、これらはオフライン試験及び走査動作時に
試験ボート４８により制御されることが出来る。
ＤＭＸ ’人力はマルチブレクサ１４２から生じ、この
マルチブレクサは、ＤＭＸ’４こ中継されるべきものと
して、ＩＲＥＧ３４からのＤＭＸ出力又はＥＱＭ３０か
らのＴＧＡＴＥ出力を選択する。
マルチブレクサは、ＤＭＸ’４こ中継されるべきものと
して、ＩＲＥＧ３４からのＤＭＸ出力又はＥＱＭ３０か
らのＴＧＡＴＥ出力を選択する。
どの入力をＤＭＸ ’へ中継するかの選択は、ＩＲＥＧ
３４からのＤＭＳＥＬ出力により決定される。動的試験
データ挿入時には、ＥＱＭ３０からのＴ Ｇ Ａ− Ｔ
Ｅ出力がＤＭＸ ’に中継されるので、これはＥＱＭ
３０により制御されることとなる。オフライン試験時又
は走査動作時には、ＩＲＥＧ３４からのＤＭＸ出力がＤ
ＭＸ ’に中継されるので、これは試験ボート４８によ
り制御されることとなる。
３４からのＤＭＳＥＬ出力により決定される。動的試験
データ挿入時には、ＥＱＭ３０からのＴ Ｇ Ａ− Ｔ
Ｅ出力がＤＭＸ ’に中継されるので、これはＥＱＭ
３０により制御されることとなる。オフライン試験時又
は走査動作時には、ＩＲＥＧ３４からのＤＭＸ出力がＤ
ＭＸ ’に中継されるので、これは試験ボート４８によ
り制御されることとなる。
レジス ーの の
第９図に、ＴＣＲＩ １２との相互接続が詳しく示さ
れている。直列データ経路は、ＳＤＩ人力を介してＴＣ
ＲＩ １２に入り、各試験回路５４を通過し、ＳＤＯ
出力を介してＴＣＰ．１ １２から出力される。この
直列データ経路は、ＴＣＲ １ｌ２の試験回路のローデ
ィング及びアンローディングを可能にするものである。
れている。直列データ経路は、ＳＤＩ人力を介してＴＣ
ＲＩ １２に入り、各試験回路５４を通過し、ＳＤＯ
出力を介してＴＣＰ．１ １２から出力される。この
直列データ経路は、ＴＣＲ １ｌ２の試験回路のローデ
ィング及びアンローディングを可能にするものである。
フィードバソク入力（ＦＢＩ）はＴＣＲＩ １２に入
り、各試験回路の多項式フィードバソク回路（第３図参
１１．ｆｆｌ ）を通過し、フィードバソク出力（ＦＢ
Ｏ）を介してＴＣＲＩ １２から出力される。第フィ
ードバソク経路は、ＰＳＡ動作時に必要となる。
り、各試験回路の多項式フィードバソク回路（第３図参
１１．ｆｆｌ ）を通過し、フィードバソク出力（ＦＢ
Ｏ）を介してＴＣＲＩ １２から出力される。第フィ
ードバソク経路は、ＰＳＡ動作時に必要となる。
ＦＢＯは、ＴＣＲＩ １２及びＴＣＲ２ ２２の数
個の試験回路の排他的○Ｒゲートを表すので、第９図で
はフィードバック結果（Ｆ Ｂ Ｒ）と呼ばれている。
個の試験回路の排他的○Ｒゲートを表すので、第９図で
はフィードバック結果（Ｆ Ｂ Ｒ）と呼ばれている。
第１０図において、ＴＣＲ２ ２２からＴＣＲＩ
１２へのフィードバソク経路の全体が示されている。Ｆ
ＢＲ信号は、ＴＣ２からのＳＤＩ入力と共にマルチブレ
クサ１４３に入力される。命令レジスターからのフイー
ドバソク選択（ＦＢＳＥＬ）信号は、ＴＣＲＩ １２
のＳＤＩ入力に中継される。オンライン動的ＰＳＡ試験
時には、ＦＢＲ入力がＳＤＩに中継される。オフライン
試験時又は走査動作時には、ＴＣ２からのＳＤＩ入力が
ＴＣＲ１ １２のＳＤＩ入力に中継される。
１２へのフィードバソク経路の全体が示されている。Ｆ
ＢＲ信号は、ＴＣ２からのＳＤＩ入力と共にマルチブレ
クサ１４３に入力される。命令レジスターからのフイー
ドバソク選択（ＦＢＳＥＬ）信号は、ＴＣＲＩ １２
のＳＤＩ入力に中継される。オンライン動的ＰＳＡ試験
時には、ＦＢＲ入力がＳＤＩに中継される。オフライン
試験時又は走査動作時には、ＴＣ２からのＳＤＩ入力が
ＴＣＲ１ １２のＳＤＩ入力に中継される。
通常動作時には、入力データ（ＤＯ−７’）はＴＣＲＩ
１２に入り、試験回路５４を通過し、ＴＣＲＩ
１２から８進レジスターの入力（Ｄｏ＝７′）に出力さ
れる。
１２に入り、試験回路５４を通過し、ＴＣＲＩ
１２から８進レジスターの入力（Ｄｏ＝７′）に出力さ
れる。
第９図を再び参照する。ＴＣＲＩ １２（第９図）の
８個の試験回路に対する制御は、ＴＣＫ’ＨＯＬＤ，Ｂ
ｌ’、ＡＩ’、ＤＭＸ，Ｆ．ＸＰＤＡＴ、ＣＭＰＭＳＫ
，ＰＴＡＰ，ＤＡＴＭＳＫ及びＰＳＡＥＮＡ人力に人力
される。Ｈ Ｏ Ｌ Ｄ人力は試験ボート４８から直接
到来する。ＥＸＰＤＡＴ入力及びＣＭＰＭＳＫ入力は、
ＥＱＭ３０から直接到来する。ＤＭＸ入力及びＰＳＡＥ
ＮＡ入力はＩＲＥＧ３４から直接到来する。ＤＡＴＭＳ
Ｋ人力は高論理レヘルに結合されている６ＰＴＡＰ人力
は、所望のフィードハソク多項式をセントするために高
レヘル又は低レベルに配線される。
８個の試験回路に対する制御は、ＴＣＫ’ＨＯＬＤ，Ｂ
ｌ’、ＡＩ’、ＤＭＸ，Ｆ．ＸＰＤＡＴ、ＣＭＰＭＳＫ
，ＰＴＡＰ，ＤＡＴＭＳＫ及びＰＳＡＥＮＡ人力に人力
される。Ｈ Ｏ Ｌ Ｄ人力は試験ボート４８から直接
到来する。ＥＸＰＤＡＴ入力及びＣＭＰＭＳＫ入力は、
ＥＱＭ３０から直接到来する。ＤＭＸ入力及びＰＳＡＥ
ＮＡ入力はＩＲＥＧ３４から直接到来する。ＤＡＴＭＳ
Ｋ人力は高論理レヘルに結合されている６ＰＴＡＰ人力
は、所望のフィードハソク多項式をセントするために高
レヘル又は低レベルに配線される。
ＴＣＫ ’入力はマルチプレクサ１４４から生じ、この
マルチブレクサは、ＴＣＫ ’に中継されるべきものと
して、試験ポート４８からのＴＣＫ出力又は第１図のＴ
ＣＩ １２の出力からのＩＣのＣＬＫ ’入力を選択
する。どの入力をＴＣＫ ’に中継するかの選択は、Ｉ
ＲＥＧからのＣＫＳＥＬ出力により決定される。動的Ｐ
ＳＡ試験時には、ＣＬＫ人力が同期装置１４６を通して
ＴＣＫ’に中継されるので、ＴＣＲＩ １２の試験回
路５４はＴＣ１０の動作と同期化される。オフライン試
験時又は走査動作時には、試験ボート４８からのＴＣＫ
出力がＴＣＫ’に中継されるので、試験回路５４は外部
走査クロソクと同期化される。
マルチブレクサは、ＴＣＫ ’に中継されるべきものと
して、試験ポート４８からのＴＣＫ出力又は第１図のＴ
ＣＩ １２の出力からのＩＣのＣＬＫ ’入力を選択
する。どの入力をＴＣＫ ’に中継するかの選択は、Ｉ
ＲＥＧからのＣＫＳＥＬ出力により決定される。動的Ｐ
ＳＡ試験時には、ＣＬＫ人力が同期装置１４６を通して
ＴＣＫ’に中継されるので、ＴＣＲＩ １２の試験回
路５４はＴＣ１０の動作と同期化される。オフライン試
験時又は走査動作時には、試験ボート４８からのＴＣＫ
出力がＴＣＫ’に中継されるので、試験回路５４は外部
走査クロソクと同期化される。
Ａｌ’入力及びＢｌ’入力はマルチプレクサ１４８から
到来する。マルチブレクサ１４８は、ＩＲＥＧ１３４か
らのＣＫＳＥＬ出力により制御される。動的ＰＳＡ動作
時には、マルチプレクサ１４８はＡｌ’人力を高論理レ
ベルに、Ｂｌ’入力をＥＱＭ３０からのＴＧＡＴＥＺ出
力に、中継する。この構或では、ＡＩ’入力は高レベル
に固定され、Ｂｌ’人力はＥＱＭ３０により制御され得
る。オフライン試験時には、ＡはＡｌ’を駆動しＢはＢ
ｌ’を駆動するので、これらはオフライン試験及び走査
動作時に試験ボート４８により制御され得る。
到来する。マルチブレクサ１４８は、ＩＲＥＧ１３４か
らのＣＫＳＥＬ出力により制御される。動的ＰＳＡ動作
時には、マルチプレクサ１４８はＡｌ’人力を高論理レ
ベルに、Ｂｌ’入力をＥＱＭ３０からのＴＧＡＴＥＺ出
力に、中継する。この構或では、ＡＩ’入力は高レベル
に固定され、Ｂｌ’人力はＥＱＭ３０により制御され得
る。オフライン試験時には、ＡはＡｌ’を駆動しＢはＢ
ｌ’を駆動するので、これらはオフライン試験及び走査
動作時に試験ボート４８により制御され得る。
切 プロトコール
事象認定思想を規則正しく働かせるために、組の標準的
プロトコールが定義されている。第１１ａ図ないし第１
１ｓ図は、回路中の複数のＩＣのＥＱＭ３０間の共同を
可能にする一組の事象認定プロトコールを示す。これら
の事象認定プロトコールは、この明細書に記載した種類
のオンライン試験を実行するのに必要なタイミングと制
御とを提供する。一組の標準的事象認定プロトコールに
こだわることにより、全てのＩＣデザインが或る状態に
応じて共同して高等な試験動作を実行し得る様になる。
プロトコールが定義されている。第１１ａ図ないし第１
１ｓ図は、回路中の複数のＩＣのＥＱＭ３０間の共同を
可能にする一組の事象認定プロトコールを示す。これら
の事象認定プロトコールは、この明細書に記載した種類
のオンライン試験を実行するのに必要なタイミングと制
御とを提供する。一組の標準的事象認定プロトコールに
こだわることにより、全てのＩＣデザインが或る状態に
応じて共同して高等な試験動作を実行し得る様になる。
第１１ａ図は、ＥＱＭコントローラ９０の事象コマンド
・インクブリ夕の動作を示すフローチャートである。初
めに、ブロック１５０に示されている様に、コントロー
ラはアイドル状態である。
・インクブリ夕の動作を示すフローチャートである。初
めに、ブロック１５０に示されている様に、コントロー
ラはアイドル状態である。
コントローラはＥＱＥＮＡ信号を監視し、ＥＱＥＮＡが
ゼロに等しい間は、コントローラはアイドル状態にとど
まる。ＥＱＥＮＡが１に等しいときには、事象コマンド
・インクプリ夕はアイドル状態を脱して、ブロック１５
２に示されている様にプロトコールに入る。事象コマン
ド・インクプリ夕が入るブロトコールは、Ｃ Ｏ ′＠
御信号及びＣＩ制御信号の値に依存する。ＣＯがゼロに
等しくて且つＣ１がゼロに等しければ、ブロソク１５４
に示されているプロトコール１に入る。ＣＯが１に等し
く、Ｃ１がＯに等しければ、ブロック１５６に示されて
いるブロトコール２に入る。ＣＯがＯに等しく、Ｃ１が
１に等しければ、ブ１コソク１５８に示されているプロ
トコール３に入る。ＣＯが１に等しく、Ｃ１が１に等し
ければ、ブロック１６０に示されているブロトコール４
に入る。該プロトコール完了後、ＥＱＥＮＡ信号が１か
らＯへ変化するまで、試験終了状Ｂ１６２に入る。ＥＱ
ＥＮＡがＯに等しくなった時、再びアイドルモード１５
０となる。
ゼロに等しい間は、コントローラはアイドル状態にとど
まる。ＥＱＥＮＡが１に等しいときには、事象コマンド
・インクプリ夕はアイドル状態を脱して、ブロック１５
２に示されている様にプロトコールに入る。事象コマン
ド・インクプリ夕が入るブロトコールは、Ｃ Ｏ ′＠
御信号及びＣＩ制御信号の値に依存する。ＣＯがゼロに
等しくて且つＣ１がゼロに等しければ、ブロソク１５４
に示されているプロトコール１に入る。ＣＯが１に等し
く、Ｃ１がＯに等しければ、ブロック１５６に示されて
いるブロトコール２に入る。ＣＯがＯに等しく、Ｃ１が
１に等しければ、ブ１コソク１５８に示されているプロ
トコール３に入る。ＣＯが１に等しく、Ｃ１が１に等し
ければ、ブロック１６０に示されているブロトコール４
に入る。該プロトコール完了後、ＥＱＥＮＡ信号が１か
らＯへ変化するまで、試験終了状Ｂ１６２に入る。ＥＱ
ＥＮＡがＯに等しくなった時、再びアイドルモード１５
０となる。
第１１ｂ図は、ＥＱＭコントローラ９０へノ事象（ＥＶ
ＥＮＴ）入力上の予測される状態に応して単一の試験動
作が実行されることを可能にするプロトコールを示す。
ＥＮＴ）入力上の予測される状態に応して単一の試験動
作が実行されることを可能にするプロトコールを示す。
第１１ａ図を参照ずると、ＥＱＥＮＡ入力が高レベルに
セットされているときにＣＯ＝Ｏで且つＣ１＝０ならば
、ＥＱＭコントローラ９０はアイドル状態を脱して、事
象コマンド・インクプリ夕状態を介してプロトコール１
状態図に入る。アイドル状態でプロトコール１の間は、
ＥＱＭコントローラ９０のＡ Ｄ Ｄ Ｒ． Ｅ Ｓ
Ｓ出力は低レベルにとどまり、スタートＥＸＰＤＡＴパ
ターン及びＣＭＰＭＳパターンをＴＣＲ２２２へ出力す
る（第８図）。
セットされているときにＣＯ＝Ｏで且つＣ１＝０ならば
、ＥＱＭコントローラ９０はアイドル状態を脱して、事
象コマンド・インクプリ夕状態を介してプロトコール１
状態図に入る。アイドル状態でプロトコール１の間は、
ＥＱＭコントローラ９０のＡ Ｄ Ｄ Ｒ． Ｅ Ｓ
Ｓ出力は低レベルにとどまり、スタートＥＸＰＤＡＴパ
ターン及びＣＭＰＭＳパターンをＴＣＲ２２２へ出力す
る（第８図）。
ブロトコールＩ状態図に入った後、ＥＱＭばブロック１
６４に示されているＤＥＣＮＴ状態に移行する。ＤＥＣ
ＮＴ状態では、ＥＱＭ３０は、ＢＱＭ走査経路（第６図
）のカウンタをデクリメントさせるＣＫＣＮＴ信号を出
力する。プロ１・コール１が反復される回数が、走査動
作を介してカウンタ９６にロードされている。ＤＥＣＮ
Ｔ状態からＥＱＭ３０はポーリング状態（ブロソク１６
６）に入る。
６４に示されているＤＥＣＮＴ状態に移行する。ＤＥＣ
ＮＴ状態では、ＥＱＭ３０は、ＢＱＭ走査経路（第６図
）のカウンタをデクリメントさせるＣＫＣＮＴ信号を出
力する。プロ１・コール１が反復される回数が、走査動
作を介してカウンタ９６にロードされている。ＤＥＣＮ
Ｔ状態からＥＱＭ３０はポーリング状態（ブロソク１６
６）に入る。
ポーリング状態においては、ＥＱＭ３０は、事象入力の
状態を検査する。若し事象入力が低レベルであれば、Ｅ
ＱＭ３０はポーリング状態にとどまる。事象入力が高レ
ベルであれば、ＥＱＭはポーリング状態から試験実行状
態（ブロソク１６８）に移行する。
状態を検査する。若し事象入力が低レベルであれば、Ｅ
ＱＭ３０はポーリング状態にとどまる。事象入力が高レ
ベルであれば、ＥＱＭはポーリング状態から試験実行状
態（ブロソク１６８）に移行する。
試験実行状態では、ＥＱＭ３０からのＴＧＡＴＣ及びＴ
Ｃ；ＡＴＥＺ出力はそれぞれ高レベル及び低レベルにセ
ットされる。オンライン試験動作（動的データサンプル
又は動的試験データ挿入）は、試験実行状態においてＴ
ＧＡＴＥ及びＴＧＡＴＰ．Ｚ入力がそれぞれ高レベル及
び低レベルである時に実行される。
Ｃ；ＡＴＥＺ出力はそれぞれ高レベル及び低レベルにセ
ットされる。オンライン試験動作（動的データサンプル
又は動的試験データ挿入）は、試験実行状態においてＴ
ＧＡＴＥ及びＴＧＡＴＰ．Ｚ入力がそれぞれ高レベル及
び低レベルである時に実行される。
試験実行状態から、ＥＱＭ３０は待機状態（ブロック１
７０）に入る。待機状態に入った後、ＥＱＭ３０からの
ＴＧＡＴＥ及びＴ Ｇ Ａ． Ｔ Ｅ Ｚ出力はそれぞ
れ低レベル及び高レベルに戻され、オンライン試験動作
を終わらせる。ＥＱＭ３０は、事象入力が高レベルであ
る間は待機状態にとどまる。事象入力が低レベルとなっ
た後、、ＥＱＭ３０は、（１．） Ｃ Ｅ Ｚ入力が高
レベルであればＤＥＣＮＴ状Ｌｉ（ブロソク１６４）に
移行してプロトコール１試験動作を反復し、或いは（２
＋ Ｃ Ｂ ２入力が低レベルであればプロトコール１
試験動作を終わらせて試験終了状態（ブロック１６２）
に入る。
７０）に入る。待機状態に入った後、ＥＱＭ３０からの
ＴＧＡＴＥ及びＴ Ｇ Ａ． Ｔ Ｅ Ｚ出力はそれぞ
れ低レベル及び高レベルに戻され、オンライン試験動作
を終わらせる。ＥＱＭ３０は、事象入力が高レベルであ
る間は待機状態にとどまる。事象入力が低レベルとなっ
た後、、ＥＱＭ３０は、（１．） Ｃ Ｅ Ｚ入力が高
レベルであればＤＥＣＮＴ状Ｌｉ（ブロソク１６４）に
移行してプロトコール１試験動作を反復し、或いは（２
＋ Ｃ Ｂ ２入力が低レベルであればプロトコール１
試験動作を終わらせて試験終了状態（ブロック１６２）
に入る。
ＥＱＥＮＡ入力が高レベルである間は、ＥＱＭ３０は試
験終了状態に止まる。Ｅ Ｑ Ｅ Ｎ Ａが低レベルに
セットされると、ＥＱＭはアイドル状態に入り、この状
態にとどまる。
験終了状態に止まる。Ｅ Ｑ Ｅ Ｎ Ａが低レベルに
セットされると、ＥＱＭはアイドル状態に入り、この状
態にとどまる。
ＥＱＭプロトコール２は、予測される状態がＥＱＭコン
トローラ９０の事象人力に人力されている間に試験動作
が行われることを可能にする。
トローラ９０の事象人力に人力されている間に試験動作
が行われることを可能にする。
第１１ａ図において、ＥＱＥＮＡ入力が高レベルにセッ
トされている時にＣＯ＝１で０１−０であれば、ＥＱＭ
コントローラ９０はアイドル状態を脱して、事象コマン
ド・インクプリ夕状態を介して第１１Ｃ図に示されてい
るプロトコール２状態図に入る。アイドル状態において
プロトコール２の間は、ＥＱＭコントローラ９０からの
ＡＤＤＲＥＳＳ出力は低レベルにとどまってスタートＥ
ＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンをＴＣＲ
２２２へ出力させる（第８図参照）。
トされている時にＣＯ＝１で０１−０であれば、ＥＱＭ
コントローラ９０はアイドル状態を脱して、事象コマン
ド・インクプリ夕状態を介して第１１Ｃ図に示されてい
るプロトコール２状態図に入る。アイドル状態において
プロトコール２の間は、ＥＱＭコントローラ９０からの
ＡＤＤＲＥＳＳ出力は低レベルにとどまってスタートＥ
ＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンをＴＣＲ
２２２へ出力させる（第８図参照）。
プロトコール２は第１１Ｃ図に示されている。
ブロトコール２とプロトコール１との唯一の差異は、プ
ロトコール２においては試験動作は事象入力が高レベル
である限りは継続するのに対して、プロトコール１では
、事象入力が高レベルとなっている時間の長さに関わら
ずに只１回の試験動作が行われるという点にある。
ロトコール２においては試験動作は事象入力が高レベル
である限りは継続するのに対して、プロトコール１では
、事象入力が高レベルとなっている時間の長さに関わら
ずに只１回の試験動作が行われるという点にある。
第ｌｉｄ図に示されているプロトコール３は、ＥＱＭコ
ントローラ９０への事象入力上のスタート状態からスト
ソブ状態までの間の期間にわたって試験動作が行われる
ことを可能にする。ＥＱＥＮＡ入力が高レベルにセソト
されている時にＣＯ＝Ｏであり且つＣｌ−４であれば、
ＥＱＭコントローラ９０はアイドル状態を脱して事象コ
マンド・インクプリ夕状態を介してプロトコール３状態
図に入る。アイドル状態時にはＥＱＭコントローラ９０
からのＡ Ｄ Ｄ Ｒ ＥＳ Ｓ出力は低レベルであり
、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンをＴＣＰ２ ２２へ出力する。
ントローラ９０への事象入力上のスタート状態からスト
ソブ状態までの間の期間にわたって試験動作が行われる
ことを可能にする。ＥＱＥＮＡ入力が高レベルにセソト
されている時にＣＯ＝Ｏであり且つＣｌ−４であれば、
ＥＱＭコントローラ９０はアイドル状態を脱して事象コ
マンド・インクプリ夕状態を介してプロトコール３状態
図に入る。アイドル状態時にはＥＱＭコントローラ９０
からのＡ Ｄ Ｄ Ｒ ＥＳ Ｓ出力は低レベルであり
、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンをＴＣＰ２ ２２へ出力する。
プロトコール３状態図に入った後、ＥＱＭ３０はＤＥＣ
ＮＴ状態（プロソクｌ７０）に移行する。
ＮＴ状態（プロソクｌ７０）に移行する。
ＤＥＣＮＴ状態時にはＥＱＭアドレス出力は低レベルで
、スター｝ＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンをＴＣＲ２ ２２へ出力する。ＤＥＣＮＴ状態で
は、ＥＱＭ３０はＣＫＣＮＴ信号を出力してＥＱＭ走査
経路（第６図）中のカウンタをデクリメントする。この
カウンタには、ブロトコール３が反復されるべき回数が
、走査経路を介してロードされてある。ＤＥＣＮＴ状態
から、ＥＱＭ３０ ３０はポーリング状態に入る。
、スター｝ＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパタ
ーンをＴＣＲ２ ２２へ出力する。ＤＥＣＮＴ状態で
は、ＥＱＭ３０はＣＫＣＮＴ信号を出力してＥＱＭ走査
経路（第６図）中のカウンタをデクリメントする。この
カウンタには、ブロトコール３が反復されるべき回数が
、走査経路を介してロードされてある。ＤＥＣＮＴ状態
から、ＥＱＭ３０ ３０はポーリング状態に入る。
ポーリング状Ｂ（ブロック１７２）では、ＥＱＭ３０は
事象入力の状態を検査する。ＥＱＭコントローラ９０か
らのアドレス出力はポーリング状態時には低レベルにと
どまる。若し事象人力が低レベルであれば、ＥＱＭ３０
はポーリング状態にとどまる。若し事象人力が高レベル
であれば、ＥＱＭ３０はポーリング状態からスタート状
態へ移行する。
事象入力の状態を検査する。ＥＱＭコントローラ９０か
らのアドレス出力はポーリング状態時には低レベルにと
どまる。若し事象人力が低レベルであれば、ＥＱＭ３０
はポーリング状態にとどまる。若し事象人力が高レベル
であれば、ＥＱＭ３０はポーリング状態からスタート状
態へ移行する。
スタート状態（ブロックｌ７４）では、ＥＱＭ３０から
のＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ、
高レベル及び低レベルにセ・ノトされる。ＥＱＭコント
ローラ９０からのアドレス出力はスタート状態時には低
レベルにとどまる。実行されるべきオンライン試験動作
（動的ＰＳＡ又は動的試験データ挿入）は、スタート状
態においてＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力がそれ
ぞれ高レベル及び低レベルにセットされた時に開始され
る。ＥＱＭ３０は、事象入力が高レベルである間はスタ
ート状態にとどまる。事象入力が低レベルになると、Ｅ
ＱＭ３０はスタート状態から試験実行状態（ブロックｌ
６５）へ移行する。
のＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ、
高レベル及び低レベルにセ・ノトされる。ＥＱＭコント
ローラ９０からのアドレス出力はスタート状態時には低
レベルにとどまる。実行されるべきオンライン試験動作
（動的ＰＳＡ又は動的試験データ挿入）は、スタート状
態においてＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力がそれ
ぞれ高レベル及び低レベルにセットされた時に開始され
る。ＥＱＭ３０は、事象入力が高レベルである間はスタ
ート状態にとどまる。事象入力が低レベルになると、Ｅ
ＱＭ３０はスタート状態から試験実行状態（ブロックｌ
６５）へ移行する。
試験実行状態では、ＴＧＡＴＥ出力及びＴＧＡＴＥＺ出
力はそれぞれ高レベル及び低レベルにとどまり、スター
ト状態で開始された試験動作が継続する。
力はそれぞれ高レベル及び低レベルにとどまり、スター
ト状態で開始された試験動作が継続する。
ＢＱＭコントローラ９０からのアドレス出力は、試験実
行状態で高レベルにセソトされ、ストップＥＸＰＤＡＴ
パターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２
へ出力する。ＥＱＭ３０は、事象入力が低レベルである
間は試験実行状態にとどまる。事象入力が高レベルとな
った時、ＥＱＭ３０は試験実行状態からストップ状Ｂ（
ブロソク１７８）へ移行する。
行状態で高レベルにセソトされ、ストップＥＸＰＤＡＴ
パターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２
へ出力する。ＥＱＭ３０は、事象入力が低レベルである
間は試験実行状態にとどまる。事象入力が高レベルとな
った時、ＥＱＭ３０は試験実行状態からストップ状Ｂ（
ブロソク１７８）へ移行する。
ストップ状態では、ＥＱＭ３０からのＴ Ｇ Ａ． Ｔ
Ｅ出力及びＴＧＡＴＥＺ出力は、それぞれ低レベル及
び高レベルにセットし直され、オンライン試験動作を終
わらせる。ＥＱＭコントローラ９０からのアドレス出力
は、ストソブ状態時には高レベルにとどまる。ＥＱＭ３
０は、事象入力が高レベルである間はストソブ状態にと
どまる。事象人力が低レベルに転じた後、ＥＱＭ３０は
（１１ Ｃ Ｅ Ｚ人力が高レベルであればＤＥＣＮＴ
状態（ブロソク１７０）に移行してブロトコール３試験
動作を反復し、或いは＋２１ Ｃ Ｅ ２人力が低レベ
ルであればプロトコール３試験動作を終わらせて試験終
了状態に入る。
Ｅ出力及びＴＧＡＴＥＺ出力は、それぞれ低レベル及
び高レベルにセットし直され、オンライン試験動作を終
わらせる。ＥＱＭコントローラ９０からのアドレス出力
は、ストソブ状態時には高レベルにとどまる。ＥＱＭ３
０は、事象入力が高レベルである間はストソブ状態にと
どまる。事象人力が低レベルに転じた後、ＥＱＭ３０は
（１１ Ｃ Ｅ Ｚ人力が高レベルであればＤＥＣＮＴ
状態（ブロソク１７０）に移行してブロトコール３試験
動作を反復し、或いは＋２１ Ｃ Ｅ ２人力が低レベ
ルであればプロトコール３試験動作を終わらせて試験終
了状態に入る。
ＥＱＭ３０は、ＥＱＥＮＡ人力が高レベルである間は試
験終了状態にとどまる。ＥＱＥＮＡが低レベルにセット
された時、ＥＱＭ３０はアイドル状態に移行し、この状
態にとどまる。ＥＱＭコントローラからのアドレス出力
は、試験終了状態で低レヘルにセソトされる。
験終了状態にとどまる。ＥＱＥＮＡが低レベルにセット
された時、ＥＱＭ３０はアイドル状態に移行し、この状
態にとどまる。ＥＱＭコントローラからのアドレス出力
は、試験終了状態で低レヘルにセソトされる。
第ｌｉｅ図は、プロトコール４のフローチャートを示す
。このプロトコールは、ＥＱＭコントローラ９０への事
象入力のスタート状態とストソプ状態との間の期間にわ
たって試験動作の実行を可能にする点においてプロトコ
ール３と類似している。しかし、プロトコール４は、ス
タートブロトコール及びストソブプロトコールの間に埋
め込まれた休止プロトコール及び再開プロトコールを含
んでいる。この能力により、既に開始された試験動作を
、ＥＱＭコントローラ９０への事象入力の休止状態及び
再開状態の間の期間にわたって一時的に中断させること
が出来る。
。このプロトコールは、ＥＱＭコントローラ９０への事
象入力のスタート状態とストソプ状態との間の期間にわ
たって試験動作の実行を可能にする点においてプロトコ
ール３と類似している。しかし、プロトコール４は、ス
タートブロトコール及びストソブプロトコールの間に埋
め込まれた休止プロトコール及び再開プロトコールを含
んでいる。この能力により、既に開始された試験動作を
、ＥＱＭコントローラ９０への事象入力の休止状態及び
再開状態の間の期間にわたって一時的に中断させること
が出来る。
このプロトコールは、取られる符号定数に包含されるべ
きでないデータ部分を削除することを可能にするもので
あるので、動的ＰＳＡ試験動作時に役立つ。例えば、メ
モリーアクセスルーチンの或るアドレスに符号定数が必
要であれば、このブロトコールヲ使って、所望のスター
トアドレスの発生時にＰＳＡを開始させ、その後、希望
しないアドレスが発生したら休止させ、ストップアドレ
スが見出されるまでは、所望のアドレスが発生したら再
開させることが出来る。
きでないデータ部分を削除することを可能にするもので
あるので、動的ＰＳＡ試験動作時に役立つ。例えば、メ
モリーアクセスルーチンの或るアドレスに符号定数が必
要であれば、このブロトコールヲ使って、所望のスター
トアドレスの発生時にＰＳＡを開始させ、その後、希望
しないアドレスが発生したら休止させ、ストップアドレ
スが見出されるまでは、所望のアドレスが発生したら再
開させることが出来る。
第１１ａ図において、ＥＱＥＮＡ入力が高レベルにセッ
トされているときにＣＯ＝１で且つＣ１＝１であれば、
ＥＱＭコントローラはアイドル状態を脱して、事象コマ
ンド・インクプリ夕状態を介して第１１ｅ図に示されて
いるプロトコール４状態図に入る。ＥＱＭコントローラ
９０からのアドレス出力は、アイドル状態時に低レベル
で、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパ
ターンをＴＣＲ２ ２２へ出力する。
トされているときにＣＯ＝１で且つＣ１＝１であれば、
ＥＱＭコントローラはアイドル状態を脱して、事象コマ
ンド・インクプリ夕状態を介して第１１ｅ図に示されて
いるプロトコール４状態図に入る。ＥＱＭコントローラ
９０からのアドレス出力は、アイドル状態時に低レベル
で、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパ
ターンをＴＣＲ２ ２２へ出力する。
プロトコール４状態図に入った後、ＥＱＭ３０はＤＥＣ
ＮＴ状態（ブロソク１８０）に移行する。
ＮＴ状態（ブロソク１８０）に移行する。
ＥＱＭコントローラ９０からのアドレス出力は、ＤＥＣ
ＮＴ状態時Ｇこは低レベルにとどまる。Ｉ）ＥＣＮＴ状
態では、ＥＱＭ３０はＣＫＣＮＴ信号を出力して、ＥＱ
Ｍ走査経路中のカウンタ９６をデクリメントする。カウ
ンタ９６には、プロトコール４が反復されるべき回数が
ロードされてある。ＤＥＣＮＴ状態からＥＱＭ３０はポ
ーリング状態（ブロック１８２）に入る。
ＮＴ状態時Ｇこは低レベルにとどまる。Ｉ）ＥＣＮＴ状
態では、ＥＱＭ３０はＣＫＣＮＴ信号を出力して、ＥＱ
Ｍ走査経路中のカウンタ９６をデクリメントする。カウ
ンタ９６には、プロトコール４が反復されるべき回数が
ロードされてある。ＤＥＣＮＴ状態からＥＱＭ３０はポ
ーリング状態（ブロック１８２）に入る。
ポーリング状態では、ＥＱＭ３０は事象入力の状態を検
査する。ＥＱＭコントローラ９０からのアドレス出力は
、ポーリング状態時には低レベルにとどまる。事象人力
が低レベルであれば、ＥＱＭ３０はポーリング状態にと
どまる。事象入力が高レベルであれば、ＥＱＭ３０はポ
ーリング状態からスタート状態（ブロソクＬ８４）に移
行する。
査する。ＥＱＭコントローラ９０からのアドレス出力は
、ポーリング状態時には低レベルにとどまる。事象人力
が低レベルであれば、ＥＱＭ３０はポーリング状態にと
どまる。事象入力が高レベルであれば、ＥＱＭ３０はポ
ーリング状態からスタート状態（ブロソクＬ８４）に移
行する。
スタート状態では、ＥＱＭ３０からのＴＧＡＴＥ出力及
びＴＧＡＴＥＺ出力は、それぞれ高レベル及び低レベル
にセットされる。スタート状態時には、ＥＱＭコントロ
ーラ９０からのアドレス出力は低レベルにとどまる。実
行されるべきオンライン試験動作（動的ＰＳＡ又は動的
試験データ挿入）は、スタート状態でＴＧＡＴＥ出力及
びＴＧＡＴＥＺ出力がそれぞれ高レベル及び低レベルに
七ソ１・サれた時に開始される。ＥＱＭ３０は、事象入
力が高レベルである間はスタート状態にとどまる。事象
人力が低レベルになった時、ＥＱＭ３０はスタート状態
から試験実行状態（ブロソク１８６）へ移行する。
びＴＧＡＴＥＺ出力は、それぞれ高レベル及び低レベル
にセットされる。スタート状態時には、ＥＱＭコントロ
ーラ９０からのアドレス出力は低レベルにとどまる。実
行されるべきオンライン試験動作（動的ＰＳＡ又は動的
試験データ挿入）は、スタート状態でＴＧＡＴＥ出力及
びＴＧＡＴＥＺ出力がそれぞれ高レベル及び低レベルに
七ソ１・サれた時に開始される。ＥＱＭ３０は、事象入
力が高レベルである間はスタート状態にとどまる。事象
人力が低レベルになった時、ＥＱＭ３０はスタート状態
から試験実行状態（ブロソク１８６）へ移行する。
試験実行状態では、ＴＧＡＴＢ出力及びＴＧＩ’ｌＴＥ
Ｚ出力はそれぞれ高レベル及び低レベルにとどマ’ｌ、
スタート状態で開始された試験動作は継続する。
Ｚ出力はそれぞれ高レベル及び低レベルにとどマ’ｌ、
スタート状態で開始された試験動作は継続する。
ＥＱＭコントローラ９０からのアドレス出力は、試験実
行状態では高レベルにセントされてストソプＥＸＰＤＡ
Ｔパターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２
２へ出力する。ＥＱＭ３０は、事象入力が低レベルであ
る間は試験実行状態にとどまる。事象入力が高レベルに
なると、ＥＱＭ３０は試験実行状態から休止状態（プロ
・ノクｌ８８）へ移行する。
行状態では高レベルにセントされてストソプＥＸＰＤＡ
Ｔパターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２
２へ出力する。ＥＱＭ３０は、事象入力が低レベルであ
る間は試験実行状態にとどまる。事象入力が高レベルに
なると、ＥＱＭ３０は試験実行状態から休止状態（プロ
・ノクｌ８８）へ移行する。
休止状態では、ＥＱＭ３０からのＴＧＡＴＥ出力及びＴ
ＧＡＴＥＺ出力はそれぞれ低レベル及び高レベルにセッ
トし直されて、オンライン試験動作を中断させる。ＥＱ
Ｍコントローラ９０からのアドレス出力は、休止状態時
には高レベルにとどまる，ＥＱＭ３０は、事象人力が高
レベルである間は休止状態にとどまる。事象入力が低レ
ベルに転じた後、ＥＱＭ３０は休止状態から待機状態（
ブロック１９０）へ移行する。
ＧＡＴＥＺ出力はそれぞれ低レベル及び高レベルにセッ
トし直されて、オンライン試験動作を中断させる。ＥＱ
Ｍコントローラ９０からのアドレス出力は、休止状態時
には高レベルにとどまる，ＥＱＭ３０は、事象人力が高
レベルである間は休止状態にとどまる。事象入力が低レ
ベルに転じた後、ＥＱＭ３０は休止状態から待機状態（
ブロック１９０）へ移行する。
ＥＱＭ３０は、事象入力が低レベルである間は待機状態
にとどまる。ＥＱＭコントローラ９０からのアドレス出
力は、待機状態で低レベルにセットされてスター１−Ｅ
ＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンをＴＣＰ
２ ２２へ出力する。待機状態で、ＥＱＭ３０からの
ＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ低レ
ベル及び高レベルにとどまる。事象入力が高レベルに転
じた後、ＥＱＭ３０は待機状態から休止状態（ブロソク
１９２）へ移行する。
にとどまる。ＥＱＭコントローラ９０からのアドレス出
力は、待機状態で低レベルにセットされてスター１−Ｅ
ＸＰＤＡＴパターン及びＣＭＰＭＳＫパターンをＴＣＰ
２ ２２へ出力する。待機状態で、ＥＱＭ３０からの
ＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ低レ
ベル及び高レベルにとどまる。事象入力が高レベルに転
じた後、ＥＱＭ３０は待機状態から休止状態（ブロソク
１９２）へ移行する。
再開状態では、ＥＱＭ３０からのＴＧＡＴＥ出力及びＴ
ＧＡＴＥＺ出力はそれぞれ高レベル及び低レベルにセソ
トされて、オンライン試験動作を再開させる。ＥＱＭコ
ントローラ９０からのアドレス出力は、再開状態時には
低レベルにとどまる。
ＧＡＴＥＺ出力はそれぞれ高レベル及び低レベルにセソ
トされて、オンライン試験動作を再開させる。ＥＱＭコ
ントローラ９０からのアドレス出力は、再開状態時には
低レベルにとどまる。
ＥＱＭ３０は、事象入力が高レベルである間は再開状態
にとどまる。事象入力が低レベルに転した後、ＥＱＭ３
０は再開状態から試験実行状態（ブロック１９４）へ移
行する。
にとどまる。事象入力が低レベルに転した後、ＥＱＭ３
０は再開状態から試験実行状態（ブロック１９４）へ移
行する。
試験実行状態では、ＴＧＡＴＥ出力及びＴＧＡＴＥＺ出
力はそれぞれ高レベル及び低レベルにとどまり、再開状
態で再開された試験動作が続く。
力はそれぞれ高レベル及び低レベルにとどまり、再開状
態で再開された試験動作が続く。
ＥＱＭコントローラ９０からのアドレス出力は、試験実
行状態で高レベルにセットされてストソブＢＸＰＤＡＴ
パターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２
へ出力する。Ｅ．ＱＭ３０は、事象入力が低レベルであ
る間は試験実行状態に止まる。事象入力が高レベルにな
った時、ＥＱＭ３０は試験実行状態からストップ状態（
ブロックｌ９６）へ移行する。
行状態で高レベルにセットされてストソブＢＸＰＤＡＴ
パターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２
へ出力する。Ｅ．ＱＭ３０は、事象入力が低レベルであ
る間は試験実行状態に止まる。事象入力が高レベルにな
った時、ＥＱＭ３０は試験実行状態からストップ状態（
ブロックｌ９６）へ移行する。
ストップ状態では、ＥＱＭ３０からのＴＧＡＴＥ出力及
びＴＧＡＴＥＺ出力は、それぞれ低レベル及び高レベル
にセットし直され、オンライン試験動作を終わらせる。
びＴＧＡＴＥＺ出力は、それぞれ低レベル及び高レベル
にセットし直され、オンライン試験動作を終わらせる。
ＥＱＭコントローラ９０からのアドレス出力はストップ
状態時には高レベルにとどまる。ＥＱＭ３０は、事象入
力が高レベルである間はストップ状態にとどまる。事象
入力が低レベルに転じた後、ＥＱＭ３０は（１）ＣＥＺ
入力が高レベルであればＤＥＣＮＴ状態へ移行してブロ
トコール４試験動作を反復し、或いは（２）ＣＥＺ入力
が低レベルであればブロトコール４試験動作を終わらせ
て試験終了状態（プロ・ノク１６２）に入る。
状態時には高レベルにとどまる。ＥＱＭ３０は、事象入
力が高レベルである間はストップ状態にとどまる。事象
入力が低レベルに転じた後、ＥＱＭ３０は（１）ＣＥＺ
入力が高レベルであればＤＥＣＮＴ状態へ移行してブロ
トコール４試験動作を反復し、或いは（２）ＣＥＺ入力
が低レベルであればブロトコール４試験動作を終わらせ
て試験終了状態（プロ・ノク１６２）に入る。
ＥＱＭ３０は、ＥＱＥＮＡ入力が高レベルである間は試
験終了状態にとどまる。ＥＱＥＮＡが低レベルにセソト
された時、，ＥＱＭ３０はアイドル状態に移行して、こ
の状態にとどまる。Ｅ Ｑ Ｍコントローラ９０からの
アドレス出力は、試験終了状態で低レベルにセントされ
る。
験終了状態にとどまる。ＥＱＥＮＡが低レベルにセソト
された時、，ＥＱＭ３０はアイドル状態に移行して、こ
の状態にとどまる。Ｅ Ｑ Ｍコントローラ９０からの
アドレス出力は、試験終了状態で低レベルにセントされ
る。
ＥＱＭ制御レジスター８８のコマンドビット（ＣＯ．Ｃ
ｌ，Ｃ２，Ｃ３・・−・一）の数を増やすことにより、
追加のプロトコールをＥＱＭに包含させることが出来る
。これらの追加のブロトコールのうちの或るものは、試
験動作を制御するＥＱＭの能力を拡張するために、スタ
ート状態とストップ状態との間に埋め込まれた複数の休
止状態及び再開状態を有する。これらのプロトコールは
、主スタート状態及びストップ状態間の休止状態及び再
開状態の数を増すために、以下の形：（スタート）（休
止１／再開１） （休止２／再開２） （休止ｎ／再開ｎ）
（ストソブ） である。
ｌ，Ｃ２，Ｃ３・・−・一）の数を増やすことにより、
追加のプロトコールをＥＱＭに包含させることが出来る
。これらの追加のブロトコールのうちの或るものは、試
験動作を制御するＥＱＭの能力を拡張するために、スタ
ート状態とストップ状態との間に埋め込まれた複数の休
止状態及び再開状態を有する。これらのプロトコールは
、主スタート状態及びストップ状態間の休止状態及び再
開状態の数を増すために、以下の形：（スタート）（休
止１／再開１） （休止２／再開２） （休止ｎ／再開ｎ）
（ストソブ） である。
また、他の試験及び／又は機能的目的を支援するＩＣ間
の通信を提供するために他のブロトコールフォーマット
を加えることが出来る。
の通信を提供するために他のブロトコールフォーマット
を加えることが出来る。
丑何跋慧全童
動的試験データ挿入命令は、先の走査動作を介してＴＣ
Ｒ２ ２２に人力された試験パターンが或る状態に応
じてＱＯ−７出力に挿入されることを可能にする。この
応答は、第１図のＩＣ１０の出力境界で局所的に発生す
る状態であることもあり、第５図に示されている或る範
囲にわたるＩｃ群で発生する状態であっても良い。以下
の命令は、改良された試験レジスターが実行することの
出来る試験データ挿入動作の種類を定義する。
Ｒ２ ２２に人力された試験パターンが或る状態に応
じてＱＯ−７出力に挿入されることを可能にする。この
応答は、第１図のＩＣ１０の出力境界で局所的に発生す
る状態であることもあり、第５図に示されている或る範
囲にわたるＩｃ群で発生する状態であっても良い。以下
の命令は、改良された試験レジスターが実行することの
出来る試験データ挿入動作の種類を定義する。
第１２図に示されている単一試験データ挿入命令は、認
定されたＣＬＫ入力時にＱ（１−７出力から試験データ
が挿入されることを可能にする。こノ命令は、プロトコ
ールＩＥＱＭコマンドヲ使用して作用する。第１２図の
プロトコール１の例では、ＥＱＭからのＴＧＡＴＥ出力
がＣＬＫ’ “Ｃ”の立ち上がりエッジで高レベルに
セットされる時に試験データが挿入される。Ｔ Ｇ Ａ
． Ｔ Ｅ出力は、第８図のマルチプレクサ１４２を介
してＴＣＰ ２２２のＤＭＸ”入力に中継される。ＴＣ
Ｐ２ ２２の試験回路は、そのＤＭＸ人力上の高レベ
ル入力に応答して、その出力ラソチ（第４図参照）に格
納されている値を追い出すべ＜ＤＯＵＴ出力を転換する
。挿入動作時には、ＴＣＰ２ ２２への制御人力は、
試験データ挿入動作を妨げない場所に配置される。
定されたＣＬＫ入力時にＱ（１−７出力から試験データ
が挿入されることを可能にする。こノ命令は、プロトコ
ールＩＥＱＭコマンドヲ使用して作用する。第１２図の
プロトコール１の例では、ＥＱＭからのＴＧＡＴＥ出力
がＣＬＫ’ “Ｃ”の立ち上がりエッジで高レベルに
セットされる時に試験データが挿入される。Ｔ Ｇ Ａ
． Ｔ Ｅ出力は、第８図のマルチプレクサ１４２を介
してＴＣＰ ２２２のＤＭＸ”入力に中継される。ＴＣ
Ｐ２ ２２の試験回路は、そのＤＭＸ人力上の高レベ
ル入力に応答して、その出力ラソチ（第４図参照）に格
納されている値を追い出すべ＜ＤＯＵＴ出力を転換する
。挿入動作時には、ＴＣＰ２ ２２への制御人力は、
試験データ挿入動作を妨げない場所に配置される。
この命令は、状態機械の挙動を修正する次の状態パター
ンを試験レジスターにより挿入させることが出来るので
、改良された試験レジスターを使う状態機械の設計に役
立つ。挿入機能を介して分岐動作が可能となる。
ンを試験レジスターにより挿入させることが出来るので
、改良された試験レジスターを使う状態機械の設計に役
立つ。挿入機能を介して分岐動作が可能となる。
第１３図は、拡張された単一試験データ挿入命令（プロ
トコール２）を示す。この命令は、ＥＱＭコントローラ
９０への事象人力が高レベルにセソトされている間に試
験データがＩＣＩＯのＱＯ−７出力から挿入されること
を可能にするものである。この命令は、ブロトコール２
ＥＱＭコマンドを使って作用し、単一試験データ挿入命
令に類似している。第１２図のプロトコール２の例では
、試験データはＣＬＫ’ “Ｃ″の立ち上がりエッジ
からＣＬＫ’ “Ｆ”の立ち上がりエッジまでＱＯ７
出力から挿入される。ＴＧＡＴＥ出力は、第８図のマル
チブレクサ１４２を介してＴＣＲ ２２２へのＤＭＳ’
人力に中継されている。ＴＣＲ２ ２２の試験回路５４
は、そのＤＭＸ入力上の高レベル入力に応答して、その
ＤＯＵＴ出力を転換して、その出力ラッチ（第４図参照
）に格納されている値を追い出す。
トコール２）を示す。この命令は、ＥＱＭコントローラ
９０への事象人力が高レベルにセソトされている間に試
験データがＩＣＩＯのＱＯ−７出力から挿入されること
を可能にするものである。この命令は、ブロトコール２
ＥＱＭコマンドを使って作用し、単一試験データ挿入命
令に類似している。第１２図のプロトコール２の例では
、試験データはＣＬＫ’ “Ｃ″の立ち上がりエッジ
からＣＬＫ’ “Ｆ”の立ち上がりエッジまでＱＯ７
出力から挿入される。ＴＧＡＴＥ出力は、第８図のマル
チブレクサ１４２を介してＴＣＲ ２２２へのＤＭＳ’
人力に中継されている。ＴＣＲ２ ２２の試験回路５４
は、そのＤＭＸ入力上の高レベル入力に応答して、その
ＤＯＵＴ出力を転換して、その出力ラッチ（第４図参照
）に格納されている値を追い出す。
この命令は、試験データがＱＯ−７出力の、拡張された
範囲に出力されることを可能にするという事実の故に有
益である。この能力を使えば、通常動作時に故障をシス
テムバス上に挿入して、故障許容設計がそれ自身を再構
或して通常動作を維持することが出来るか否かを調べる
ことが出来る。
範囲に出力されることを可能にするという事実の故に有
益である。この能力を使えば、通常動作時に故障をシス
テムバス上に挿入して、故障許容設計がそれ自身を再構
或して通常動作を維持することが出来るか否かを調べる
ことが出来る。
第１４図のスタート／ストソプ試験データ挿入命令は、
スタート状態とストップ状態との間の期間に試験データ
をＱＯ−７出力から挿入することを可能にする。この命
令はプロトコール３ＥＱＭコマンドを使う。第１４図の
ブロトコール３の例では、試験データはＴＧＡＴＥ出力
が高レベルにセソトされている間に挿入される。ＴＧＡ
ＴＢ出力は、スタート状態が見出されるときに高レベル
にセソトされ、ストソブ状態が見出されるまでは高レベ
ルにとどまる。ＴＣＰ２ ２２の試験回路は、プロト
コール１命令で説明したように高レベルＴＧＡＴＥ入力
に応答する。
スタート状態とストップ状態との間の期間に試験データ
をＱＯ−７出力から挿入することを可能にする。この命
令はプロトコール３ＥＱＭコマンドを使う。第１４図の
ブロトコール３の例では、試験データはＴＧＡＴＥ出力
が高レベルにセソトされている間に挿入される。ＴＧＡ
ＴＢ出力は、スタート状態が見出されるときに高レベル
にセソトされ、ストソブ状態が見出されるまでは高レベ
ルにとどまる。ＴＣＰ２ ２２の試験回路は、プロト
コール１命令で説明したように高レベルＴＧＡＴＥ入力
に応答する。
この命令は、拡張された期間にわたる、試験レジスター
ＱＯ−７出力での試験パターンの挿入を可能にする。こ
の機能の有益な能力は、故障を試験レジスターから強制
的に出力させることが出来ることである。
ＱＯ−７出力での試験パターンの挿入を可能にする。こ
の機能の有益な能力は、故障を試験レジスターから強制
的に出力させることが出来ることである。
第１５図のスタート／休止／再開／ストソプ・試験デー
タ挿入命令は、第１のスタート及びスト・ノブ状態間の
期間中に試験データをＱＯ−７出力から挿入し、次に再
び第２のスタート及びストップ状態で挿入することを可
能にするものである。
タ挿入命令は、第１のスタート及びスト・ノブ状態間の
期間中に試験データをＱＯ−７出力から挿入し、次に再
び第２のスタート及びストップ状態で挿入することを可
能にするものである。
この命令はプロトコール４ＥＱＭコマンドを使う。
第１５図のプロトコール４の例では、試験データはＴＧ
ＡＴＥ出力が高レベルにセノトされている間に挿入され
る。ＴＧＡＴＥ出力は、スタート状態が発生したときに
高レベルに転し、休止状態が発生するまでは高レベルに
とどまる。ＴＧＡＴＥは、再開状態が発生したときに再
び高レベルに転じ、ストップ状態が発生するまでは高レ
ベルにとどまる。ＴＣＰ２ ２２の試験回路は、プロ
トコール１命令で説明したように高レベルＴＧＡＴ２人
力に応答する。
ＡＴＥ出力が高レベルにセノトされている間に挿入され
る。ＴＧＡＴＥ出力は、スタート状態が発生したときに
高レベルに転し、休止状態が発生するまでは高レベルに
とどまる。ＴＧＡＴＥは、再開状態が発生したときに再
び高レベルに転じ、ストップ状態が発生するまでは高レ
ベルにとどまる。ＴＣＰ２ ２２の試験回路は、プロ
トコール１命令で説明したように高レベルＴＧＡＴ２人
力に応答する。
この命令は、プロトコール４シーケンス当たり二つの別
様に認定された時間窓に挿入動作が発生し得るところま
で試験データ挿入能力を拡張することを可能にする。
様に認定された時間窓に挿入動作が発生し得るところま
で試験データ挿入能力を拡張することを可能にする。
第Ｉ６図の動的データサンプル命令は、認定されたＣＬ
Ｋ入力時にＤＯ−７人力に現れる入力データをＴＣＲＩ
１２の試験回路内にサンプリングすることを可能に
するものである。この命令は、ブロトコールＩＥＱＭコ
マンドを使って作用する。
Ｋ入力時にＤＯ−７人力に現れる入力データをＴＣＲＩ
１２の試験回路内にサンプリングすることを可能に
するものである。この命令は、ブロトコールＩＥＱＭコ
マンドを使って作用する。
第１６ａ図のプロトコール１の例では、入力データは、
ＥＱＭ３０からのＴＧＡＴＥＺ出力が低レベルである時
にＣ Ｌ Ｋ ’ “Ｃ”の立ち上がりエソジでサン
プリングされる。ＴＧＡＴＥＺ出力は、マルチプレクサ
１４８を介して第９図のＴＣＲ １工２のＢｌ’ 入力
に中継される。動的サンプル動作時番こ、ＡＩ’入力は
マルチプレクサ１４８により高レベルにセントされる。
ＥＱＭ３０からのＴＧＡＴＥＺ出力が低レベルである時
にＣ Ｌ Ｋ ’ “Ｃ”の立ち上がりエソジでサン
プリングされる。ＴＧＡＴＥＺ出力は、マルチプレクサ
１４８を介して第９図のＴＣＲ １工２のＢｌ’ 入力
に中継される。動的サンプル動作時番こ、ＡＩ’入力は
マルチプレクサ１４８により高レベルにセントされる。
ＴＧＡＴＥＺが高レベルである間、ＴＣＲ４ １２内
の試験回路は、表Ｉに示されている様にホールドモード
（ＡＢ一１１）となっている。ＴＧＡＴＥＺが低レヘル
に転じるとき、Ｂ１゜入力は低レベルに転じると共にＴ
ＣＲＩ １２内の試験回路は１サンプルクロソクサイ
クル中ロードモードとされる。サンプルが完成すると（
ＴＧＡＴＥＺが再び高レベルに戻る）、ホールドモード
に再び入る。第１６ｂ図ないし第１６ｄ図に示されてい
るデータサンプル命令について、第２０図と関連させて
以下に説明をする。
の試験回路は、表Ｉに示されている様にホールドモード
（ＡＢ一１１）となっている。ＴＧＡＴＥＺが低レヘル
に転じるとき、Ｂ１゜入力は低レベルに転じると共にＴ
ＣＲＩ １２内の試験回路は１サンプルクロソクサイ
クル中ロードモードとされる。サンプルが完成すると（
ＴＧＡＴＥＺが再び高レベルに戻る）、ホールドモード
に再び入る。第１６ｂ図ないし第１６ｄ図に示されてい
るデータサンプル命令について、第２０図と関連させて
以下に説明をする。
安定したデータサンプリングを行うため、ＥＱＦＩく第
６図参照）のＥＱＣＫは、排他的ＯＲゲートと、ＥＱＭ
制御レジスター８８からのＣ Ｋ Ｐ Ｏ Ｌ，入力の
高レヘル状態とを介して反転される。
６図参照）のＥＱＣＫは、排他的ＯＲゲートと、ＥＱＭ
制御レジスター８８からのＣ Ｋ Ｐ Ｏ Ｌ，入力の
高レヘル状態とを介して反転される。
データがサンプリングされた後、ＴＣＨの人力を調整し
て、サンプリングされたデータを検査のために外ヘシフ
トさせることが出来る。
て、サンプリングされたデータを検査のために外ヘシフ
トさせることが出来る。
動的ＰＳＡ命令は、ＩＣＩＯのＤＯ−７人力に入るデー
タを、第１０図に示されている様にＴＣＲ１及びＴＣＲ
２を組み合わせて使用して、１６ビット符号定数とする
ことを可能にするものである。ＰＳＡ動作は、或る状態
に応して行われる。
タを、第１０図に示されている様にＴＣＲ１及びＴＣＲ
２を組み合わせて使用して、１６ビット符号定数とする
ことを可能にするものである。ＰＳＡ動作は、或る状態
に応して行われる。
この応答は、第１図のＩＣＩＯの出力境界で局所的に発
生する状態であることが出来、また、第５図に示されて
いる或る範囲のＩＣにわたって発生する状態であっても
良い。以下の命令は、改良された試験レジスターが実行
することの出来るＰＳＡ命令の種類を定義する。
生する状態であることが出来、また、第５図に示されて
いる或る範囲のＩＣにわたって発生する状態であっても
良い。以下の命令は、改良された試験レジスターが実行
することの出来るＰＳＡ命令の種類を定義する。
第１７図に示されている単一事象認定ＰＳＡ命令は、Ｅ
ＱＭコントローラ９０への事象入力が高レベルにセット
されている間にＤＯ−７人力に現れる人力データを圧縮
して１６ビント符号定数とすることを可能にするもので
ある。この動作中、ＴＣＲＩ １２とＴＣＲ２ ２２
とは第１０図に示されている様に相互に結合されて１６
ビット符号定数解析レジスターを形威する。この命令は
、プロトコール２ＥＱＭコマンドを使って作用する。
ＱＭコントローラ９０への事象入力が高レベルにセット
されている間にＤＯ−７人力に現れる人力データを圧縮
して１６ビント符号定数とすることを可能にするもので
ある。この動作中、ＴＣＲＩ １２とＴＣＲ２ ２２
とは第１０図に示されている様に相互に結合されて１６
ビット符号定数解析レジスターを形威する。この命令は
、プロトコール２ＥＱＭコマンドを使って作用する。
第１７図のプロトコール２０例では、ＤＯ−７上の人力
データは、ＥＱＭ３０からのＴＧΔＴＥＺ出力が高レベ
ルにセントされている時にＣＬＫ’人力の立ち上がり工
・ノジでサンプリングされる。
データは、ＥＱＭ３０からのＴＧΔＴＥＺ出力が高レベ
ルにセントされている時にＣＬＫ’人力の立ち上がり工
・ノジでサンプリングされる。
ＴＧＡＴＥＺ出力は、動的データサンプル命令で説明し
たように、低レベルである時にはＴＣＲ １ｌ２の試験
回路５４をロードモード（Ａ．Ｂ＝１０）にし、高レベ
ルである時にはホールドモード（ＡＢ＝１．１）にする
。また、ＴＧＡＴＥＺ出力は、ＰＳＡ動作時にＴＣＰ２
２２に人力されて、ＴＧＡＴＥＺが低レベルである
時にはＴＣＲ２？２の試験回路５４をシフトモード（Ａ
Ｂ＝００＞にし、ＴＧＡＴＥＺが高レヘルである時には
ホールドモード（ＡＢ＝１１）にする。ＴＧＡＴＥＺが
低レベルである時にＴＣＲＩ １２をロードさせ且つ
ＴＣＲ２ ２２をシフトさせることにより、事象入力
が高論理レベルにセットされている時にＤｏ−７人カデ
ータを圧縮して１６ビノｌ■の、符号定数とすることが
出来る。
たように、低レベルである時にはＴＣＲ １ｌ２の試験
回路５４をロードモード（Ａ．Ｂ＝１０）にし、高レベ
ルである時にはホールドモード（ＡＢ＝１．１）にする
。また、ＴＧＡＴＥＺ出力は、ＰＳＡ動作時にＴＣＰ２
２２に人力されて、ＴＧＡＴＥＺが低レベルである
時にはＴＣＲ２？２の試験回路５４をシフトモード（Ａ
Ｂ＝００＞にし、ＴＧＡＴＥＺが高レヘルである時には
ホールドモード（ＡＢ＝１１）にする。ＴＧＡＴＥＺが
低レベルである時にＴＣＲＩ １２をロードさせ且つ
ＴＣＲ２ ２２をシフトさせることにより、事象入力
が高論理レベルにセットされている時にＤｏ−７人カデ
ータを圧縮して１６ビノｌ■の、符号定数とすることが
出来る。
ＥＱＭ３０からのＴＧＡＴＥ出力ぱ、ＰＳＡ又はザンブ
ル試験時にはＴＣＲ２ ２２のＤＭＸ人力から切り離
されるので、ＴＣＰに対しては何の効果を持たない。符
号定数が取られた後、ＴＣＩ？の入力を調整して、該符
号定数を検査のためにＩＣ１ｏから外ヘシフトさせるこ
とが出来る。
ル試験時にはＴＣＲ２ ２２のＤＭＸ人力から切り離
されるので、ＴＣＰに対しては何の効果を持たない。符
号定数が取られた後、ＴＣＩ？の入力を調整して、該符
号定数を検査のためにＩＣ１ｏから外ヘシフトさせるこ
とが出来る。
この命令は、ＩＣＩＯを流れるデータの流れを圧縮する
のに役立つ。何時データを圧縮するべきかの制御は、Ｅ
ＱＩＮ入力又は内部ＣＴＥＲＭ人力を介してＥＱＭ３０
へ入力される。
のに役立つ。何時データを圧縮するべきかの制御は、Ｅ
ＱＩＮ入力又は内部ＣＴＥＲＭ人力を介してＥＱＭ３０
へ入力される。
第１８図に示されているスタート／ストップ・ＰＳＡ命
令は、Ｄｏ−７人力に現れる入力データを、スター１・
状態及びストソブ状態との間の期間にわたって圧縮し，
て１６ビット符号定数とすることを可能にするものであ
る。この動作中、Ｔ Ｃ Ｒ１ １２及びＴＣＲ２
２２は第ＪＯ図に示されている様に相互に結合されて１
６ビ・７ト符号定数Ｍ析レジスターを形或する。この命
令は、ブｌｍ ｌ−コール３ＥＱＭコマンドを使って作
用する。第１８図のブロト・コール３の例では、ＤＯ−
７上の入力データは、ＥＱＭ３０からのＴＧＡＴＥＺ出
力が低レベルにセットされている時にＣ Ｌ Ｋ ’
入力の立ち上がりエソジでサンプリングされる６ＴＧＡ
ＴＥＺ出力は、動的データサンプル命令で説明したよう
に、ＴＣＲＩ １２の試験回路５４を、低レベルであ
る時にはロードモード（ＡＢ＝１０）とし、高レベルで
ある時にはホールドモード（ＡＢ冨１１）とする．また
、ＴＧＡＴＥＺ出力は、ＰＳＡ動作時にＴＣＰ２ ２
２に入力されて、ＴＣＲ２ ２２の試験回路５４を、
ＴＧＡＴＥＺが低レベルである時にはシフトモード（Ａ
Ｂ＝００）とし、ＴＧＡＴＥＺが高レベルである時には
ホールドモード（ＡＢ＝１１）とする。ＴＧＡＴＥＺが
低レベルに転じる時にＴＣＲＩ １２をロードさせる
と共にＴＣＲ２ ２２をシフトさせることにより、認
定されたスタート状態及びストソプ状態にわたってＤＯ
−７人カデータを圧縮して１６ビット符号定数とするこ
とが出来る。
令は、Ｄｏ−７人力に現れる入力データを、スター１・
状態及びストソブ状態との間の期間にわたって圧縮し，
て１６ビット符号定数とすることを可能にするものであ
る。この動作中、Ｔ Ｃ Ｒ１ １２及びＴＣＲ２
２２は第ＪＯ図に示されている様に相互に結合されて１
６ビ・７ト符号定数Ｍ析レジスターを形或する。この命
令は、ブｌｍ ｌ−コール３ＥＱＭコマンドを使って作
用する。第１８図のブロト・コール３の例では、ＤＯ−
７上の入力データは、ＥＱＭ３０からのＴＧＡＴＥＺ出
力が低レベルにセットされている時にＣ Ｌ Ｋ ’
入力の立ち上がりエソジでサンプリングされる６ＴＧＡ
ＴＥＺ出力は、動的データサンプル命令で説明したよう
に、ＴＣＲＩ １２の試験回路５４を、低レベルであ
る時にはロードモード（ＡＢ＝１０）とし、高レベルで
ある時にはホールドモード（ＡＢ冨１１）とする．また
、ＴＧＡＴＥＺ出力は、ＰＳＡ動作時にＴＣＰ２ ２
２に入力されて、ＴＣＲ２ ２２の試験回路５４を、
ＴＧＡＴＥＺが低レベルである時にはシフトモード（Ａ
Ｂ＝００）とし、ＴＧＡＴＥＺが高レベルである時には
ホールドモード（ＡＢ＝１１）とする。ＴＧＡＴＥＺが
低レベルに転じる時にＴＣＲＩ １２をロードさせる
と共にＴＣＲ２ ２２をシフトさせることにより、認
定されたスタート状態及びストソプ状態にわたってＤＯ
−７人カデータを圧縮して１６ビット符号定数とするこ
とが出来る。
ＰＳＡ又はサンプル試験時には、ＥＱＭ３０からのＴＧ
ＡＴＥ出力はＴＣＲ２ ２２のＤＭＸ’入力から切り
離されるので、ＴＣＰに対して何の効果も持たない。符
号定数が取られた後、ＴＣＰの人力を調整して、それを
検査のためにＩＣＩＯから外ヘシフトさせることが出来
る。
ＡＴＥ出力はＴＣＲ２ ２２のＤＭＸ’入力から切り
離されるので、ＴＣＰに対して何の効果も持たない。符
号定数が取られた後、ＴＣＰの人力を調整して、それを
検査のためにＩＣＩＯから外ヘシフトさせることが出来
る。
この命令は、スタート／ストップ範囲にわたってＩＣＩ
Ｏを流れるデータの流れを圧縮するのに役立つ。
Ｏを流れるデータの流れを圧縮するのに役立つ。
第１９図に示されているスタート／休止／再開／ストッ
プ・ＰＳＡ命令は、ＤＯ−７人力に現れる入力データを
、スタート状態及び休止状態間の期間にわたって、次に
再び再開状態及びストップ状態間の期間にわたって圧縮
して１６ビット符号定数とすることを可能にするもので
ある。この命令は、第１９図に示されているプロトコー
ル４命令を使って作動する。プロトコール４の例では、
Ｄｏ−７上の入力データは、ＴＧＡＴＥＺが低レベルで
ある時にサンプリングされる．ＴＧＡＴＥＺ出力は、ス
タート状態が発生するときに低レベルとなり、休止状態
が発生するまでは低レベルにとどまる．ＴＧＡＴＥＺは
、再開状態が発生したときに再び低レベルに転じ、スト
ップ状態が発生するまでは低レベルにとどまる。ＥＱＭ
３０からのＴＣＲＡＴＥＺ出力は、ＴＣＲＩ １２及
びＴＣＲ ２２２を、スタート／ストップ・ＰＳＡ動作
で説明した様に作動させるために使われる。符号定数が
取られた後、ＴＣＰの入力を調整して、該符号定数を検
査のためにＩＣＩＯから外ヘシフトさせることが出来る
。
プ・ＰＳＡ命令は、ＤＯ−７人力に現れる入力データを
、スタート状態及び休止状態間の期間にわたって、次に
再び再開状態及びストップ状態間の期間にわたって圧縮
して１６ビット符号定数とすることを可能にするもので
ある。この命令は、第１９図に示されているプロトコー
ル４命令を使って作動する。プロトコール４の例では、
Ｄｏ−７上の入力データは、ＴＧＡＴＥＺが低レベルで
ある時にサンプリングされる．ＴＧＡＴＥＺ出力は、ス
タート状態が発生するときに低レベルとなり、休止状態
が発生するまでは低レベルにとどまる．ＴＧＡＴＥＺは
、再開状態が発生したときに再び低レベルに転じ、スト
ップ状態が発生するまでは低レベルにとどまる。ＥＱＭ
３０からのＴＣＲＡＴＥＺ出力は、ＴＣＲＩ １２及
びＴＣＲ ２２２を、スタート／ストップ・ＰＳＡ動作
で説明した様に作動させるために使われる。符号定数が
取られた後、ＴＣＰの入力を調整して、該符号定数を検
査のためにＩＣＩＯから外ヘシフトさせることが出来る
。
この命令は、スタート／休止／再開／ストップ範囲にわ
たってＩＣＩＯを流通するデータの慣れを圧縮するのに
役立つ。
たってＩＣＩＯを流通するデータの慣れを圧縮するのに
役立つ。
た ー゛− サンプル び
動的試験データサンプリング中にサンプリングされる試
験データの数と、動的試験データ挿入動作中に挿入され
る試験パターンの数とを増やすために、試験パターンメ
モリーバソファーを第１図のアーキテクチャに包含させ
ることが出来る。メモリーバソファ−１６４への入力は
、ＴＣＲ１ｌ２の出力に接続され、メモリーバソファ−
１６４の出力は、マルチプレクサ１６６を介してＴＣＲ
２ ２２の入力に接続されている。直列走査経路は、メ
モリーバソファ−１６４を通過し、直列試験インターフ
ェースを介して該メモリー〇ローディング及びアンロー
ディングを可能にする。メモリーバソファ−１６４は、
事象認定試験時にＥＱＭ出力バスから制御人力を受信す
る。メモリーバッファ−１６４は入力制御回路１６８を
包含しており、この回路は、ＥＱＭ制御人力に応答して
、試験データサンプル動作中にＤｏ−７に到来するデー
タを格納することを可能にする。メモリーバソファ−１
６４は、出力制御回路１７０も包含しており、この回路
は、Ｅ Ｑ Ｍ １１御入力に応答して、試験データ挿
入動作時にマルチプレクサ１６６を介してＱＯ−７上の
格納されている試験データを出力することを可能にする
。メモリーバッファ−１６４は、書込み又は読出動作後
に次の記憶場所にアクセスするための内部アドレス指定
論理を持っている。
験データの数と、動的試験データ挿入動作中に挿入され
る試験パターンの数とを増やすために、試験パターンメ
モリーバソファーを第１図のアーキテクチャに包含させ
ることが出来る。メモリーバソファ−１６４への入力は
、ＴＣＲ１ｌ２の出力に接続され、メモリーバソファ−
１６４の出力は、マルチプレクサ１６６を介してＴＣＲ
２ ２２の入力に接続されている。直列走査経路は、メ
モリーバソファ−１６４を通過し、直列試験インターフ
ェースを介して該メモリー〇ローディング及びアンロー
ディングを可能にする。メモリーバソファ−１６４は、
事象認定試験時にＥＱＭ出力バスから制御人力を受信す
る。メモリーバッファ−１６４は入力制御回路１６８を
包含しており、この回路は、ＥＱＭ制御人力に応答して
、試験データサンプル動作中にＤｏ−７に到来するデー
タを格納することを可能にする。メモリーバソファ−１
６４は、出力制御回路１７０も包含しており、この回路
は、Ｅ Ｑ Ｍ １１御入力に応答して、試験データ挿
入動作時にマルチプレクサ１６６を介してＱＯ−７上の
格納されている試験データを出力することを可能にする
。メモリーバッファ−１６４は、書込み又は読出動作後
に次の記憶場所にアクセスするための内部アドレス指定
論理を持っている。
バ・フ ー − デー サンプリングメモリーバソフ
ァ−１６４は２個以上の入来データ人力を格納出来るの
で、データサンプリングのために他のプロトコール（２
、３及び４）を使うことが出来る。以下は、事象認定デ
ータサンプル動作時に複数のパターンを該メモリーパソ
ファーに格納するために他の各プロトコールがどの様に
使用されるかを説明するものである。入来するデータパ
ターンを格納するために一つのプロトコールを利用した
後、走査動作により、格納されているパターンを該メモ
リーバソファーから除去することが出来る。
ァ−１６４は２個以上の入来データ人力を格納出来るの
で、データサンプリングのために他のプロトコール（２
、３及び４）を使うことが出来る。以下は、事象認定デ
ータサンプル動作時に複数のパターンを該メモリーパソ
ファーに格納するために他の各プロトコールがどの様に
使用されるかを説明するものである。入来するデータパ
ターンを格納するために一つのプロトコールを利用した
後、走査動作により、格納されているパターンを該メモ
リーバソファーから除去することが出来る。
試験中に複数のデータパターンを格納し得ることの利点
は、回路中の１個以上の素子の機能動作の観察を付加的
に可能にすることにある。
は、回路中の１個以上の素子の機能動作の観察を付加的
に可能にすることにある。
プロトコール２命令時には、ＥＱＭコントローラ９０へ
の事象人力が第１６ｂ図のタイミング波形図に示されて
いる様に高レベルにセントされている間は第２０図のｒ
ｃ１０に入る通常のシステムデータはメモリーバソファ
−１６４に格納される。入来するデータは、ＴＧＡＴＥ
Ｚ信号が低レベルである間はＣＬＫ’ 入力の各高レベ
ルパルス時にメモリーバソファ−１６４に格納される。
の事象人力が第１６ｂ図のタイミング波形図に示されて
いる様に高レベルにセントされている間は第２０図のｒ
ｃ１０に入る通常のシステムデータはメモリーバソファ
−１６４に格納される。入来するデータは、ＴＧＡＴＥ
Ｚ信号が低レベルである間はＣＬＫ’ 入力の各高レベ
ルパルス時にメモリーバソファ−１６４に格納される。
メモリーバッファ−１６４の内部アドレス指定論理は、
データが現在の記憶場所に書き込まれた後、次の記憶場
所にインクリメントする。
データが現在の記憶場所に書き込まれた後、次の記憶場
所にインクリメントする。
プロトコール３命令時には、第２０図のＩＣＩＯに入る
通常のシステムデータは、第１６ｃ図のタイミング波形
図に示されているスタート事象人力及びストップ事象入
力により決定される、認定された時間にわたってメモリ
ーバソファ−１６４に格納される。入来するデータは、
ＴＧＡＴＥＺ入力が低レベルである間はＣＬＫ’ 入力
の各高レベルパルス時にメモリーバッファ−１６４に格
納される。メモリーバッファ−１６４のアドレス指定論
理は、データが現在の記憶場所に書き込まれた後、次の
記憶場所にインクリメントする。
通常のシステムデータは、第１６ｃ図のタイミング波形
図に示されているスタート事象人力及びストップ事象入
力により決定される、認定された時間にわたってメモリ
ーバソファ−１６４に格納される。入来するデータは、
ＴＧＡＴＥＺ入力が低レベルである間はＣＬＫ’ 入力
の各高レベルパルス時にメモリーバッファ−１６４に格
納される。メモリーバッファ−１６４のアドレス指定論
理は、データが現在の記憶場所に書き込まれた後、次の
記憶場所にインクリメントする。
プロトコール４命令時には、第２０図のＩＣＩＯに入る
通常のシステムデータは、第１６ｄ図のタイミング波形
に示されているスター１一事象人力及びストップ事象入
力により決定される、認定された期間にわたってメモリ
ーバソファ−１６４に格納される。入来するデータは、
ＴＧＡＴＥＺ人力が低レベルである間にＣＬＫ”入力の
各高レヘルバルス時にメモリーバソファ−１６４に格納
される。このプロトコールは休止状態及び再開状態を含
んでいるので、データサンプル動作を一時的に休土させ
、その後に再開させることにより、入来するデータパタ
ーンの不要な部分を省略することが可能となる。メモリ
ーバソファ−１６４のアドレス指定論理は、データが現
在の記憶場所に書き込まれた後に次の記憶場所にインク
リメントする。
通常のシステムデータは、第１６ｄ図のタイミング波形
に示されているスター１一事象人力及びストップ事象入
力により決定される、認定された期間にわたってメモリ
ーバソファ−１６４に格納される。入来するデータは、
ＴＧＡＴＥＺ人力が低レベルである間にＣＬＫ”入力の
各高レヘルバルス時にメモリーバソファ−１６４に格納
される。このプロトコールは休止状態及び再開状態を含
んでいるので、データサンプル動作を一時的に休土させ
、その後に再開させることにより、入来するデータパタ
ーンの不要な部分を省略することが可能となる。メモリ
ーバソファ−１６４のアドレス指定論理は、データが現
在の記憶場所に書き込まれた後に次の記憶場所にインク
リメントする。
バソフ ー き− データ
メモリーバッファ−１６４は複数の試験データパターン
を格納出来るので、第１２図ないし第１５図と関連して
説明した動的試験データ挿入動作を使って一連の試験パ
ターンをＱＯ−７出力バス上に挿入することが出来る。
を格納出来るので、第１２図ないし第１５図と関連して
説明した動的試験データ挿入動作を使って一連の試験パ
ターンをＱＯ−７出力バス上に挿入することが出来る。
以下は、動的試験データ挿入動作時にＱＯ−７出力バス
上に複数の試験パターンを挿入するためにプロトコール
（２、３及び４）の各々をどの様に使うかを説明するも
のである。挿入試験動作を実行する前に、メモリーバッ
ファ−１６４には、挿入されるべき所望の試験パターン
がロードされる。
上に複数の試験パターンを挿入するためにプロトコール
（２、３及び４）の各々をどの様に使うかを説明するも
のである。挿入試験動作を実行する前に、メモリーバッ
ファ−１６４には、挿入されるべき所望の試験パターン
がロードされる。
バソファ一付き試験データ挿入時には、ＥＱＭ３０は制
１卸をマルチプレクサ１６６に出力して、メモリーバソ
ファーからの試験データをＴＣＲ２２２を介してｒｃｉ
ｏのＱＯ−７出力へ出力させる。試験パターンがメモリ
ーバソファ−１６４から挿入されている間、ＴＣＲ２
２２の試験回路５４はマルチブレクサ１６６の入力と
ＩＣＩＯのＱＯ−７出力との間の接続を維持しなければ
ならない。この接続を達成する制御回路３００が第２１
図に示されている。
１卸をマルチプレクサ１６６に出力して、メモリーバソ
ファーからの試験データをＴＣＲ２２２を介してｒｃｉ
ｏのＱＯ−７出力へ出力させる。試験パターンがメモリ
ーバソファ−１６４から挿入されている間、ＴＣＲ２
２２の試験回路５４はマルチブレクサ１６６の入力と
ＩＣＩＯのＱＯ−７出力との間の接続を維持しなければ
ならない。この接続を達成する制御回路３００が第２１
図に示されている。
第２１図の制御回路３００は、ＥＱＭ３０からのＴＧＡ
ＴＥ出力をマルチブレクサ１６６又はＴＣＲ２ ２２
内の試験回路５４に入力することを可能にする。制御回
路３００は、２個のＡ． Ｎ Ｄゲート３０１及び３０
２と、１個のインバータ３０３とから成る。ＡＮＤゲー
ト３０１は、ＢＱＭ３０からのＴ Ｇ Ａ ＴＥ信号と
、Ｉ Ｒ． Ｂ Ｇ ３ ４からのＭＥＭＳＥＬ信号と
に接続された人力を有し、マルチプレクサ１６６への制
御入力に接続されている。
ＴＥ出力をマルチブレクサ１６６又はＴＣＲ２ ２２
内の試験回路５４に入力することを可能にする。制御回
路３００は、２個のＡ． Ｎ Ｄゲート３０１及び３０
２と、１個のインバータ３０３とから成る。ＡＮＤゲー
ト３０１は、ＢＱＭ３０からのＴ Ｇ Ａ ＴＥ信号と
、Ｉ Ｒ． Ｂ Ｇ ３ ４からのＭＥＭＳＥＬ信号と
に接続された人力を有し、マルチプレクサ１６６への制
御入力に接続されている。
ＡＮＤゲート３０２の入力は、Ｔ Ｇ Ａ． Ｔ Ｅ信
号に接続されると共に、インバータ３０３を通してＭＥ
ＭＳＥ．Ｌ信号に接続されている。Ａ Ｎ’ Ｄゲート
３０２の出力はマルチブレクサ１４２に接続されている
，ＴＣＲ２ ２２の試験回路からデータが挿入される
べき時には、制御回路は、Ａ． Ｎ Ｄゲート３０１の
出力を低レベルにしつつＴ Ｇ Ａ． Ｔ Ｅ入力がＡ
ＮＤゲート３０２の出力へ通過することを可能にする様
にＩＲＥＧ３４ （ＭＥＭＳＥＬ）によりセットされる
。メモリーバソファ−１６４の出力からデータが挿入さ
れるべき時には、ＩＲＥＧ３４からの制御入力（ＭＥＭ
ＳＥＬ）は、ＡＮＤゲート３０２の出力を低レベルにし
つつＴＧＡＴＥ入力がＡＮＤゲート３０１の出力へ通過
することを可能にする様にセソトされる。Ａ． Ｎ Ｄ
ゲート３０２の出力が低レベルにセットされている間は
、Ｔ’ＣＲ２ ２２の試験回路５４は、マルチブレク
サ１６６からの試験データ出力がＩＣＩＯのＱＯ−７出
力上に出力されることを可能にする。
号に接続されると共に、インバータ３０３を通してＭＥ
ＭＳＥ．Ｌ信号に接続されている。Ａ Ｎ’ Ｄゲート
３０２の出力はマルチブレクサ１４２に接続されている
，ＴＣＲ２ ２２の試験回路からデータが挿入される
べき時には、制御回路は、Ａ． Ｎ Ｄゲート３０１の
出力を低レベルにしつつＴ Ｇ Ａ． Ｔ Ｅ入力がＡ
ＮＤゲート３０２の出力へ通過することを可能にする様
にＩＲＥＧ３４ （ＭＥＭＳＥＬ）によりセットされる
。メモリーバソファ−１６４の出力からデータが挿入さ
れるべき時には、ＩＲＥＧ３４からの制御入力（ＭＥＭ
ＳＥＬ）は、ＡＮＤゲート３０２の出力を低レベルにし
つつＴＧＡＴＥ入力がＡＮＤゲート３０１の出力へ通過
することを可能にする様にセソトされる。Ａ． Ｎ Ｄ
ゲート３０２の出力が低レベルにセットされている間は
、Ｔ’ＣＲ２ ２２の試験回路５４は、マルチブレク
サ１６６からの試験データ出力がＩＣＩＯのＱＯ−７出
力上に出力されることを可能にする。
試験時に複数の試験パターンをＱＯ−７出力バス上に挿
入する能力は、回路中の少なくとも１個の素子における
付加的な動的試験制御能力を提供するという利点をもた
らす。
入する能力は、回路中の少なくとも１個の素子における
付加的な動的試験制御能力を提供するという利点をもた
らす。
プロトコール２命令時には、格納されている試験データ
を、メモリーバソファー出力から第２０図のＩＣＬＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１３図のタイ逅ング波形図に示されている様に
、ＥＱＭコントローラ９０への事象入力が高レベルにセ
ットされている間に挿入される。挿入されるべきデータ
は、ＴＧＡＴＥ信号が高レベルである間、メモリーバソ
ファー出力から利用し得る様にされる。メモリーバッフ
ァ−１６４内のアドレス指定論理は、ＣＬＫ゜入力の立
ち上がりエソジで、格納されている試験データにアクセ
スし出力する。
を、メモリーバソファー出力から第２０図のＩＣＬＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１３図のタイ逅ング波形図に示されている様に
、ＥＱＭコントローラ９０への事象入力が高レベルにセ
ットされている間に挿入される。挿入されるべきデータ
は、ＴＧＡＴＥ信号が高レベルである間、メモリーバソ
ファー出力から利用し得る様にされる。メモリーバッフ
ァ−１６４内のアドレス指定論理は、ＣＬＫ゜入力の立
ち上がりエソジで、格納されている試験データにアクセ
スし出力する。
プロトコール３命令時には、格納されている試験データ
を、メモリーバッファ一出力から第２０図のＩＣＩＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１４図のタイミング波形に示されているスター
ｌ・事象入力及びストップ事象入力により決定される、
認定された時間にわたって挿入される。挿入されるべき
データは、ＴＧＡＴＥ信号が高レベルである間、メモリ
ーバッファ一出力から利用可能とされる。メモリーバッ
ファ一内のアドレス指定論理は、ＣＬＫ’ 入力の立ち
上がりエッジで、格納されているデータにアクセスし出
力する。
を、メモリーバッファ一出力から第２０図のＩＣＩＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１４図のタイミング波形に示されているスター
ｌ・事象入力及びストップ事象入力により決定される、
認定された時間にわたって挿入される。挿入されるべき
データは、ＴＧＡＴＥ信号が高レベルである間、メモリ
ーバッファ一出力から利用可能とされる。メモリーバッ
ファ一内のアドレス指定論理は、ＣＬＫ’ 入力の立ち
上がりエッジで、格納されているデータにアクセスし出
力する。
プロトコール４命令時には、格納されている試験データ
を、メモリーバッファ一出力から第２０図のＩＣＩＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１５図のタイミング波形に示されているスター
ト事象人力及びストップ事象入力により決定される、認
定された時間にわたって挿入することが出来る。挿入さ
れるべきデータは、ＴＧＡＴＥ信号が高レベルである間
、メモリーバソファー出力から利用可能とされる。
を、メモリーバッファ一出力から第２０図のＩＣＩＯの
ＱＯ−７出力バス上に挿入することが出来る。試験デー
タは、第１５図のタイミング波形に示されているスター
ト事象人力及びストップ事象入力により決定される、認
定された時間にわたって挿入することが出来る。挿入さ
れるべきデータは、ＴＧＡＴＥ信号が高レベルである間
、メモリーバソファー出力から利用可能とされる。
メモリーバッファ一内のアドレス指定論理は、ＣＬＫ”
入力の立ち上がりエソジで、格納されている試験データ
にアクセスし出力する。このプロトコールは休止状態及
び再開状態を含むので、所望の期間に限って試験データ
の挿入を許すためにデータ挿入動作を一時的に休止させ
、その後に再開させることが出来る。試験データ挿入動
作が中断されている時には、通常のシステムデータが出
力される。
入力の立ち上がりエソジで、格納されている試験データ
にアクセスし出力する。このプロトコールは休止状態及
び再開状態を含むので、所望の期間に限って試験データ
の挿入を許すためにデータ挿入動作を一時的に休止させ
、その後に再開させることが出来る。試験データ挿入動
作が中断されている時には、通常のシステムデータが出
力される。
ＴＣＲ２ ” た″ バ ーンの更に別の種
類の試験データ挿入能力を提供するために、ＴＣＲ２
２２の試験回路５４をパターン生或モードで作動させ
ることが出来る。パターン生成モードでは、トグル、擬
似ランダム、又は二進カウント・アップ／ダウン・パタ
ーンの形の試験パターンを出力する様にＴＣＲ２ ２
２を構或することが出来る。これらのパターン生或能力
は、前記の米国特許出願第２４１，４３９号に記載され
ている。ＥＱＭを使って、ＴＣＰ２内の試験回路を装置
の通常作動時に作動可能にして、ＱＯ−７出力バス上に
挿入されるべき試験パターンを生戒させることが出来る
。
類の試験データ挿入能力を提供するために、ＴＣＲ２
２２の試験回路５４をパターン生或モードで作動させ
ることが出来る。パターン生成モードでは、トグル、擬
似ランダム、又は二進カウント・アップ／ダウン・パタ
ーンの形の試験パターンを出力する様にＴＣＲ２ ２
２を構或することが出来る。これらのパターン生或能力
は、前記の米国特許出願第２４１，４３９号に記載され
ている。ＥＱＭを使って、ＴＣＰ２内の試験回路を装置
の通常作動時に作動可能にして、ＱＯ−７出力バス上に
挿入されるべき試験パターンを生戒させることが出来る
。
プロトコール２命令時には、ＴＣＲ２ ２２内の試験
回路５４をＥＱＭコントローラ９０により作動可能にし
て、試験パターンを生威させ、これを第１図及び第２０
図のＩＣＩＯのＱＯ−７出力バス上に挿入させることが
出来る。生戒された試験パターンは、第１３図のタイ累
ング波形に示されている様にＥＱＭコントローラへの事
象入力が高レベルにセットされている間に挿入される。
回路５４をＥＱＭコントローラ９０により作動可能にし
て、試験パターンを生威させ、これを第１図及び第２０
図のＩＣＩＯのＱＯ−７出力バス上に挿入させることが
出来る。生戒された試験パターンは、第１３図のタイ累
ング波形に示されている様にＥＱＭコントローラへの事
象入力が高レベルにセットされている間に挿入される。
挿入されるべきデータは、ＴＧＡＴＥ信号が高レヘルで
ある間、ＴＣＰ２ ２２の出力から利用可能とされる
。ＴＣＲ２ ２２は、ＣＬＫ’入力の立ち上がりエッ
ジでデータパターンを生威し出力する。
ある間、ＴＣＰ２ ２２の出力から利用可能とされる
。ＴＣＲ２ ２２は、ＣＬＫ’入力の立ち上がりエッ
ジでデータパターンを生威し出力する。
プロトコール３命令時には、ＴＣＲ２ ２２内の試験
回路をＥＱＭコントローラ９０で作動させて、試験パタ
ーンを生成させ、これを第１図及び第２０図のｒｃｉｏ
のＱＯ−７出力バス上に挿入させることが出来る。この
生成された試験パターンは、第１４図のタイミング波形
に示されているスタート事象入力及びストソプ事象入力
により決定される、認定された時間にわたって挿入され
る。
回路をＥＱＭコントローラ９０で作動させて、試験パタ
ーンを生成させ、これを第１図及び第２０図のｒｃｉｏ
のＱＯ−７出力バス上に挿入させることが出来る。この
生成された試験パターンは、第１４図のタイミング波形
に示されているスタート事象入力及びストソプ事象入力
により決定される、認定された時間にわたって挿入され
る。
挿入されるべきデータは、ＴＧＡＴＥ信号が高レベルで
ある間、ＴＣＰ２ ２２の出力から利用可能とされる
。ＴＣＲ２ ２２は、ＣＬＫ’入力の立ち上がりエソ
ジで試験データパターンを生威し出力する。
ある間、ＴＣＰ２ ２２の出力から利用可能とされる
。ＴＣＲ２ ２２は、ＣＬＫ’入力の立ち上がりエソ
ジで試験データパターンを生威し出力する。
プロトコール４の場合には、ＴＣＲＺ内の試験回路をＥ
ＱＭコン１・ローラで作動させて試験パターンを生威さ
せ、これを第１図及び第１５図のＩＣ１０のＱＯ−７出
力バス上に挿入させることが出来る。この生成された試
験パターンは、第１５図のタイミング波形に示されてい
るスタート事象入力及びストップ事象入力により決定さ
れる、認定された時間にわたって挿入される。挿入され
るべきデータは、ＴＧＡＴＥ信号が高レベルである間、
ＴＣＲ２の出力から利用可能とされる。このプロトコー
ルは休止状態及び再開状態を含むので、試験データ生成
及び挿入動作を一時的に休止させ、その後に再開させる
ことにより、所望の期間に限って試験データを挿入する
ことが出来る。通常のシステムデータは、試験データ挿
入動作が中断されているときに出力される。
ＱＭコン１・ローラで作動させて試験パターンを生威さ
せ、これを第１図及び第１５図のＩＣ１０のＱＯ−７出
力バス上に挿入させることが出来る。この生成された試
験パターンは、第１５図のタイミング波形に示されてい
るスタート事象入力及びストップ事象入力により決定さ
れる、認定された時間にわたって挿入される。挿入され
るべきデータは、ＴＧＡＴＥ信号が高レベルである間、
ＴＣＲ２の出力から利用可能とされる。このプロトコー
ルは休止状態及び再開状態を含むので、試験データ生成
及び挿入動作を一時的に休止させ、その後に再開させる
ことにより、所望の期間に限って試験データを挿入する
ことが出来る。通常のシステムデータは、試験データ挿
入動作が中断されているときに出力される。
本発明を詳しく説明したが、特許請求の範囲の欄におい
て定義された本発明の範囲を逸脱することなく色々な変
更、置換、修正が可能であることが理解されなければな
らない。
て定義された本発明の範囲を逸脱することなく色々な変
更、置換、修正が可能であることが理解されなければな
らない。
更に、以下の事項を開示する。
（１）集積回路と関連させて用いる試験アーキテクチャ
であって、 入来するデータを受信する入力回路と、該集積回路から
データを出力するための出力回路と、 前記人力回路と前記出力回路との間に接続され、所望の
機能を前記の入来データに対して行う論理回路と、 前記人力回路及び前記出力回路に接続され、該集積回路
が機能するモードである時に所定の状態に応してデータ
を格納する試験回路とから成ることを特徴とする試験ア
ーキテクチャ。
であって、 入来するデータを受信する入力回路と、該集積回路から
データを出力するための出力回路と、 前記人力回路と前記出力回路との間に接続され、所望の
機能を前記の入来データに対して行う論理回路と、 前記人力回路及び前記出力回路に接続され、該集積回路
が機能するモードである時に所定の状態に応してデータ
を格納する試験回路とから成ることを特徴とする試験ア
ーキテクチャ。
（２）前記試験回路は、
前記入力回路に接続された人力試験回路と、前記出力回
路に接続された出力試験回路と、前記人力試験回路及び
前記出力試験回路に接続され、前記所定状態が発生した
ときを示す事象認定回路とから成ることを特徴とする前
記１項に記載の試験アーキテクチャ。
路に接続された出力試験回路と、前記人力試験回路及び
前記出力試験回路に接続され、前記所定状態が発生した
ときを示す事象認定回路とから成ることを特徴とする前
記１項に記載の試験アーキテクチャ。
（３）前記の楕納されたデータを前記出力回路とは別に
該集積回路から、前記出力回路経由の通常のデータの流
れが中断されないように、転送するための走査経路回路
を更に有することを特徴とする前記｛項に記載の試験ア
ーキテクチャ。
該集積回路から、前記出力回路経由の通常のデータの流
れが中断されないように、転送するための走査経路回路
を更に有することを特徴とする前記｛項に記載の試験ア
ーキテクチャ。
（４）集積回路に使用される境界試験アーキテクチャで
あって、 入来するデータを受信する入力回路と、該集積回路から
データを出力する出力回路と、前記入力回路及び前記出
力回路の間に接続されて、前記の入来するデータに幻し
て所望の機能を行う論理回路と、 前記出力回路に接続され、該集積回路が動作モードであ
る時に所定の状態に応して、該集積回路から出力される
べき試験データを挿入する試験回路とから成ることを特
徴とする境界試験アーキテクチャ。
あって、 入来するデータを受信する入力回路と、該集積回路から
データを出力する出力回路と、前記入力回路及び前記出
力回路の間に接続されて、前記の入来するデータに幻し
て所望の機能を行う論理回路と、 前記出力回路に接続され、該集積回路が動作モードであ
る時に所定の状態に応して、該集積回路から出力される
べき試験データを挿入する試験回路とから成ることを特
徴とする境界試験アーキテクチャ。
（５）前記試験回路は、
前記人力回路に接続された入力試験回路と、前記出力回
路に接続された出力試験回路と、前記入力試験回路及び
前記出力試験回路に接続され、前記所定状態が発生した
ときを示す事象認定回路とから成ることを特徴とする前
記４項に記載の試験アーキテクチャ，． （６）前記出力回路経由の通常のデータの流れを中断さ
せずに、挿入されるべき前記データを前記出力試験回路
にロードし得る様に前記出力回路とは別の走査経路回路
を更に有することを特徴とする前記４項に記載の試験ア
ーキテクチャ。
路に接続された出力試験回路と、前記入力試験回路及び
前記出力試験回路に接続され、前記所定状態が発生した
ときを示す事象認定回路とから成ることを特徴とする前
記４項に記載の試験アーキテクチャ，． （６）前記出力回路経由の通常のデータの流れを中断さ
せずに、挿入されるべき前記データを前記出力試験回路
にロードし得る様に前記出力回路とは別の走査経路回路
を更に有することを特徴とする前記４項に記載の試験ア
ーキテクチャ。
（７）集積回路を試験する方法であって、入来するデー
タを受信し、 前記の入来データに対して所望の機能を行い、前記の機
能が行われたデータを出力し、所定の状態の発生を検出
し、 該集積回路が機能するモードである時に前記の所定状態
に応して入力データを処理するステップから成ることを
特徴とする方法。
タを受信し、 前記の入来データに対して所望の機能を行い、前記の機
能が行われたデータを出力し、所定の状態の発生を検出
し、 該集積回路が機能するモードである時に前記の所定状態
に応して入力データを処理するステップから成ることを
特徴とする方法。
（８）集積回路を試験する方法であって、入来するデー
タを受信し、 前記の入来データに対して所望の機能を行い、所定状態
の発生を検出し、 該所定状態の検出に応じて該集積回路から試験データを
出力するステップから成ることを特徴とする方法。
タを受信し、 前記の入来データに対して所望の機能を行い、所定状態
の発生を検出し、 該所定状態の検出に応じて該集積回路から試験データを
出力するステップから成ることを特徴とする方法。
（９）集積回路を試験する方法であって、第１信号を検
出して、試験動作が弄望されているか否かを判定し、 前記第１信号に応して、所望のプロトコールを表す第２
信号を検出し、 前記の所望のプロトコールを使って試験動作を行うステ
ップから成ることを特徴とする方法。
出して、試験動作が弄望されているか否かを判定し、 前記第１信号に応して、所望のプロトコールを表す第２
信号を検出し、 前記の所望のプロトコールを使って試験動作を行うステ
ップから成ることを特徴とする方法。
α０）集積回路を試験する装置であって、第１信号を検
出して、試験動作が希望されているか否かを判定する回
路と、 前記第１信号に応じて、所望のプロトコールを表す第２
信号を検出する回路と、 前記の所望のプロトコールを使ヶて試験動作を行う回路
とから成ることを特徴とする装置。
出して、試験動作が希望されているか否かを判定する回
路と、 前記第１信号に応じて、所望のプロトコールを表す第２
信号を検出する回路と、 前記の所望のプロトコールを使ヶて試験動作を行う回路
とから成ることを特徴とする装置。
第ｌ図は、本発明の境界試験アーキテクチャを使う集積
回路のブロック図である。 第２図は、本発明においてクロソク及び出力制御入力に
使われる試験セルのブロック図である。 第３図は、本発明のデータ人力に使われる試験回路のブ
ロック図である。 第４図は、本発明においてデータ出力に使われる試験回
路のブロソク図である。 第５図は、事象認定能力を拡充するために、本発明の境
界試験アーキテクチャに接続された数個の集積回路を示
すブロソク図である。 第６図は、本発明に使われる事象認定モジュールのブロ
ック図である。 第７図は、本発明の事象認定モジエールに使われるコン
トローラのブロック図である。 第８図は、本発明の出力試験回路への入力のブロソク図
である。 第９図は、本発明の入力試験回路への相互接続のブロソ
ク図である。 第１０図は、ＰＳＡ試験動作時の人力及び出力試験回路
レジスターの構戒を示す。 第１１ａ図ないし第ｌｉｅ図は、本−発明における事象
認定モジュールブロトコールを示すフローチャートであ
る。 第１２図は、単一試験データ挿入命令のタイ旦ング図で
ある。 第１３図は、複数試験データ挿入命令のタイミング図で
ある。 第１４図は、ストップ／スタート試験データ挿入命令の
タイミング図である。 第１５図は、スタート／休止／再開／ス｝７プ・試験デ
ータ挿入命令のタイミング図である。 第１６２図ないし第１６ｄ図は、動的データサンプル命
令のタイミング図である。 第１７図は、動的ＰＳＡ命令のタイξング図である。 第１８図は、ストップ／スタートＰＳＡ命令のタイξン
グ図である。 第１９図は、スタート／休止／再開／ストノブＰＳＡ命
令のタイミング図である。 第２０図は、メモリーバソファーを使う本発明の第２の
実施例のブロック図である。 第２１図は、前記メモリーバソファーからデータを出力
する回路のブロソク図である。 図面の浄書（内容に変更なし） 図面の浄書（内容に変更７／し） ＦＩＧ． ２プ 手 続 補 正 書 （方式） 平或 ２．６．１４ 年，＝３．１月 日
回路のブロック図である。 第２図は、本発明においてクロソク及び出力制御入力に
使われる試験セルのブロック図である。 第３図は、本発明のデータ人力に使われる試験回路のブ
ロック図である。 第４図は、本発明においてデータ出力に使われる試験回
路のブロソク図である。 第５図は、事象認定能力を拡充するために、本発明の境
界試験アーキテクチャに接続された数個の集積回路を示
すブロソク図である。 第６図は、本発明に使われる事象認定モジュールのブロ
ック図である。 第７図は、本発明の事象認定モジエールに使われるコン
トローラのブロック図である。 第８図は、本発明の出力試験回路への入力のブロソク図
である。 第９図は、本発明の入力試験回路への相互接続のブロソ
ク図である。 第１０図は、ＰＳＡ試験動作時の人力及び出力試験回路
レジスターの構戒を示す。 第１１ａ図ないし第ｌｉｅ図は、本−発明における事象
認定モジュールブロトコールを示すフローチャートであ
る。 第１２図は、単一試験データ挿入命令のタイ旦ング図で
ある。 第１３図は、複数試験データ挿入命令のタイミング図で
ある。 第１４図は、ストップ／スタート試験データ挿入命令の
タイミング図である。 第１５図は、スタート／休止／再開／ス｝７プ・試験デ
ータ挿入命令のタイミング図である。 第１６２図ないし第１６ｄ図は、動的データサンプル命
令のタイミング図である。 第１７図は、動的ＰＳＡ命令のタイξング図である。 第１８図は、ストップ／スタートＰＳＡ命令のタイξン
グ図である。 第１９図は、スタート／休止／再開／ストノブＰＳＡ命
令のタイミング図である。 第２０図は、メモリーバソファーを使う本発明の第２の
実施例のブロック図である。 第２１図は、前記メモリーバソファーからデータを出力
する回路のブロソク図である。 図面の浄書（内容に変更なし） 図面の浄書（内容に変更７／し） ＦＩＧ． ２プ 手 続 補 正 書 （方式） 平或 ２．６．１４ 年，＝３．１月 日
Claims (1)
- （１）集積回路と関連させて用いる試験アーキテクチャ
であって、 入来するデータを受信する入力回路と、 該集積回路からデータを出力するための出力回路と、 前記入力回路と前記出力回路との間に接続され、所望の
機能を前記の入来データに対して行う論理回路と、 前記入力回路及び前記出力回路に接続され、該集積回路
が機能するモードである時に所定の状態に応じてデータ
を格納する試験回路とから成ることを特徴とする試験ア
ーキテクチャ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US308273 | 1981-10-05 | ||
| US30827389A | 1989-02-08 | 1989-02-08 | |
| US308272 | 1989-02-08 | ||
| US07/308,272 US5001713A (en) | 1989-02-08 | 1989-02-08 | Event qualified testing architecture for integrated circuits |
Related Child Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001268995A Division JP3851793B2 (ja) | 1989-02-08 | 2001-09-05 | 試験アーキテクチャ |
| JP2001268994A Division JP3854829B2 (ja) | 1989-02-08 | 2001-09-05 | 試験アーキテクチャ |
| JP2001268993A Division JP3851792B2 (ja) | 1989-02-08 | 2001-09-05 | 試験アーキテクチャ |
| JP2001268996A Division JP3854830B2 (ja) | 1989-02-08 | 2001-09-05 | 集積回路 |
| JP2001268997A Division JP3854831B2 (ja) | 1989-02-08 | 2001-09-05 | 処理方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0320683A true JPH0320683A (ja) | 1991-01-29 |
| JP3515571B2 JP3515571B2 (ja) | 2004-04-05 |
Family
ID=26976166
Family Applications (8)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02936990A Expired - Fee Related JP3515571B2 (ja) | 1989-02-08 | 1990-02-08 | 集積回路の事象認定試験アーキテクチャ |
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| JP2001268995A Expired - Lifetime JP3851793B2 (ja) | 1989-02-08 | 2001-09-05 | 試験アーキテクチャ |
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| JP2005235210A Expired - Lifetime JP4211007B2 (ja) | 1989-02-08 | 2005-08-15 | 集積回路 |
| JP2008012359A Expired - Lifetime JP4211010B2 (ja) | 1989-02-08 | 2008-01-23 | 集積回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2005235210A Expired - Lifetime JP4211007B2 (ja) | 1989-02-08 | 2005-08-15 | 集積回路 |
| JP2008012359A Expired - Lifetime JP4211010B2 (ja) | 1989-02-08 | 2008-01-23 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0382360B1 (ja) |
| JP (8) | JP3515571B2 (ja) |
| KR (1) | KR0150459B1 (ja) |
| DE (1) | DE69030209T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353308A (en) * | 1990-08-06 | 1994-10-04 | Texas Instruments Incorporated | Event qualified test methods and circuitry |
| DE69126574T2 (de) * | 1990-08-06 | 1997-12-04 | Texas Instruments Inc | Durch Ereignis befähigte Prüfverfahren und Schaltungen |
| JPH04297880A (ja) * | 1990-08-06 | 1992-10-21 | Texas Instr Inc <Ti> | 事象識別テストアーキテクチャ |
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
| US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
| DE102004044813A1 (de) * | 2004-09-16 | 2006-03-23 | Robert Bosch Gmbh | Verfahren zum Testen eines integrierten Schaltkreises |
| CN112934756A (zh) * | 2021-03-31 | 2021-06-11 | 吉安市木林森显示器件有限公司 | 一种新型的led芯片巨量分选方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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