JP2002148313A - 処理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 集積回路において、該集積回路が動作モード
である時に境界試験を行うために使用することができる
境界試験アーキテクチャ、特にその処理方法を提供す
る。 【解決手段】 シリアル走査クロックから導かれたタイ
ミングで動作する第１のレジスタから、シリアル走査ク
ロックから分離する機能的クロックから導かれたタイミ
ングで動作する第２のレジスタへデータを通信する処理
方法であって、シリアル走査クロック・タイミングに同
期させてシリアル試験データ入力リード線からのデータ
をロードすべく第１の時間量に対して第１のレジスタを
動作する段階と、機能的クロック・タイミングに同期さ
せて第１のレジスタからのデータをロードすべく第２の
時間量に対して第２のレジスタを動作する段階と、及び
イネーブル信号で第２のレジスタを動作する段階を制御
する段階とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関し、
特に上位集積回路が正常に作動している間に急速試験を
行うことを可能にする事象認定試験アーキテクチャに関
する。

【０００２】

【従来の技術】伝統的に、基板組立体上の集積回路同上
の間の配線を簡単に試験するために、境界走査試験法が
使われてきた。試験中、基板上の集積回路は非作動試験
モードとされ、基板上の各集積回路の全ての入力ピン及
び出力ピンの間の配線接続を確かめるために、その境界
走査経路がアクセスされる。

【０００３】集積回路の境界を通過するデータを実時間
で動的に観察できる能力は、基板上の複数の集積回路間
の機能的相互作用を監視する方法を提供する。このよう
な試験により、高価なテスター及び機械的探査固定具を
使わなくては検出することの出来ないタイミングに敏感
で且つ／又は間欠的な故障を発見することが出来る。動
的境界観察は、システムの集積化、環境チャンバ試験、
遠隔診断試験、及び組み込み自己試験を容易にする。集
積回路の境界を通過するデータを実時間で動的に制御す
る能力は、基板上の一つ以上の集積回路の入力又は出力
に試験データを入れる方法を提供する。この能力によ
り、作動している回路中に誤りを伝播させて、（１）そ
の回路がその誤りを黙許するか、（２）その回路がその
誤りの発生を検出することが出来るか調べることが出来
る。既知の誤りを回路に導入する能力は、故障許容設計
においてバックアップ回路がやがて応答して正常なシス
テム動作を維持することを確かめる方法を提供する。

【０００４】

【発明が解決しようとする課題】従来の境界走査試験方
法では、回路は試験中は非作動試験モードとされるの
で、基板が作動しているときに限って生じる可能性のあ
るエラーは観察不可能である。よって、この種の静的境
界試験は、それが検出することの出来るエラーに限定さ
れる。更に、多くの場合に、正常な動作を妨げずに回路
を試験することが必要となる。例えば、回路が航空機制
御システムに使われているとすると、航空機が飛行して
いるときに試験を行うために該回路を作動不能にするこ
とは出来ないかもしれない。この様な場合には、静的境
界試験は不可能である。

【０００５】従って、回路内で集積回路が正常に作動し
ているときに１個以上の集積回路の境界を通過するデー
タを動的に観察し制御するために使うことの出来る高等
な境界試験アーキテクチャを提供する必要が生じた。

【０００６】本発明は、従来の境界試験アーキテクチャ
に伴う欠点及び問題を実質的に解消又は防止する境界試
験アーキテクチャを提供することをその課題とする。

【０００７】

【課題を解決するための手段】本発明の上記課題は、シ
リアル走査クロックから導かれたタイミングで動作する
第１のレジスタから、シリアル走査クロックから分離す
る機能的クロックから導かれたタイミングで動作する第
２のレジスタへデータを通信する処理方法であって、シ
リアル走査クロック・タイミングに同期させてシリアル
試験データ入力リード線からのデータをロードすべく第
１の時間量に対して第１のレジスタを動作する段階と、
機能的クロック・タイミングに同期させて第１のレジス
タからのデータをロードすべく第２の時間量に対して第
２のレジスタを動作する段階と、及び、イネーブル信号
で第２のレジスタを動作する段階を制御する段階とを具
備する処理方法によって達成される。

【０００８】

【実施例】次に、添付図面を参照して、本発明について
詳しく説明する。

【０００９】本発明の好適な実施例は、図１ないし図２
１を参照することにより良く理解することが出来る。図
において同じ又は対応する部分に同じ数字が使われてい
る。

【００１０】改良された境界試験アーキテクチャ 図１は、本発明の境界試験アーキテクチャを取り入れた
集積回路１０のブロック図であり、該回路は、例示の目
的でレジスタとして示されている。集積回路１０は、次
の様な入力、即ち、データ入力（Ｄ０−７）、データ出
力（Ｑ０−７）、クロック（ＣＬＫ）、出力制御（Ｏ
Ｃ）、事象認定イン（ＥＱＩＮ）、事象認定出力（ＥＱ
ＯＵＴ）、走査データ・イン（ＳＤＩ）、走査データ・
アウト（ＳＤＯ）、モード（ＭＯＤＥ）、及び走査クロ
ック（ＳＣＫ）、を持っている。データ入力Ｄ０−７
は、バッファー１４を通して入力試験セル・レジスタ
（ＴＣＲ１）１２に接続されている。ＣＬＫ信号はバッ
ファー１８を通して試験セル（ＴＣ２）へ入力される。
入力試験セル・レジスタ１２及び試験セル１６の出力
は、集積回路の内部論理（図の実施例では８進レジスタ
２０）に接続されている。試験セル・レジスタ１２は、
出力試験セル・レジスタ（ＴＣＲ２）の直列又はシリア
ル（以下、シリアルと称する）・データ入力（ＳＤＩ）
に接続されたシリアル・データ出力（ＳＤＯ）も持って
いる。８進レジスタ２０の出力はＴＣＲ２ ２２のデー
タ入力（ＤＩＮ）に接続されている。ＴＣＲ２ ２２の
出力は、トリステート（tristate）・バッファー２４を
介してデータ出力Ｑ０−７に接続されている。出力制御
信号はバッファー２８を介して試験セル（ＴＣ１）２６
に接続されている。ＴＣ１ ２６の出力（ＤＯＵＴ）
は、トリステート・バッファー２４のトリステート制御
に接続されている。ＳＤＩ信号は、バッファー３６を介
してＴＣ１ ２６と、事象認定モジュール（ＥＱＭ）３
０、バイパス・レジスタ３２、及び命令レジスタ（ＩＲ
ＥＧ）３４とに接続されている。ＴＣ１ ２６の走査デ
ータ出力は、ＴＣ２ １６の走査データ入力に接続され
ている。ＴＣ２ １６の走査データ出力は、ＴＣＲ１
１２の走査データ入力に接続されている。ＴＣＲ２２、
ＥＱＭ３０及びバイパス・レジスタ３２の走査データ出
力はマルチプレクサ３８に接続されている。マルチプレ
クサ３３の出力及びＩＲＥＧ３４の走査データ出力は、
マルチプレクサ４０に接続されている。マルチプレクサ
４０の出力は、バッファー４２を介して集積回路１０の
ＳＤＯ信号に接続されている。

【００１１】ＥＱＩＮ信号はバッファー４４を介してＥ
ＱＭ３０に入力される。ＥＱＭ３０は、ＴＣＲ２２から
ＣＴＥＲＭ信号出力も受信する。モード信号及びＳＣＫ
信号は、それぞれ、バッファー５０及び５２を介して試
験ポート４８に接続されている。該試験ポートは、制御
信号をマルチプレクサ４０へ出力するとともに、集積回
路１０の色々な構成要素へ走査制御信号及び試験制御信
号を提供する。命令レジスタは、境界走査経路（ＴＣ
１、ＴＣ２、ＴＣＲ１、ＴＣＲ２）、ＥＱＭ３０、バイ
パス走査経路、及びマルチプレクサ３８へ制御信号を出
力する。

【００１２】例示の目的で集積回路１０が８進レジスタ
として図示されていることに注意しなければならない。
本発明の境界試験アーキテクチャの例を示すために８進
レジスタが選択されているが、本発明は、明確な制御入
力、内部アプリケーション論理、及び／又はメモリ、並
びにデータ転送用の入力及び出力を持っている任意の種
類の集積回路に適用することの出来るものである。これ
以外に、この境界試験アーキテクチャを利用することの
出来る素子としては、例えば、カウンタ、シフトレジス
タ、ＦＩＦＯ、ビットスライスプロセッサ（Bit Slice
Processor)、ＲＡＭメモリ、マイクロプロセッサ、及び
ＡＳＩＣがある。更に、レジスタにおける本発明の使用
態様を修正し、本発明の範囲から逸脱せずに、より大き
な、又はより小さな入力バス及び出力バスと、図１に示
されている例とは異なる色々な制御入力を有する様に構
成することも出来る。

【００１３】動作中、Ｄ０−７入力に現れるデータは、
ＣＬＫ入力が活動化された時に８進レジスタ２０を介し
てＱ０−７出力へ転送される。ＯＣ入力が活動化された
とき、出力バッファー２４は高インピーダンス出力状態
にされる。出力バッファー２４が高インピーダンス状態
となっている間は、ＣＬＫが活動化されている時にデー
タをＤ０−７から８進レジスタに入力することが出来
る。通常モード時には、試験回路レジスタ（ＴＣＲ１
２、ＴＣＲ２２）は、入力データや出力データの流れを
抑制しない。

【００１４】図１に示されている試験構造は、試験ポー
ト４８と４個の走査経路、即ち、命令レジスタ走査経
路、境界走査経路、バイパスレジスタ走査経路、及びＥ
ＱＭ走査経路、を持っている。境界走査経路は、各制御
入力（ＣＬＫ及びＯＣ）のための試験セルと、ＴＣＲ１
（これは各データ入力信号に対応する個々の試験回路の
系列から成る）と、ＴＣＲ２（各出力信号に対応する個
々の試験回路の系列から成る）とから成っている。

【００１５】境界走査経路（ＴＣ１ ２６、ＴＣ２ １
６、ＴＣＲ１ １２、ＴＣＲ２ ２２）を構成するのに
使われた試験セルと、オフライン境界走査試験中の図１
の集積回路１０の動作とは、発明の名称を「集積試験回
路」とした米国特許出願第２４1,５２０号と、発明の名
称を「強化試験回路」とした米国特許出願第２４1,５１
１号と、発明の名称を「試験バッファー／レジスタ」と
した米国特許出願第２４1,５３９号とに記載されてい
る。これらの出願は、全て、Whetsel が１９８８年９月
７日に出願したものであり、参照により、これを本書の
一部とする。

【００１６】制御入力試験回路 図２は、ＣＬＫ及びＯＣ制御入力に使われる試験セル１
６、２６のブロック図である。試験セル５４は、Ａ及び
Ｂ制御信号により制御される４：１マルチプレクサ５６
と、２：１マルチプレクサ５８と、レジスタ６０及びラ
ッチ６２から成っている。４：１マルチプレクサは、
（試験セル２６又は１６に応じてＣＬＫ又はＯＣから）
ＯＤＩ入力経由のＤＩＮ信号と、ＳＤＩ入力と、レジス
タ６０の出力と、ラッチ６２の出力とを受信する。マル
チプレクサ５６の出力は、試験セルクッロに接続されて
いるレジスタ６０に接続されている。レジスタ６０の出
力は、ＨＯＬＤ信号により制御されるラッチ６２と、Ｓ
ＤＯ信号とに接続されている。該ラッチの出力は、ＤＩ
Ｎ信号と共に２：１マルチプレクサ５８に接続されてい
る。この２：１マルチプレクサは、ＤＭＸ信号により制
御される。２：１マルチプレクサ５８の出力は、ＤＯＵ
Ｔ信号に接続されている。この試験セルの動作は、表１
−３に記載されている。この試験セルについては、前記
の米国特許出願第２４1,５２０号に詳しく記載されてい
る。

【００１７】オフライン境界試験中、集積回路１０は機
能しておらず、ＴＣ１ ２６及びＴＣ２ １６は、その
ＤＩＮ入力に加えられた論理レベルを見て、そのＤＯＵ
Ｔ出力に取りつけられた論理を制御することが出来る。
オンライン境界試験中は、試験セル１０は正常に動作し
ており、ＴＣ１ ２６及びＴＣ２ １６は、制御入力
（ＣＬＫ及びＯＣ）が該試験セルを通してＤＩＮ入力か
らＤＯＵＴ出力へ自由に通過するのを許す。

【００１８】

【表１】試験セルレジスタの真理値表 Ａ Ｂ ＴＣＫ 動 作 ０ ０ ／ シフト（ＳＤＩ→ＳＤＯ） １ ０ ／ ロード（ＯＤＩ→ＳＤＯ） ０ １ ／ トグル（ＬＤ →ＳＤＯ） １ １ ／ アイドル（ＳＤＯ→ＳＤＯ） ／−ＴＣＫ信号の立ち上がりエッジ

【００１９】

【表２】試験セル・ラッチの真理値表 ホールド 動 作 ０ ホールド（ＬＱ＝ＬＱ） １ 転送（ＳＤＯからＬＱへ）

【００２０】

【表３】試験セル２：１マルチプレクサの真理値表 ＤＭＸ 動 作 ０ 通常モード（ＤＩＮからＤＯＵＴへ） １ 試験モード（ＬＱからＤＯＵＴへ）

【００２１】データ入力試験レジスタ データ入力信号に使われる試験回路が図３及び表４及び
５に示されている。この試験回路は、前記の米国特許出
願第２４1,５１１号に詳しく記載されている。この試験
回路は、複数の、図２に示されている試験回路５４と、
並列符号定数解析（ＰＳＡ）論理６４と、多項式タップ
論理６５とから成る。ＰＳＡ回路６４は、２個のＮＡＮ
Ｄゲート６６、６８と、排他的ＯＲ（ＸＯＲ）ゲート７
０とから成っている。ＮＡＮＤゲート６６、６８は、Ｄ
ＩＮ信号及びＤＡＴＭＳＫ信号とに接続された入力を有
する。ＮＡＮＤゲート６８は、ＳＤＩ信号とＰＳＡＥＮ
Ａ信号とに接続された入力を有する。ＮＡＮＤゲート６
６、６８の出力はＸＯＲゲート７０に入力され、その出
力は、４：１マルチプレクサ５６のＯＤＩ入力に接続さ
れている。更に、多項式タップ回路６５は、ＮＡＮＤゲ
ート７２と排他的ＮＯＲゲート（ＸＮＯＲ）７４とから
成る。ＮＡＮＤ７２は、ＰＴＡＰ信号と、レジスタ６０
の出力とに接続された入力を有する。ＮＡＮＤゲート７
２の出力は、ＦＢＩ信号と共にＸＮＯＲ７４の入力に接
続されている。ＸＮＯＲ７４の出力はＦＢＯ信号に接続
されている。

【００２２】

【表４】並列符号定数解析論理の真理値表 ＤＡＴＭＳＫ ＰＳＡＥＮＡ ＥＸＮＯＲ出力 ０ ０ ＯＤＩ＝“０” ０ １ ＯＤＩ＝ＳＤＩ １ ０ ＯＤＩ＝ＤＩＮ １ １ ＯＤＩ＝ＳＤＩ＋ＤＩＮ

【００２３】

【表５】プログラマブル多項式フヘールドバック論理の真理値表 ＰＴＡＰ 入力ＦＢＩ ＳＤＯ 出力ＦＢＯ ０ ０ Ｘ ０ ０ １ Ｘ １ １ ０ ０ ０ １ ０ １ １ １ １ ０ １ １ １ １ ０

【００２４】オフライン境界試験中、ＭＯＤＥ及びＳＣ
Ｋ入力から外的に加えられた制御は、ＴＣＲ１ １２に
より複数のＤ０−７入力パターンを捕捉させるととも、
その捕捉された結果を圧縮して符号定数（signature)と
することが出来、これをシフトさせて取り出し、検査す
ることが出来る。この複数捕捉動作時に、ＰＳＡ論理６
４は、ＳＤＩ及びＤＩＮ入力の排他的ＯＲの結果が表４
に示されている様に可観測性データ入力（ＯＤＩ）を介
して試験セルにロードされる様に調整される。単一捕捉
動作時には、ＰＳＡ論理６４は、ＤＩＮ入力のみがＯＤ
Ｉ入力を介して試験セルにロードされることとなる様に
調整される。多項式タップ論理６５の動作は表５に示さ
れている。多項式タップ論理６５はＰＳＡ試験動作に必
要なフィールドバックを提供する。図１の集積回路１０
の、この様な動作モードは、前記の米国特許出願第２４
1,５３９号に記載されている。

【００２５】オンライン境界試験時には、内部ＥＱＭ
は、 Compare Term （ＣＴＥＲＭ）信号を介してＥＱＭ
３０に入力された所定の状態に応答してＥＱＭ出力バス
を介して制御を発し、ＴＣＲ１ １２により通常ＣＬＫ
入力時に複数のＤ０−７データ入力パターンを捕捉させ
ることが出来る。ＴＣＲ１ １２における複数捕捉動作
は、Ｄ０−７データ入力パターンの流れを圧縮して符号
定数とすることを可能にする。符号定数がとられた後、
ＭＯＤＥ及びＳＣＫ入力を介して外部制御を入力して、
その符号定数を外部へシフトさせ、検査することが出来
る。

【００２６】Ｄ０−７データ入力に対する単一捕捉（デ
ータサンプル）及び複数捕捉（ＰＳＡ）動作を実行する
ためにＴＣＲ１ １２はＥＱＭ３０から制御を受け取る
のであって、外部ＭＯＤＥ及びＳＣＫ入力から受け取る
のではないことが注意することは重要である。単一捕捉
動作及び複数捕捉動作を実行するためにＥＱＭ３０から
発せられる制御がＣＬＫ入力と同期していることに注意
することも重要である。

【００２７】データ出力試験レジスタ 図４は、図１に示されている集積回路１０のＴＣＲ２
２２を構成する試験回路のブロック図である。ＴＣＲ２
２２は、複数の、図２に示されている試験セル５４を
有し、その各々がマスク可能な比較論理７６と多項式タ
ップ論理７７と結合されている。マスク可能な比較論理
は、ＥＸＰＤＡＴ信号とＤＩＮ信号とに接続されたＸＯ
Ｒゲート７８から成る。ＸＯＲゲート７８の出力は、Ｃ
ＭＰＭＳＫ信号と共に、ＮＡＮＤ８０の入力に接続され
ている。ＮＡＮＤゲート３０の出力はＣＭＰＯＵＴ信号
に接続されている。多項式タップ論理７７のＮＡＮＤゲ
ート８２は、レジスタ６０の出力及びＰＴＡＰ信号に接
続されている。ＮＡＮＤゲート８２の出力は、ＦＢＩ信
号と共にＸＮＯＲゲート８４に接続されている。ＸＮＯ
Ｒゲート８４の出力はＦＢＯ信号に接続されている。マ
スク可能な比較論理の動作は表６に示されている。ＴＣ
Ｒ２ ２２の動作は、前記の米国特許出願第２４1,５１
１号に詳しく記載されている。

【００２８】

【表６】マスク可能な比較論理の真理値表 ＣＭＰＭＳＫ 入力 ＤＩＮ 出力 ＥＸＰＤＡＴ ＣＭＰＯＵＴ ０ Ｘ Ｘ １ １ ０ ０ １ １ １ ０ ０ １ ０ １ ０ １ １ １ １

【００２９】オフライン境界試験時には、ＭＯＤＥ入力
及びＳＣＫ入力から外的に加えられた制御は、試験デー
タをＴＣＲ２ ２２内にシフトさせ、該試験データをＴ
ＣＲ２ ２２内に試験回路のＤＯＵＴ出力から出力させ
ることが出来る。この動作モードは、前記の米国特許出
願第２４1,５３９号に記載されている。

【００３０】オンライン境界試験時には、ＭＯＤＥ入力
及びＳＣＫ入力から外的に加えられた制御を使って、試
験データＴＣＲ２ ２２の試験回路内へシフトさせるこ
とが出来る。試験データが挿入されると、ＥＱＭ３０
は、ＩＲＥＧ３４からの制御入力よって作動可能にされ
て、ＴＣＲ２ ２２からＣＴＥＲＭ信号を介してのＥＱ
Ｍへの所定状態入力に応じて、ＥＱＭ出力バスを介して
制御を発し、ＴＣＲ２２２内の試験セルの２：１マルチ
プレクサ５８へのＭＤＸ入力を転換させ、通常ＣＬＫ入
力時に試験パターンをＱ０−７出力へ出力させる。ＴＣ
Ｒ２ ２２からのＣＴＥＲＭ出力は、ＴＣＲ２ ２２内
の各試験回路５４からの全てのＣＭＰＯＵＴ出力の論理
ＡＮＤ演算の結果である。ＴＣＲ２ ２２内の８個の試
験回路からの８個のＣＭＰＯＵＴは、ＴＣＲ２ ２２内
にある８入力ＡＮＤゲートに入力される。このＡＮＤゲ
ートからの出力は、図１に示されているＣＴＥＲＭ信号
である。ＴＣＲ２ ２２内の試験回路からのＣＭＰＯＵ
Ｔ出力が全て高レベルである時、ＣＴＥＲＭ出力は高レ
ベルであり、Ｑ０−７データ出力バス上に期待される状
態が存在することをＥＱＭ３０に示す。ＴＣＲ２ ２２
の試験回路５４からのＣＭＰＯＵＴ出力のうち少なくと
も１個が低レベルである時には、ＣＴＥＲＭ出力は低レ
ベルであり、期待される状態がＱ０−７データ出力バス
上に存在しないことをＥＱＭ３０に対して示す。

【００３１】ＴＣＲ２ ２２の試験回路のマスク可能な
比較論理７６は、８進レジスタ２０からのＱ０−７出力
を、ＥＱＭ３０からＥＱＭ出力バスを介してＴＣＲ２
２２へ入力された所定の予測されるデータ（ＥＸＰＤＡ
Ｔ）パターンと突き合わせるために使用される。ＥＸＰ
ＤＡＴパターンと、８進レジスタからの出力との一致
（ＣＴＥＲＭ−１）が見出された時、ＥＱＭ３０は、Ｅ
ＱＭ出力バスを介してＴＣＲ１ １２又はＴＣＲ２ ２
２へ制御を発して、所望のオンライン試験動作を実行さ
せる。必要ならば、Ｑ０−７データ出力バス上の信号の
うちの或るものに対しては一致が不要であれば、ＴＣＲ
２ ２２内の試験回路のマスク可能な比較論理のうちの
少なくとも１個をマスク解除することが出来る。比較動
作をマスク解除するために、所定の比較マスク（ＣＭＰ
ＭＳＫ）パターンがＥＱＭ出力バスを介してＴＣＲ２
２２内の試験回路に入力される。マスク可能な比較論理
の真理値表（表６）は、ＣＭＰＭＳＫ入力が低レベルで
あればマスク可能な比較論理は真の一致状態（ＤＩＮ−
ＥＸＰＤＡＴ）をＣＭＰＯＵＴ出力上に出力することを
示している。マスク可能な比較論理へのＣＭＰＭＳＫ入
力が低レベルにセットされている間は、そのＣＭＰＯＵ
Ｔ出力は、ＤＩＮ及びＥＸＰＤＡＴの関係に関わらず、
高レベルである。高レベルである間は、ＣＭＰＯＵＴ入
力はＴＣＲ２２２内のＡＮＤゲートに対して何の効果も
持たない。

【００３２】通常動作時に試験データを出力Ｑ０−７に
挿入するためにＴＣＲ２ ２２は外部のＭＯＤＥ入力及
びＳＣＫ入力からではなくてＥＱＭ３０から制御を受け
取ることに注意することは重要である。オンライン試験
データ挿入動作を行わせるＥＱＭ３０から発せられる制
御がＣＬＫ入力と同期していることに注意するのも重要
である。

【００３３】図３及び図４に関して前記した様に、ＥＱ
Ｍ３０は、ＴＣＲ２ ２２の試験回路内のマスク可能な
比較論理と共同して、図１の集積回路１０内で起こる状
態に応じて試験を発動させる方法を提供する。或る種の
オンライン試験においては、或る状態が集積回路１０内
に生じた時を知ることのみならず、該回路内の他の集積
回路において他の状態が生じた時をも知ることが必要と
なる。複数の集積回路がオンライン試験動作の認定に参
加することが出来ることとなる様に本発明の境界試験構
造の事象認定能力を拡張するために、ＥＱＭは、図１に
示されている様に、外部入力信号（事象認定入力（ＥＱ
ＩＮ））及び外部出力信号（事象認定出力（ＥＱＯＵ
Ｔ））の使用を必要とする。

【００３４】拡張された事象認定 複数の集積回路を配する回路が図５に示されている。３
個の集積回路１０ａないし１０ｃからのＥＱＯＵＴ信号
はＡＮＤゲート８６に入力される。ＡＮＤゲート８６の
出力は各集積回路１０ａないし１０ｃのＥＱＩＮ信号
と、コントローラチップ８７とへ接続されている。外部
フィードバック回路網にワイヤードＯＲ構成ではなくて
ＡＮＤゲートを使用することの利点は、速度の向上にあ
る。活動出力を持った論理ゲート（ＡＮＤゲート）は、
一般には、数ナノ秒で低レベル出力から高レベル出力
（ＥＱＩＮ）へ転換するが、ワイヤードＯＲ（開放コレ
クター出力）構成は数ミリ秒で低レベル出力から高レベ
ル出力へ転換する。急速試験時には、ＡＮＤゲートへの
ＥＱＯＵＴ入力から、その結果として該ＡＮＤゲートか
らＥＱＩＮ出力が出力されるまでの応答時間がなるべく
短いことが決定的に重要である。

【００３５】図５において、回路を構成する３個の集積
回路が示されている。各集積回路１０ａないし１０ｃの
ＥＱＭ３０は、各集積回路のＴＣＲ２ ２２からの内部
ＣＴＥＲＭがＥＱＯＵＴ出力信号を介してＥＱＭ３０か
ら出力されることとなる様に構成されることが出来る。
また、各集積回路のＥＱＭ３０は、オンライン試験動作
が内部ＣＴＥＲＭ入力ではなくてＥＱＩＮ入力に応じて
発動され得ることとなる様に構成されることが出来る。

【００３６】図５の３個の集積回路において生じる状態
に基づいてオンライン試験動作を認定するために、各集
積回路のＥＱＭ３０は、各集積回路１０ａないし１０ｃ
のＴＣＲ２ ２２へＥＸＰＤＡＴパターンを出力する。
各集積回路１０ａないし１０ｃのＱ０−７データ出力が
ＥＸＰＤＡＴパターンと一致したとき、ＥＱＯＵＴ出力
は高レベルにセットされる。ＥＱＯＵＴ出力は全て外部
ＡＮＤゲート８６に入力されるので、ＡＮＤゲート８６
からのＥＱＩＮ出力は、全てのＥＱＯＵＴ入力が高レベ
ルである時にのみ高レベルである。３個の集積回路１０
ａないし１０ｃの全てにおいて一致が見出されたとき、
外部ＡＮＤゲートへのＥＱＯＵＴ入力は全て高レベルと
なり、従って、ＡＮＤゲート３６からのＥＱＩＮ出力は
高レベルとなる。各集積回路１０ａないし１０ｃのＥＱ
Ｍ３０は、ＥＱＩＮ入力上の高レベル論理入力に応じて
オンライン試験動作を実行することが出来る。図５の集
積回路１０ａないし１０ｃのうちの少なくとも１個が事
象認定プロセスに参加しなければ、そのＥＱＯＵＴ出力
は高レベルにセットされ、よって、それは外部ＡＮＤゲ
ートに対して何の効果も持たない。この明細書において
は、全部「１」の状態を検出するためにＡＮＤゲートが
示されているが、全部「０」の状態を検出するのであれ
ば、本発明の範囲から逸脱することなく、同様の方法で
ＯＲゲートを使うことも出来る。

【００３７】コントローラチップ８７は、集積回路１０
ａないし１０ｃの試験を監視し、走査経路へ出し入れさ
れるデータを制御する。該コントローラチップは、試験
が終わったことを示す信号を検出すると、解析のために
データを集積回路外へシフトさせる。

【００３８】拡張された事象認定は、回路内の集積回路
に関して示されているけれども、同じ事象認定回路網は
階層的である。この事象認定回路網は、例えば集積回路
内の副回路、箱の中の基板、サブシステム内の箱、或い
はシステム内のサブシステム等の、如何なる集積レベル
にも適用することの出来るものである。

【００３９】事象認定モジュール 図６は事象認定モジュール３０のブロック図である。事
象認定モジュール３０は、次の入力、即ち、ＣＴＥＲＭ
（ＴＣＲ２ ２２からの）、ＣＬＫ、ＥＱＩＮ及びＳＤ
Ｉ（集積回路１０への入力）、並びにＩＲＥＧ３４から
のＥＱＥＮＡを受け取る。ＥＱＭ３０は７個の出力、即
ち、ＥＱＯＵＴ、ＴＧＡＴＥ、ＴＧＡＴＥＺ、ＥＶＥＮ
Ｔ、ＥＸＰＤＡＴ、ＣＭＰＭＳＫ及びＳＤＯを持ってい
る。ＳＤＩ信号は制御レジスタ８８に入力される。制御
レジスタ８８は、信号Ｃ０、Ｃ１及びＩ／ＥをＥＱＭコ
ントローラ９０へ出力し、ＣＫＰＯＬ信号をＸＯＲゲー
ト９２へ出力し、ＭＵＸＡ信号及びＭＵＸＢ信号を４：
１マルチプレクサ９４へ出力する。ＸＯＲゲート９２
は、ＣＬＫ信号も受信する。ＥＱＭコントローラ９０は
ＣＴＥＲＭ信号と、ＥＱＩＮ信号及びＥＱＥＮＡ信号と
を受信する。制御レジスタ８８は、ＣＥＺ信号をＥＱＭ
コントローラ９０へ出力するカウンタ９６にも接続され
ている。カウンタ９６は、スタート予測データレジスタ
１００と、ストップ予測データレジスタ１０２と、随意
の予測データメモリ１０４とを有するスタート・ストッ
プ予測データ部９８に接続されている。このスタート・
ストップ予測データ部９８は、スタート比較マスクレジ
スタ１０８と、ストップ比較マスクレジスタ１１０と、
随意の比較マスクメモリ１１２とを有するスタート・ス
トップ比較マスク部１０６に接続されている。スタート
予測データレジスタ１００とストップ予測データレジス
タ１０２とはマルチプレクサ１１４に接続されており、
これは信号ＥＸＰＤＡＴを出力する。スタート比較マス
クレジスタ１０８及びストップ比較マスクレジスタ１１
０は、信号ＣＭＰＭＳＫを出力するマルチプレクサ１１
６に接続されている。スタート・ストップ比較マスク部
１０６は、ＳＤＯ信号も出力する。マルチプレクサ１１
４及び１１６は、ＥＱＭコントローラ９０からのＡＤＤ
ＲＥＳＳ信号により制御される。ＥＱＭコントローラ９
０はＣＫＣＮＴ信号をカウンタ９６へ出力する。

【００４０】ＣＴＥＲＭ信号は、ＸＯＲゲート９２から
出力されるＦＱＣＫ信号でクロックされるＤ型フリップ
フロップ１１８に入力され、このフリップフロップは、
ＸＯＲゲート９２から出力されるＥＱＣＫ信号によりク
ロックされる。ＥＱＣＫ信号はＥＱＭコントローラ９０
にも入力される。Ｄ型フリップフロップ１１８の出力
は、ＥＱＭコントローラからのＴＧＡＴＥ信号及びＶ＋
信号と共にマルチプレクサ９４に接続されており、それ
は高レベル論理源に結合されている。マルチプレクサ９
４の出力はＥＱＯＵＴ信号である。ＴＧＡＴＥ、ＴＧＡ
ＴＥＺ、及びＥＶＥＮＴ信号はＥＱＭコントローラ９０
から出力される。

【００４１】４：１マルチプレクサ６個の入力、即ち、
ＭＵＸＡ、ＭＵＸＢ、ＣＴＥＲＭ、ＣＤＥＬＡＹ、ＴＧ
ＡＴＥ及びＶ＋と、１個の出力ＥＱＯＵＴとを持ってい
る。ＥＱＭ制御レジスタ８８からのＭＵＸＡ入力及びＭ
ＵＸＢ入力は、ＥＱＯＵＴで出力されるべき入力（ＣＴ
ＥＲＭ、ＣＤＥＬＡＹ、ＴＧＡＴＥ、Ｖ＋）を選択する
べく、走査動作を介してプログラムされることが出来
る。Ｖ＋入力は、高レベル論理源に結合され、ＥＱＯＵ
Ｔ出力が静的高論理レベルにセットされるべきときに
は、４：１マルチプレクサから出力されるべく選択され
る。

【００４２】ＴＣＲ２ ２２におけるＥＸＰＤＡＴと、
８進レジスタ２０からのＱ０−７データ出力との内部比
較動作の非同期（非整合）結果を出力するためにＥＱＯ
ＵＴ信号が必要とされるときに、ＣＴＥＲＭ信号は４：
１マルチプレクサ９４から出力されるべく選択される。
遅延させられて集積回路のＣＬＫ入力により同期させら
れるＣＴＥＲＭを出力する必要があるときには、ＣＤＥ
ＬＡＹ（遅延させられたＣＴＥＲＭ）信号が４：１マル
チプレクサ９４から出力されるべく選択される。内的に
認定される試験動作の進行を追う必要があるときには、
ＥＱＭコントローラ９０からのＴＧＡＴＥ信号が４：１
マルチプレクサ９４から出力されるべく選択される。

【００４３】Ｄ型フリップフロップ１１８へのクロック
入力は、ＸＯＲゲート９２の出力（ＥＱＣＫ）から受信
される。Ｄ型フリップフロップ１１８の目的は、遅延さ
せられたＣＴＥＲＭ（ＣＤＥＬＡＹ）がＥＱＯＵＴに出
力され得る様にＣＴＥＲＭ入力を集積回路のＣＬＫ入力
と同期させる方法を提供することである。

【００４４】ＣＤＥＬＡＹ出力を選択して４：１マルチ
プレクサ９４からＥＱＯＵＴ出力を出させることによ
り、ＥＱＭ３０は１集積回路ＣＬＫサイクルだけＥＱＯ
ＵＴ出力を遅延させることが出来る。この遅延は、これ
により、ＣＬＫエッジの直後にＥＱＯＵＴ出力が妥当と
なることを可能にするので、高速回路において事象認定
を行うために時々必要となる。この遅延がなければ、Ｅ
ＱＯＵＴ出力はＴＣＲ２２２の試験回路内のマスク可能
な比較理論がＥＸＰＤＡＴをＱ０−７データ出力と突き
合わせてＣＴＥＲＭ信号を出力するのに要する時間だけ
遅延させられることとなる。

【００４５】ＸＯＲゲート９２は、集積回路のＣＬＫ入
力のどのエッジがＥＱＭコントローラ９０及びＤ型フリ
ップフロップ１１８を作動させるのかを選択するのに使
用される。走査動作を介して、ＣＬＫの立ち上がりエッ
ジ（ＣＫＰＯＬ＝０）又は立ち下がりエッジ（ＣＫＰＯ
Ｌ＝１）を選択するべくＥＱＭ制御レジスタ８８からの
ＣＫＰＯＬ入力をセットすることが出来る。オンライン
試験動作に必要なタイミングを達成するためにＣＬＫの
立ち上がりエッジ又は立ち下がりエッジを選択すること
が時々必要となる。

【００４６】ＥＱＭコントローラ ＥＱＭコントローラ９０のブロック図が図７に示されて
いる。ＥＱＭコントローラ９０は、７個の入力（ＣＴＥ
ＲＭ、ＥＱＩＮ、ＥＱＥＮＡ、Ｃ０、Ｃ１、Ｉ／Ｅ及び
ＣＥＺ）と５個の出力（ＴＧＡＴＥ、ＴＧＡＴＥＺ、Ｅ
ＶＥＮＴ、ＡＤＤＲＥＳＳ及びＣＫＣＮＴ）とを有する
状態機械である。ＥＱＭコントローラ９０は、状態レジ
スタ１２０及び組合せ論理部１２２から成る。ＥＱＭコ
ントローラ９０は、上位集積回路の機能クロックから作
動する。組合せ論理部１２２は、ＣＥＺ、Ｃ０及びＣ１
信号を受信する。Ｉ／Ｅ信号は、２：１マルチプレクサ
１２４２から論理部１２２へ出力されるものとしてＥＱ
ＩＮ信号又はＣＴＥＲＭ信号を選択する。ＥＱＥＮＡ信
号は、同期装置１２６を通してＥＱＣＫ信号と同期化さ
れ、論理部１２２に入力される。フィードバック信号が
レジスタ１２０から論理１２２へ接続される。レジスタ
１２２はＴＧＡＴＥ信号及びＡＤＤＲＥＳＳ信号を出力
する。ＴＧＡＴＥ信号に接続されたインバータがＴＧＡ
ＴＥＺを提供する。ＥＱＣＫ信号は、レジスタ１２０及
びインバータ１３０に接続されている。このインバータ
の出力は、レジスタ１２０からの出力と共にＡＮＤゲー
ト１３２に接続され、ＣＫＣＮＴ信号を提供する。図１
に示されている様に、ＥＱＭ３０は集積回路のＣＬＫ入
力を使う。よって、これは図１の８進レジスタ２０と同
期して動作する。

【００４７】コントローラ入力 ＣＴＥＲＭ入力は、オンライン試験かの判定が内部事象
の発生に基づくときにＥＱＭコントローラ９０に監視さ
れる内部状態入力である。図１の集積回路においては、
内部事象は、ＴＣＲ２ ２２において生じる、ＥＱＭ出
力バスからのＥＸＰＤＡＴ入力と８進レジスタ２０から
のＱ０−７データ出力との一致である。

【００４８】ＥＱＩＮ入力は、オンライン試験の判定が
外部事象の発生に基づくときにＥＱＭコントローラ９０
により監視される外部状態入力である。図５において
は、外部事象は、集積回路１、２、３の３個のＥＱＯＵ
Ｔ出力の全てに生じる一致である。

【００４９】Ｉ／Ｅ（内部／外部）入力はＥＱＭ制御レ
ジスタ８８の走査可能ビットから生ずる。Ｉ／Ｅ入力の
目的は、２：１マルチプレクサ１２４を制御して、マル
チプレクサ１２４の出力（ＥＶＥＮＴ）に中継させるべ
く内部ＣＴＥＲＭ入力（Ｉ／Ｅ−１）又は外部ＥＱＩＮ
入力（Ｉ／Ｅ−０）を選択する。２：１マルチプレクサ
２４からのＥＶＥＮＴ出力は、ＥＱＭコントローラ９０
により監視されて、以下に記載する事象認定動作を行
う。

【００５０】Ｃ０入力及びＣ１入力は、ＥＱＭコントロ
ーラレジスタ８８内の走査可能な２個のビットから生じ
る。Ｃ０及びＣ１は、ＥＱＭコントローラが下記の４種
類の事象認定動作の一つを実行するのに必要とする２ビ
ットコマンド入力を提供する。

【００５１】ＥＱＥＮＡ（ＥＱＭイネーブル）は、ＩＲ
ＥＧ出力バスを介してＩＲＥＧ３４から到来し、Ｃ０及
びＣ１コマンドビットにより設定された事象認定動作を
ＥＱＭコントローラ９０が行うことを可能にするために
使われる。ＥＱＥＮＡは、ＸＯＲゲート９２からのＥＱ
ＣＫ出力により同期装置１２６を通してクロックされ
る。同期回路１２６は、ＥＱＥＮＡ入力を、状態機械を
駆動するＥＱＣＫと同期させる。同期装置１２６の出力
は状態機械レジスタ１２０に入力される。同期装置の出
力が低レベルであれば、状態機械は作動不能にされる。
同期装置の出力が高レベルであれば、状態機械は作動可
能とされて、Ｃ０及びＣ１上の２ビットコマンド入力を
実行する。

【００５２】ＣＥＺ（カウント・イコール・ゼロ）入力
は、ＥＱＭ制御レジスタ８８内にあるカウンタから生じ
る。ＣＥＺ信号はＥＱＭコントローラ９０に入力され、
カウンタ９６がゼロのカウントに達したときを示す。カ
ウンタ９６は、事象認定動作がプログラマブルな同数だ
け反復されることを可能にする。ＣＥＺ入力が事象認定
動作終了時に高レベルであれば、ＥＱＭコントローラ９
０は、その動作を繰り返す。ＣＥＺ入力が事象認定動作
の終了時に低レベルであれば、ＥＱＭコントローラ９０
は試験状態を終える。

【００５３】コントローラ出力 ＥＱＭコントローラ９０からのＴＧＡＴＥ出力は、ＥＱ
Ｍコントローラ９０へのＥＶＥＮＴ入力に或る状態が発
生したとき、ＸＯＲゲート９２からのＥＱＣＫの立ち上
がりエッジで高レベルに転じる。ＴＧＡＴＥ出力は、Ｅ
ＱＭコントローラ９０へのＣ０及びＣ１入力上のコマン
ド入力に応じて、少なくとも１ＥＱＣＫサイクルの間は
高レベル状態にとどまる。高レベル活動状態ＴＧＡＴＥ
出力を使って、或る状態に応じて試験を開始させること
が出来る。

【００５４】図１の集積回路において、ＴＧＡＴＥは、
ＥＱＭ出力バスを介してＴＣＲ２２２に入力され、認定
されたＣＬＫサイクル中にＴＣＲ２ ２２内の試験回路
５４から試験データをＱ０−７データ出力バスへ出力さ
せるために使用される。この動作は「動的試験データ挿
入」と称され、図１２ないし図１５のＥＱＭプロトコー
ルと図８のＴＣＲ２ ２２相互接続図とで例示される。

【００５５】図８を参照する。この図については後に詳
しく述べる。動的試験データ挿入動作は、既にＴＣＲ２
２２内にシフトされてあった所定の試験パターンが、
予測される状態に応じてＱ０−７データ出力から出力さ
れることを可能にする。試験データは、この動作以外の
場合には図１のＩＣから出力されることとなる８進レジ
スタからの通常のデータの代わりに挿入される。この試
験データ挿入試験動作は、ＩＣの通常の動作を乱さずに
行うことの出来る動作である。希望により、図１のＴＣ
Ｒ１ １２の試験回路出力から同様にして試験データを
挿入することも出来る。

【００５６】図１２ないし図１５に、試験データを挿入
するために使うことの出来るＥＱＭの４種類のプロトコ
ールが示されている。各々のプロトコールにおいて、Ｔ
ＧＡＴＥ信号が高レベルである時に試験データがＱ０−
７データ出力に挿入される。これらのプロトコールと、
図８の回路に対するその効果とについて、以下に詳述す
る。

【００５７】動的試験データ挿入がＥＱＭコントローラ
９０へのＣＴＥＲＭ入力により内的に認定されれば、外
部の試験装置が内的に認定された試験動作の進行を追う
ことが出来る様にＣＴＥＲＭ入力が選択されてＥＱＯＵ
Ｔ出力に出力されなければならない。

【００５８】ＴＧＡＴＥＺ出力は、反転されたＴＧＡＴ
Ｅ出力である。ＴＧＡＴＥＺは、ＥＱＭコントローラ９
０へのＣ０及びＣ１入力上のコマンド入力に応じて、Ｅ
ＱＣＫサイクルの立ち上がりエッジで低レベルに転じ
る。或る状態に応じて試験を開始させるために低レベル
活動状態ＴＧＡＴＥＺ出力を使うことが出来る。

【００５９】図１のＩＣにおいて、ＴＧＡＴＥＺは、Ｅ
ＱＭ出力バスを介してＴＣＲ１ １２へ入力され、認定
されたＣＬＫ入力の少なくとも１個の期間中にＴＣＲ１
１２内の試験回路からデータをＤ０−７データ入力へ
ロードさせるために使われる。若しＴＣＲ１ １２の試
験回路に唯一のＤ０−７データ入力パターンがロードさ
れるのであれば、その試験は「動的データサンプル」動
作と称され、図１６のＥＱＭプロトコールと図９のＴＣ
Ｒ１ １２相互接続図で例示されている。

【００６０】図９を参照する。これについては以下に詳
述する。動的データサンプル動作は、Ｄ０−７データ入
力バスを介して図１のＩＣに入るデータパターンが、或
る予測される状態に応じてＴＣＲ１ １２によりサンプ
リングされることを可能にする。サンプリング後、ＭＯ
ＤＥ及びＳＣＫからの外部入力はサンプリングされたデ
ータを検査のために外へシフトさせることが出来る。こ
れらの試験動作（サンプリング及びシフト）は、ＩＣ１
０の通常の動作を乱さずに行うことの出来る動作であ
る。希望に応じて、図１のＩＣから出力されるデータ
を、ＴＣＲ２ ２２内の試験回路により同様にしてサン
プリングすることも出来る。

【００６１】図１６に、データをサンプリングするため
に使われるＥＱＭプロトコールが示されている。このプ
ロトコールにおいては、ＴＧＡＴＥＺが低レベルである
時にＣＬＫ入力の立ち上がりエッジでサンプリングされ
る。このプロトコールと、図９の回路に対するその効果
とについて以下に詳述する。

【００６２】ＴＣＲ１の試験回路に複数のＤ０−７デー
タ入力パターンがサンプリングされるのであれば、その
試験は「動的ＰＳＡ」と称され、図１７ないし図１９の
ＥＱＭプロトコールと図９のＴＣＲ１ １２相互接続と
で例示される。

【００６３】図９において、以下に詳述するが、動的Ｐ
ＳＡ動作は、Ｄ０−７データ入力バスを介して図１のＩ
Ｃに入る複数のデータパターンがＴＣＲ１ １２により
サンプリングされて圧縮されて符号定数にされることを
可能にする。ＰＳＡ動作は、Ｃ０及びＣ１上のコマンド
入力により決定される通りに、予測されるスタート状態
に応じて開始され、予測されるストップ状態に応じて停
止される。ＰＳＡ動作が完了した後、ＭＯＤＥ及びＳＣ
Ｋからの外部入力は、この符号定数を検査のために外へ
シフトさせる。これらの試験動作（ＰＳＡ及びシフト）
は、ＩＣ１０の通常の動作を乱さずに行われることの出
来る動作である。

【００６４】図１７ないし図１９において、動的ＰＳＡ
動作を実行するために使われるＥＱＭプロトコールが示
されている。このプロトコールにおいて、ＴＧＡＴＥＺ
が低レベルである時に各ＣＬＫ入力の立ち上がりエッジ
でデータがＴＣＲ１ １２でサンプリングされる。これ
らのプロトコールと、図９の回路に対するその効果とに
ついて以下に詳述する。

【００６５】動的データサンプル又は動的ＰＳＡ試験動
作がＥＱＭコントローラ９０へのＣＴＥＲＭ入力により
内的に認定されるならば、外部の試験装置が内的に認定
される試験動作の進行を追うことが出来る様にＣＴＥＲ
Ｍ入力が選択されてＥＱＯＵＴ出力に出力されなければ
ならない。

【００６６】いずれかの動的試験動作（挿入、サンプ
ル、ＰＳＡ）がＥＱＭコントローラへのＥＱＩＮ入力に
より外的に認定されるならば、ＣＴＥＲＭ、ＣＤＥＬＡ
Ｙ又はＶ＋信号が選択されてＥＱＯＵＴ出力上に出力さ
れなければならない。ＩＣ１０がＴＣＲ２ ２２からの
ＣＴＥＲＭ比較の結果を出力する必要があるときにはＣ
ＴＥＲＭが出力されなければならない。ＩＣ１０が遅延
されたＣＴＥＲＭ出力を出力する必要があるときには、
ＣＤＥＬＡＹが出力される。ＩＣ１０が大分事象認定動
作に参加しいないときには、Ｖ＋がＥＱＯＵＴに出力さ
れる。

【００６７】ＥＶＥＮＴ出力信号は、外部ＥＱＩＮ入力
又は内部ＣＴＥＲＭ入力の現在の状態（比較の結果）を
反映する非同期（非整合）ＥＱＭ出力である。どの信号
（ＥＱＩＮ又はＣＴＥＲＭ）を選択するかは、制御レジ
スタ８８からのＩ／Ｅ入力により決定される。ＥＶＥＮ
Ｔ信号は、付加的試験制御機能を実施するためにＩＣ内
の外部インタフェース論理により使用されることが出来
る。

【００６８】ＡＤＤＲＥＳＳ出力信号は、第１の（スタ
ート）ＥＸＰＤＡＴパターンと第２の（ストップ）ＥＸ
ＰＤＡＴパターンとの選択を行わせる。事象認定動作が
行われているとき、ＥＱＭコントローラ９０は低論理レ
ベルをＡＤＤＲＥＳＳ出力に出力して、ＥＱＭ出力バス
を介してＴＣＲ２ ２２の試験回路に入力されるべきも
のとしてスタートＥＸＰＤＡＴパターンを選択する。ス
タートＥＸＰＤＡＴパターンと８進レジスタ２０からの
Ｑ０−７データ出力との一致が見出された後、ＥＱＭコ
ントローラ９０は高論理レベルをＡＤＤＲＥＳＳ出力に
出力し、ＴＣＲ２ ２２の試験回路に入力されるべきも
のとしてストップＥＸＰＤＡＴパターンを選択する。

【００６９】ストップＥＸＰＤＡＴパターンと８進レジ
スタ２０からのＱ０−７データ出力との一致が見出され
た後、ＥＱＭコントローラ９０は、他の第１（スター
ト）ＥＸＰＤＡＴパターン及び第２（ストップ）ＥＸＰ
ＤＡＴパターンの組に対してスタート・アドレッシング
・シーケンス及びストップ・アドレッシング・シーケン
スを反復して行うか、又は試験状態を終える。

【００７０】ＥＱＭ走査経路内のカウンタ９６がゼロの
カウント（ＣＥＺ＝１）までデクリメントすると、ＥＱ
Ｍコントローラ９０は、事象認定動作が完了した後に、
試験状態を終える。カウンタ９６がゼロのカウント（Ｃ
ＥＺ＝０）までデクリメントしていなければ、ＥＱＭコ
ントローラ９０は、該カウンタがゼロまでデクリメント
するまで事象認定動作を反復する。

【００７１】ＡＤＤＲＥＳＳ出力は、スタートＥＸＰＤ
ＡＴパターン及びストップＥＸＰＤＡＴパターンについ
てのそれと全く同様に、ＴＣＲ２ ２２の試験回路への
スタートＣＭＰＭＳＫパターン及びストップＣＭＰＭＳ
Ｋパターンの選択を制御する。

【００７２】ＥＱＭ３０からのＡＤＤＲＥＳＳ信号は、
図６の随意のＥＸＰＤＡＴメモリ１０４及びＣＭＰＭＳ
Ｋメモリ１１２に入力される。ＡＤＤＲＥＳＳ信号は、
随意のＥＸＰＤＡＴメモリ及びＣＭＰＭＳＫメモリから
の追加のＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパター
ンにアクセスし、これらのパターンをＥＸＰＤＡＴレジ
スタ及びＣＭＰＭＳＫレジスタにロードするために使わ
れる。これらのメモリは、ＡＤＤＲＥＳＳ信号の低レベ
ルから高レベルへの遷移時に次のＥＸＰＤＡＴパターン
及びＣＭＰＭＳＫパターンをアドレス指定して出力す
る。該メモリから出力されるパターンは、ＡＤＤＲＥＳ
Ｓ信号の高レベルから低レベルへの遷移時にＥＸＰＤＡ
Ｔレジスタ及びＣＭＰＭＳＫレジスタにロードされる。
この様にして、その後のスタート及びストップ事象認定
動作のためにスタート及びストップＥＸＰＤＡＴパター
ン及びＣＭＰＭＳＫパターンの新しい組を使用すること
が可能となる。

【００７３】ＥＱＭコントローラ９０からのＣＫＣＮＴ
（クロックカウンタ）出力信号は、ＥＱＭ走査経路内の
カウンタ９６をデクリメントするために使われるストロ
ーブ出力である。高レベル活動状態ＣＫＣＮＴ出力スト
ローブは、ＥＱＣＫの立ち下がりエッジで発生する。

【００７４】走査経路 図６において、走査経路がＥＱＭ３０内に存在すること
が分かる。ＭＯＤＥ入力及びＳＣＫ入力に外部制御を入
力して、データをＥＱＭ走査経路を通してシフトさせる
ことが出来る。この走査経路は３個の部分、即ち、ＥＱ
Ｍ制御レジスタ８８、ＥＱＭカウンタ９６、及びスター
ト及びストップＥＸＰＤＡＴデータ部９８、スタート及
びストップＣＭＰＭＳＫデータ部１０６に別れている。

【００７５】ＥＱＭ制御レジスタ８８は、ＥＱＭ３０が
その事象認定機能を実行するのに要するコマンド・ビッ
ト及びコンフィギュレーション・ビットを内蔵してい
る。ＥＱＭ制御レジスタ８８は、ＩＲＥＧ３４からのＥ
ＱＥＮＡ入力がＥＱＭコントローラ９０を作動可能にす
る前にセットされる。ＥＱＥＮＡ入力が高レベルにセッ
トされると、ＥＱＭコントローラ９０は該制御レジスタ
内の２ビットコマンド（Ｃ０及びＣ１）に応答して試験
動作を行う。

【００７６】事象認定動作を反復させるべき同数をＥＱ
Ｍカウンタ９６に走査動作時にロードして、該カウンタ
にロードされた回数だけ事象認定動作を反復させること
が出来る。ＥＱＭカウンタ９６は各事象認定動作の開始
時にＥＱＭコントローラ９０からのＣＫＣＮＴ出力によ
りデクリメントされる。該カウンタがゼロ値までデクリ
メントすると、該カウンタはカウント・イコール・ゼロ
（ＣＥＺ）をＥＱＭコントローラ９０へ出力し、該ＥＱ
Ｍコントローラによる事象認定動作の反復を停止させ、
試験終了状態とする。

【００７７】走査経路内のスタート／ストップＥＸＰＤ
ＡＴ部９８及びスタート／ストップＣＭＰＭＳＫ部１０
６は、ＥＱＭ出力バスを介してＴＣＲ２ ２２内の試験
回路に入力されるパターンを内蔵している。図６におい
ては、各パターン（スタートＥＸＰＤＡＴ、ストップＥ
ＸＰＤＡＴ、スタートＣＭＰＭＳＫ、ストップＣＭＰＭ
ＳＫ）について唯一のレジスタが示されているが、ＥＸ
ＰＤＡＴデータパターン及びＣＭＰＭＳＫデータパター
ンの複数の組でＥＱＭ３０がスタートシーケンス及び／
又はストップシーケンスを繰り返すことが出来る様にす
るために、スタートＥＸＰＤＡＴデータパターン、スト
ップＥＸＰＤＡＴデータパターン、スタートＣＭＰＭＳ
Ｋデータパターン、ストップＣＭＰＭＳＫデータパター
ンの複数の組をＥＱＭ走査経路の後の随意のメモリ１０
４及び１１２に格納することが出来る。希望に応じて、
ＴＣＲ２ ２２が出力データを比較するのと同様にして
入力データを比較するために同様のスタート／ストップ
ＥＸＰＤＡＴ部及びスタート／ストップＣＭＰＭＳＫ部
をＴＣＲ１ １２に設けることが出来る。

【００７８】通常作動時には、図１のＩＣ１０は８個の
データ入力（Ｄ０−７）と、８個のデータ出力（Ｑ０−
７）と、クロック入力（ＣＬＫ）と、トリステート出力
制御入力（ＯＣ）とを有する標準的８進レジスタとして
機能する。Ｄ０−７入力に現れるデータは、８進レジス
タ２０にロードされ、ＣＬＫ入力が加えられた時にＱ０
−７出力から出力される。ＯＣ入力が活動状態にされる
と、Ｑ０−７出力バッファー２４はトリステート状態に
される。出力がトリステートである間は、ＣＬＫ入力
は、Ｄ０−７入力に現れるデータを８進レジスタ２０に
ロードすることが出来る。

【００７９】ＩＣ１０が作動している間は、外部ＭＯＤ
Ｅ及びＳＣＫ入力は、ＩＲＥＧ３４又は選択されたデー
タレジスタ（境界走査経路〔ＴＣ１、ＴＣ２、ＴＣＲ
１、ＴＣＲ２〕、ＥＱＭ走査経路、又はバイパス走査経
路）を通してＳＤＩ入力からＳＤＯ出力へデータをシフ
トさせることが出来る。通常動作時にデータを装置内へ
シフトさせることが出来るので、機能しているＩＣ１０
に干渉せずにオンライン試験命令をバックグラウンドに
入れて実行させることが出来る。

【００８０】出力試験レジスタの回路の詳細 図８に、ＴＣＲ２ ２２との相互接続が詳しく示されて
いる。シリアル・データ経路は、ＳＤＩ入力を介してＴ
ＣＲ２ ２２に入り、各試験回路５４を通過し、ＳＤＯ
入力を介してＴＣＲ２ ２２から出力される。このシリ
アル・データ経路は、ＴＣＲ２ ２２の試験回路５４の
ローディング及びアンローディングを可能にする。フィ
ードバック入力（ＦＢＩ）は、論理低レベルに結合さ
れ、ＴＣＲ２ ２２に入り、各試験回路の多項式フィー
ドバック回路（図４参照）を通過し、フィードバック出
力（ＦＢＯ）を介してＴＣＲ２ ２２から出力される。
このフィードバック経路は、ＰＳＡ動作時に必要とされ
る。

【００８１】通常動作時には、８進レジスタ２０からの
出力データ（Ｑ０−７）は、ＴＣＲ２ ２２に入り、試
験回路を通過して、ＴＣＲ２ ２２及びＩＣ１０からＱ
０−７データ出力に出力される。

【００８２】ＴＣＲ２ ２２の８個の試験回路５４のた
めの制御は、ＴＣＫ′、ＨＯＬＤ、Ｂ２′、Ａ２′、Ｄ
ＭＸ′、ＥＸＰＤＡＴ、ＰＴＡＰ及びＣＭＰＭＳＫ入力
に入力される。ＨＯＬＤ入力は試験ポート４８から直接
到来する。ＥＸＰＤＡＴ及びＣＭＰＭＳＫ入力はＥＱＭ
３０から直接到来する。ＰＴＡＰ入力は、所望のフィー
ドバック多項式をセットするために高レベル又は低レベ
ルに配線される。ＴＣＲ２ ２２からのＣＴＥＲＭ出力
は、ＡＮＤゲート１３６の出力から生じる。ＴＣＲ２
２２中の８個の試験回路からの８個のＣＭＰＯＵＴ出力
はＡＮＤゲート１３６に入力される。ＣＴＥＲＭ出力
は、ＥＱＭ３０に入力され、Ｑ０−７、データ入力とＥ
ＱＭ３０からのＥＸＰＤＡＴ入力とが一致した時には高
レベルにセットされる。希望に応じて、入ってくるデー
タＤ０−７に対する事象認定を可能にするために、同様
の比較回路及び関連の入力及び出力をＴＣＲ１ １２に
設けることが出来る。

【００８３】ＴＣＫ′入力はマルチプレクサ１３８から
生じ、このマルチプレクサは、ＴＣＫ′に中継されるべ
きものとして、試験ポートからのＴＣＫ出力又はＴＣ２
１６の出力からのＩＣのＣＬＫ′入力を選択する。ど
の入力をＴＣＫ′に中継するかの選択は、ＩＲＥＧ１３
４からのＣＫＳＥＬ出力により決定される。動的ＰＳＡ
試験時には、ＣＬＫ′入力はＴＣＫに中継されるので、
ＴＣＲ２ ２２の試験回路はＩＣ１０の動作と同期化さ
れる。オフライン試験時には、又は走査動作時には、試
験ポート４８からのＴＣＫ出力はＴＣＫ′に中継される
ので、試験回路５４は外部走査クロックと同期化され
る。

【００８４】Ａ２′及びＢ２′入力はマルチプレクサ１
４０から生じ、このマルチプレクサは、ＥＱＭ３０から
のＴＧＡＴＥＺ出力又は試験ポート４８からのＡ及びＢ
出力を選択してＡ２′及びＢ２′信号を駆動する。どの
入力がＡ２′及びＢ２′へ中継されるかは、ＩＲＥＧ３
４からのＣＫＳＥＬ出力によって決定される。動的ＰＳ
Ａ試験時には、ＴＧＡＴＥＺ出力はＡ２′及びＢ２′の
両方を駆動するので、これらはＥＱＭ３０により制御さ
れ得る。オフライン試験時には、ＡはＡ２′を駆動しＢ
はＢ２′を駆動するので、これらはオフライン試験及び
走査動作時に試験ポート４８により制御されることが出
来る。

【００８５】ＤＭＸ′入力はマルチプレクサ１４２から
生じ、このマルチプレクサは、ＤＭＸ′に中継されるべ
きものとして、ＩＲＥＧ３４からのＤＭＸ出力又はＥＱ
Ｍ３０からのＴＧＡＴＥ出力を選択する。どの入力をＤ
ＭＸ′へ中継するかの選択は、ＩＲＥＧ３４からのＤＭ
ＳＥＬ出力により決定される。動的試験データ挿入時に
は、ＥＱＭ３０からのＴＧＡＴＥ出力がＤＭＸ′に中継
されるので、これはＥＱＭ３０により制御されることと
なる。オフライン試験時又は走査動作時には、ＩＲＥＧ
３４からのＤＭＸ出力がＤＭＸ′に中継されるので、こ
れは試験ポート４８により制御されることとなる。

【００８６】入力試験レジスタの回路の詳細 図９に、ＴＣＲ１ １２との相互接続が詳しく示されて
いる。シリアル・データ経路は、ＳＤＩ入力を介してＴ
ＣＲ１ １２に入り、各試験回路５４を通過し、ＳＤＯ
出力を介してＴＣＲ１ １２から出力される。このシリ
アル・データ経路は、ＴＣＲ１ １２の試験回路のロー
ディング及びアンローディングを可能にするものであ
る。フィードバック入力（ＦＢＩ）はＴＣＲ１ １２に
入り、各試験回路の多項式フィードバック回路（図３参
照）を通過し、フィードバック出力（ＦＢＯ）を介して
ＴＣＲ１ １２から出力される。第フィードバック経路
は、ＰＳＡ動作時に必要となる。

【００８７】ＦＢＯは、ＴＣＲ１ １２及びＴＣＲ２
２２の数個の試験回路の排他的ＯＲゲートを表すので、
図９ではフィードバック結果（ＦＢＲ）と呼ばれてい
る。図１０において、ＴＣＲ２ ２２からＴＣＲ１ １
２へのフィードバック経路の全体が示されている。ＦＢ
Ｒ信号は、ＴＣ２からのＳＤＩ入力と共にマルチプレク
サ１４３に入力される。命令レジスタからのフィードバ
ック選択（ＦＢＳＥＬ）信号は、ＴＣＲ１ １２のＳＤ
Ｉ入力に中継される。オンライン動的ＰＳＡ試験時に
は、ＦＢＲ入力がＳＤＩに中継される。オフライン試験
時又は走査動作時には、ＴＣ２からのＳＤＩ入力がＴＣ
Ｒ１ １２のＳＤＩ入力に中継される。

【００８８】通常動作時には、入力データ（Ｄ０−
７′）はＴＣＲ１ １２に入り、試験回路５４を通過
し、ＴＣＲ１ １２から８進レジスタの入力（Ｄ０−
７′）に出力される。

【００８９】図９を再び参照する。ＴＣＲ１ １２（図
９）の８個の試験回路に対する制御は、ＴＣＫ′、ＨＯ
ＬＤ、Ｂ１′、Ａ１′、ＤＭＸ、ＥＸＰＤＡＴ、ＣＭＰ
ＭＳＫ、ＰＴＡＰ、ＤＡＴＭＳＫ及びＰＳＡＥＮＡ入力
に入力される。ＨＯＬＤ入力は試験ポート４８から直接
到来する。ＥＸＰＤＡＴ入力及びＣＭＰＭＳＫ入力は、
ＥＱＭ３０から直接到来する。ＤＭＸ入力及びＰＳＡＥ
ＮＡ入力はＩＲＥＧ３４から直接到来する。ＤＡＴＭＳ
Ｋ入力は高論理レベルに結合されている。ＰＴＡＰ入力
は、所望のフィードバック多項式をセットするために高
レベル又は低レベルに配線される。

【００９０】ＴＣＫ′入力はマルチプレクサ１４４から
生じ、このマルチプレクサは、ＴＣＫ′に中継されるべ
きものとして、試験ポート４８からのＴＣＫ出力又は図
１のＴＣ１ １２の出力からのＩＣのＣＬＫ′入力を選
択する。どの入力をＴＣＫ′に中継するかの選択は、Ｉ
ＲＥＧからのＣＫＳＥＬ出力により決定される。動的Ｐ
ＳＡ試験時には、ＣＬＫ入力が同期装置１４６を通して
ＴＣＫ′に中継されるので、ＴＣＲ１ １２の試験回路
５４はＩＣ１０の動作と同期化される。オフライン試験
時又は走査動作時には、試験ポート４８からのＴＣＫ出
力がＴＣＫ′に中継されるので、試験回路５４は外部走
査クロックと同期化される。

【００９１】Ａ１′入力及びＢ１′入力はマルチプレク
サ１４８から到来する。マルチプレクサ１４８は、ＩＲ
ＥＧ１３４からのＣＫＳＥＬ出力により制御される。動
的ＰＳＡ動作時には、マルチプレクサ１４８はＡ１′入
力を高論理レベルに、Ｂ１′入力をＥＱＭ３０からのＴ
ＧＡＴＥＺ出力に、中継する。この構成では、Ａ１′入
力は高レベルに固定され、Ｂ１′入力はＥＱＭ３０によ
り制御され得る。オフライン試験時には、ＡはＡ１′を
駆動しＢはＢ１′を駆動するので、これらはオフライン
試験及び走査動作時に試験ポート４８により制御され得
る。

【００９２】事象認定プロトコール 事象認定思想を規則正しく働かせるために、組の標準的
プロトコールが定義されている。図１１ａないし図１１
ｅは、回路中の複数のＩＣのＥＱＭ３０間の共同を可能
にする一組の事象認定プロトコールを示す。これらの事
象認定プロトコールは、この明細書に記載した種類のオ
ンライン試験を実行するのに必要なタイミングと制御と
を提供する。一組の標準的事象認定プロトコールにこだ
わることにより、全てのＩＣデザインが或る状態に応じ
て共同して高等な試験動作を実行し得る様になる。

【００９３】図１１ａは、ＥＱＭコントローラ９０の事
象コマンド・インタプリタの動作を示すフローチャート
である。初めに、ブロック１５０に示されている様に、
コントローラはアイドル状態である。コントローラはＥ
ＱＥＮＡ信号を監視し、ＥＱＥＮＡがゼロに等しい間
は、コントローラはアイドル状態にとどまる。ＥＱＥＮ
Ａが１に等しいときには、事象コマンド・インタプリタ
はアイドル状態を脱して、ブロック１５２に示されてい
る。様にプロトコールに入る。事象コマンド・インタプ
リタが入るプロトコールは、Ｃ０制御信号及びＣ１制御
信号の値に依存する。Ｃ０がゼロに等しくて且つＣ１が
ゼロに等しければ、ブロック１５４に示されているプロ
トコール１に入る。Ｃ０が１に等しく、Ｃ１が０に等し
ければ、ブロック１５６に示されているプロトコール２
に入る。Ｃ０が０に等しく、Ｃ１が１に等しければ、ブ
ロック１５８に示されているプロトコール３に入る。Ｃ
０が１に等しく、Ｃ１が１に等しければ、ブロック１６
０に示されているプロトコール４に入る。該プロトコー
ル完了後、ＥＱＥＮＡ信号が１から０へ変化するまで、
試験終了状態１６２に入る。ＥＱＥＮＡが０に等しくな
った時、再びアイドルモード１５０となる。

【００９４】図１１ｂは、ＥＱＭコントローラ９０への
事象（ＥＶＥＮＴ）入力上の予測される状態に応じて単
一の試験動作が実行されることを可能にするプロトコー
ルを示す。図１１ａを参照すると、ＥＱＥＮＡ入力が高
レベルにセットされているときにＣ０＝０で且つＣ１＝
０ならば、ＥＱＭコントローラ９０はアイドル状態を脱
して、事象コマンド・インタプリタ状態を介してプロト
コール１状態図に入る。アイドル状態でプロトコール１
の間は、ＥＱＭコントローラ９０のＡＤＤＲＥＳＳ出力
は低レベルにとどまり、スタートＥＸＰＤＡＴパターン
及びＣＭＰＭＳパターンをＴＣＲ２ ２２へ出力する
（図８）。

【００９５】プロトコール１状態図に入った後、ＥＱＭ
はブロック１６４に示されているＤＥＣＮＴ状態に移行
する。ＤＥＣＮＴ状態では、ＥＱＭ３０は、ＥＱＭ走査
経路（図６）のカウンタをデクリメントさせるＣＫＣＮ
Ｔ信号を出力する。プロトコール１が反復される回数
が、走査動作を介してカウンタ９６にロードされてい
る。ＤＥＣＮＴ状態からＥＱＭ３０はポーリング状態
（ブロック１６６）に入る。

【００９６】ポーリング状態においては、ＥＱＭ３０
は、事象入力の状態を検査する。若し事象入力が低レベ
ルであれば、ＥＱＭ３０はポーリング状態にとどまる。
事象入力が高レベルであれば、ＥＱＭはポーリング状態
から試験実行状態（ブロック１６８）に移行する。

【００９７】試験実行状態では、ＥＱＭ３０からのＴＧ
ＡＴＥ及びＴＧＡＴＥＺ出力はそれぞれ高レベル及び低
レベルにセットされる。オンライン試験動作（動的デー
タサンプル又は動的試験データ挿入）は、試験実行状態
においてＴＧＡＴＥ及びＴＧＡＴＥＺ入力がそれぞれ高
レベル及び低レベルである時に実行される。

【００９８】試験実行状態から、ＥＱＭ３０は待機状態
（ブロック１７０）に入る。待機状態に入った後、ＥＱ
Ｍ３０からのＴＧＡＴＥ及びＴＧＡＴＥＺ出力はそれぞ
れ低レベル及び高レベルに戻され、オンライン試験動作
を終わらせる。ＥＱＭ３０は、事象入力が高レベルであ
る間は待機状態にとどまる。事象入力が低レベルとなっ
た後、ＥＱＭ３０は、（１）ＣＥＺ入力が高レベルであ
ればＤＥＣＮＴ状態（ブロック１６４）に移行してプロ
トコール１試験動作を反復し、或いは（２）ＣＥＺ入力
が低レベルであればプロトコール１試験動作を終わらせ
て試験終了状態（ブロック１６２）に入る。

【００９９】ＥＱＥＮＡ入力が高レベルである間は、Ｅ
ＱＭ３０は試験終了状態に止まる。ＥＱＥＮＡが低レベ
ルにセットされると、ＥＱＭはアイドル状態に入り、こ
の状態にとどまる。

【０１００】ＥＱＭプロトコール２は、予測される状態
がＥＱＭコントローラ９０の事象入力に入力されている
間に試験動作が行われることを可能にする。図１１ａに
おいて、ＥＱＥＮＡ入力が高レベルにセットされている
時にＣ０−１でＣ１−０であれば、ＥＱＭコントローラ
９０はアイドル状態を脱して、事象コマンド・インタプ
リタ状態を介して図１１ｃに示されているプロトコール
２状態図に入る。アイドル状態においてプロトコール２
の間は、ＥＱＭコントローラ９０からのＡＤＤＲＥＳＳ
出力は低レベルにとどまってスタートＥＸＰＤＡＴパタ
ーン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２へ出力
させる（図８参照）。

【０１０１】プロトコール２は図１１ｃに示されてい
る。プロトコール２とプロトコール１との唯一の差異
は、プロトコール２においては試験動作は事象入力が高
レベルである限りは継続するのに対して、プロトコール
１では、事象入力が高レベルとなっている時間の長さに
関わらずに只１回の試験動作が行われるという点にあ
る。

【０１０２】図１１ｄに示されているプロトコール３
は、ＥＱＭコントローラ９０への事象入力上のスタート
状態からストップ状態までの間の期間にわたって試験動
作が行われることを可能にする。ＥＱＥＮＡ入力が高レ
ベルにセットされている時にＣ０＝０であり且つＣ１＝
１であれば、ＥＱＭコントローラ９０はアイドル状態を
脱して事象コマンド・インタプリタ状態を介してプロト
コール３状態図に入る。アイドル状態時にはＥＱＭコン
トローラ９０からのＡＤＤＲＥＳＳ出力は低レベルであ
り、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパ
ターンをＴＣＲ２２２へ出力する。

【０１０３】プロトコール３状態図に入った後、ＥＱＭ
３０はＤＥＣＮＴ状態（ブロック１７０）に移行する。
ＤＥＣＮＴ状態時にはＥＱＭアドレス出力は低レベル
で、スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパ
ターンをＴＣＲ２ ２２へ出力する。ＤＥＣＮＴ状態で
は、ＥＱＭ３０はＣＫＣＮＴ信号を出力してＥＱＭ走査
経路（図６）中のカウンタをデクリメントする。このカ
ウンタには、プロトコール３が反復されるべき回数が、
走査経路を介してロードされてある。ＤＥＣＮＴ状態か
ら、ＥＱＭ３０ ３０はポーリング状態に入る。

【０１０４】ポーリング状態（ブロック１７２）では、
ＥＱＭ３０は事象入力の状態を検査する。ＥＱＭコント
ローラ９０からのアドレス出力はポーリング状態時には
低レベルにとどまる。若し事象入力が低レベルであれ
ば、ＥＱＭ３０はポーリング状態にとどまる。若し事象
入力が高レベルであれば、ＥＱＭ３０はポーリング状態
からスタート状態へ移行する。

【０１０５】スタート状態（ブロック１７４）では、Ｅ
ＱＭ３０からのＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力
は、それぞれ、高レベル及び低レベルにセットされる。
ＥＱＭコントローラ９０からのアドレス出力はスタート
状態時には低レベルにとどまる。実行されるべきオンラ
イン試験動作（動的ＰＳＡ又は動的試験データ挿入）
は、スタート状態においてＴＧＡＴＥ出力及びＴＧＡＴ
ＥＺ出力がそれぞれ高レベル及び低レベルにセットされ
た時に開始される。ＥＱＭ３０は、事象入力が高レベル
である間はスタート状態にとどまる。事象入力が低レベ
ルになると、ＥＱＭ３０はスタート状態から試験実行状
態（ブロック１６５）へ移行する。

【０１０６】試験実行状態では、ＴＧＡＴＥ出力及びＴ
ＧＡＴＥＺ出力はそれぞれ高レベル及び低レベルにとど
まり、スタート状態で開始された試験動作が継続する。
ＥＱＭコントローラ９０からのアドレス出力は、試験実
行状態で高レベルにセットされ、ストップＥＸＰＤＡＴ
パターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２へ
出力する。ＥＱＭ３０は、事象入力が低レベルである間
は試験実行状態にとどまる。事象入力が高レベルとなっ
た時、ＥＱＭ３０は試験実行状態からストップ状態（ブ
ロック１７８）へ移行する。

【０１０７】ストップ状態では、ＥＱＭ３０からのＴＧ
ＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ低レベル
及び高レベルにセットし直され、オンライン試験動作を
終わらせる。ＥＱＭコントローラ９０からのアドレス出
力は、ストップ状態時には高レベルにとどまる。ＥＱＭ
３０は、事象入力が高レベルである間はストップ状態に
とどまる。事象入力が低レベルに転じた後、ＥＱＭ３０
は（１）ＣＥＺ入力が高レベルであればＤＥＣＮＴ状態
（ブロック１７０）に移行してプロトコール３試験動作
を反復し、或いは（２）ＣＥＺ入力が低レベルであれば
プロトコール３試験動作を終わらせて試験終了状態に入
る。

【０１０８】ＥＱＭ３０は、ＥＱＥＮＡ入力が高レベル
である間は試験終了状態にとどまる。ＥＱＥＮＡが低レ
ベルにセットされた時、ＥＱＭ３０はアイドル状態に移
行し、この状態にとどまる。ＥＱＭコントローラからの
アドレス出力は、試験終了状態で低レベルにセットされ
る。

【０１０９】図１１ｅは、プロトコール４のフローチャ
ートを示す。このプロトコールは、ＥＱＭコントローラ
９０への事象入力のスタート状態とストップ状態との間
の期間にわたって試験動作の実行を可能にする点におい
てプロトコール３と類似している。しかし、プロトコー
ル４は、スタートプロトコール及びストッププロトコー
ルの間に埋め込まれた休止プロトコール及び再開プロト
コールを含んでいる。この能力により、既に開始された
試験動作を、ＥＱＭコントローラ９０への事象入力の休
止状態及び再開状態の間の期間にわたって一時的に中断
させることが出来る。

【０１１０】このプロトコールは、取られる符号定数に
包含されるべきでないデータ部分を削除することを可能
にするものであるので、動的ＰＳＡ試験動作時に役立
つ。例えば、メモリアクセスルーチンの或るアドレスに
符号定数が必要であれば、このプロトコールを使って、
所望のスタートアドレスの発生時にＰＳＡを開始させ、
その後、希望しないアドレスが発生したら休止させ、ス
トップアドレスが見出されるまでは、所望のアドレスが
発生したら再開させることが出来る。

【０１１１】図１１ａにおいて、ＥＱＥＮＡ入力が高レ
ベルにセットされているときにＣ０＝１で且つＣ１＝１
であれば、ＥＱＭコントローラはアイドル状態を脱し
て、事象コマンド・インタプリタ状態を介して図１１ｅ
に示されているプロトコール４状態図に入る。ＥＱＭコ
ントローラ９０からのアドレス出力は、アイドル状態時
に低レベルで、スタートＥＸＰＤＡＴパターン及びＣＭ
ＰＭＳＫパターンをＴＣＲ２ ２２へ出力する。

【０１１２】プロトコール４状態図に入った後、ＥＱＭ
３０はＤＥＣＮＴ状態（ブロック１８０）に移行する。
ＥＱＭコントローラ９０からのアドレス出力は、ＤＥＣ
ＮＴ状態時には低レベルにとどまる。ＤＥＣＮＴ状態で
は、ＥＱＭ３０はＣＫＣＮＴ信号を出力して、ＥＱＭ走
査経路中のカウンタ９６をデクリメントする。カウンタ
９６には、プロトコール４が反復されるべき回数がロー
ドされてある。ＤＥＣＮＴ状態からＥＱＭ３０はポーリ
ング状態（ブロック１８２）に入る。

【０１１３】ポーリング状態では、ＥＱＭ３０は事象入
力の状態を検査する。ＥＱＭコントローラ９０からのア
ドレス出力は、ポーリング状態時には低レベルにとどま
る。事象入力が低レベルであれば、ＥＱＭ３０はポーリ
ング状態にとどまる。事象入力が高レベルであれば、Ｅ
ＱＭ３０はポーリング状態からスタート状態（ブロック
１８４）に移行する。

【０１１４】スタート状態では、ＥＱＭ３０からのＴＧ
ＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ高レベル
及び低レベルにセットされる。スタート状態時には、Ｅ
ＱＭコントローラ９０からのアドレス出力は低レベルに
とどまる。実行されるべきオンライン試験動作（動的Ｐ
ＳＡ又は動的試験データ挿入）は、スタート状態でＴＧ
ＡＴＥ出力及びＴＧＡＴＥＺ出力がそれぞれ高レベル及
び低レベルにセットされた時に開始される。ＥＱＭ３０
は、事象入力が高レベルである間はスタート状態にとど
まる。事象入力が低レベルになった時、ＥＱＭ３０はス
タート状態から試験実行状態（ブロック１８６）へ移行
する。

【０１１５】試験実行状態では、ＴＧＡＴＥ出力及びＴ
ＧＡＴＥＺ出力はそれぞれ高レベル及び低レベルにとど
まり、スタート状態で開始された試験動作は継続する。
ＥＱＭコントローラ９０からのアドレス出力は、試験実
行状態では高レベルにセットされてストップＥＸＰＤＡ
Ｔパターン及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２
へ出力する。ＥＱＭ３０は、事象入力が低レベルである
間は試験実行状態にとどまる。事象入力が高レベルにな
ると、ＥＱＭ３０は試験実行状態から休止状態（ブロッ
ク１８８）へ移行する。

【０１１６】休止状態では、ＥＱＭ３０からのＴＧＡＴ
Ｅ出力及びＴＧＡＴＥＺ出力はそれぞれ低レベル及び高
レベルにセットし直されて、オンライン試験動作を中断
させる。ＥＱＭコントローラ９０からのアドレス出力
は、休止状態時には高レベルにとどまる。ＥＱＭ３０
は、事象入力が高レベルである間は休止状態にとどま
る。事象入力が低レベルに転じた後、ＥＱＭ３０は休止
状態から待機状態（ブロック１９０）へ移行する。

【０１１７】ＥＱＭ３０は、事象入力が低レベルである
間は待機状態にとどまる。ＥＱＭコントローラ９０から
のアドレス出力は、待機状態で低レベルにセットされて
スタートＥＸＰＤＡＴパターン及びＣＭＰＭＳＫパター
ンをＴＣＲ２ ２２へ出力する。待機状態で、ＥＱＭ３
０からのＴＧＡＴＥ出力及びＴＧＡＴＥＺ出力は、それ
ぞれ低レベル及び高レベルにとどまる。事象入力が高レ
ベルに転じた後、ＥＱＭ３０は待機状態から休止状態
（ブロック１９２）へ移行する。

【０１１８】再開状態では、ＥＱＭ３０からのＴＧＡＴ
Ｅ出力及びＴＧＡＴＥＺ出力はそれぞれ高レベル及び低
レベルにセットされて、オンライン試験動作を再開させ
る。ＥＱＭコントローラ９０からのアドレス出力は、再
開状態時には低レベルにとどまる。ＥＱＭ３０は、事象
入力が高レベルである間は再開状態にとどまる。事象入
力が低レベルに転じた後、ＥＱＭ３０は再開状態から試
験実行状態（ブロック１９４）へ移行する。

【０１１９】試験実行状態では、ＴＧＡＴＥ出力及びＴ
ＧＡＴＥＺ出力はそれぞれ高レベル及び低レベルにとど
まり、再開状態で再開された試験動作が続く。ＥＱＭコ
ントローラ９０からのアドレス出力は、試験実行状態で
高レベルにセットされてストップＥＸＰＤＡＴパターン
及びＣＭＰＭＳＫパターンをＴＣＲ２ ２２へ出力す
る。ＥＱＭ３０は、事象入力が低レベルである間は試験
実行状態に止まる。事象入力が高レベルになった時、Ｅ
ＱＭ３０は試験実行状態からストップ状態（ブロック１
９６）へ移行する。

【０１２０】ストップ状態では、ＥＱＭ３０からのＴＧ
ＡＴＥ出力及びＴＧＡＴＥＺ出力は、それぞれ低レベル
及び高レベルにセットし直され。オンライン試験動作を
終わらせる。ＥＱＭコントローラ９０からのアドレス出
力はストップ状態時には高レベルにとどまる。ＥＱＭ３
０は、事象入力が高レベルである間はストップ状態にと
どまる。事象入力が低レベルに転じた後、ＥＱＭ３０は
（１）ＣＥＺ入力が高レベルであればＤＥＣＮＴ状態へ
移行してプロトコール４試験動作を反復し、或いは
（２）ＣＥＺ入力が低レベルであればプロトコール４試
験動作を終わらせて試験終了状態（ブロック１６２）に
入る。

【０１２１】ＥＱＭ３０は、ＥＱＥＮＡ入力が高レベル
である間は試験終了状態にとどまる。ＥＱＥＮＡが低レ
ベルにセットされた時、ＥＱＭ３０はアイドル状態に移
行して、この状態にとどまる。ＥＱＭコントローラ９０
からのアドレス出力は、試験終了状態で低レベルにセッ
トされる。

【０１２２】ＥＱＭ制御レジスタ８８のコマンドビット
（Ｃ０，Ｃ１，Ｃ２，Ｃ３・・・）の数を増やすことに
より、追加のプロトコールをＥＱＭに包含させることが
出来る。これらの追加のプロトコールのうちの或るもの
は、試験動作を制御するＥＱＭの能力を拡張するため
に、スタート状態とストップ状態との間に埋め込まれた
複数の休止状態及び再開状態を有する。これらのプロト
コールは、主スタート状態及びストップ状態間の休止状
態及び再開状態の数を増すために、以下の形： （スタート）・・・・（休止１／再開１）・・・・（休
止２／再開２）・・・・・・（休止ｎ／再開ｎ）・・・
・（ストップ） である。

【０１２３】また、他の試験及び／又は機能的目的を支
援するＩＣ間の通信を提供するために他のプロトコール
フォーマットを加えることが出来る。

【０１２４】動的試験命令 動的試験データ挿入命令は、先の走査動作を介してＴＣ
Ｒ２ ２２に入力された試験パターンが或る状態に応じ
てＱ０−７出力に挿入されることを可能にする。この応
答は、図１のＩＣ１０の出力境界で局所的に発生する状
態であることもあり、図５に示されている或る範囲にわ
たるＩＣ群で発生する状態であっても良い。以下の命令
は、改良された試験レジスタが実行することの出来る試
験データ挿入動作の種類を定義する。

【０１２５】図１２に示されている単一試験データ挿入
命令は、認定されたＣＬＫ入力時にＱ０−７出力から試
験データが挿入されることを可能にする。この命令は、
プロトコール１ＥＱＭコマンドを使用して作用する。図
１２のプロトコール１の例では、ＥＱＭからのＴＧＡＴ
Ｅ出力がＣＬＫ′“Ｃ”の立ち上がりエッジで高レベル
にセットされる時に試験データが挿入される。ＴＧＡＴ
Ｅ出力は、図８のマルチプレクサ１４２を介してＴＣＲ
２ ２２のＤＭＸ′入力に中継される。ＴＣＲ２ ２２
の試験回路は、そのＤＭＸ入力上の高レベル入力に応答
して、その出力ラッチ（図４参照）に格納されている値
を追い出すべくＤＯＵＴ出力を転換する。挿入動作時に
は、ＴＣＲ２ ２２への制御入力は、試験データ挿入動
作を妨げない場所に配置される。

【０１２６】この命令は、状態機械の挙動を修正する次
の状態パターンを試験レジスタにより挿入させることが
出来るので、改良された試験レジスタを使う状態機械の
設計に役立つ。挿入機能を介して分岐動作が可能とな
る。

【０１２７】図１３は、拡張された単一試験データ挿入
命令（プロトコール２）を示す。この命令は、ＥＱＭコ
ントローラ９０への事象入力が高レベルにセットされて
いる間に試験データがＩＣ１０のＱ０−７出力から挿入
されることを可能にするものである。この命令は、プロ
トコール２ＥＱＭコマンドを使って作用し、単一試験デ
ータ挿入命令に類似している。図１２のプロトコール２
の例では、試験データはＣＬＫ′“Ｃ”の立ち上がりエ
ッジからＣＬＫ′“Ｆ”の立ち上がりエッジまでＱ０−
７出力から挿入される。ＴＧＡＴＥ出力は、図８のマル
チプレクサ１４２を介してＴＣＲ２ ２２へのＤＭＳ′
入力に中継されている。ＴＣＲ２ ２２の試験回路５４
は、そのＤＭＸ入力上の高レベル入力に応答して、その
ＤＯＵＴ出力を転換して、その出力ラッチ（図４参照）
に格納されている値を追い出す。

【０１２８】この命令は、試験データがＱ０−７出力
の、拡張された範囲に出力されることを可能にするとい
う事実の故に有益である。この能力を使えば、通常動作
時に故障をシステムバス上に挿入して、故障許可設計が
それ自身を再構成して通常動作を維持することが出来る
か否かを調べることが出来る。

【０１２９】図１４のスタート／ストップ試験データ挿
入命令は、スタート状態とストップ状態との間の期間に
試験データをＱ０−７出力から挿入することを可能にす
る。この命令はプロトコール３ＥＱＭコマンドを使う。
図１４のプロトコール３の例では、試験データはＴＧＡ
ＴＥ出力が高レベルにセットされている間に挿入され
る。ＴＧＡＴＥ出力は、スタート状態が見出されるとき
に高レベルにセットされ、ストップ状態が見出されるま
では高レベルにとどまる。ＴＣＲ２ ２２の試験回路
は、プロトコール１命令で説明したように高レベルＴＧ
ＡＴＥ入力に応答する。

【０１３０】この命令は、拡張された期間にわたる、試
験レジスタＱ０−７出力での試験パターンの挿入を可能
にする。この機能の有益な能力は、故障を試験レジスタ
から強制的に出力させることが出来ることである。

【０１３１】図１５のスタート／休止／再開／ストップ
・試験データ挿入命令は、第１のスタート及びストップ
状態間の期間中に試験データをＱ０−７出力から挿入
し、次に再び第２のスタート及びストップ状態で挿入す
ることを可能にするものである。この命令はプロトコー
ル４ＥＱＭコマンドを使う。図１５のプロトコール４の
例では、試験データはＴＧＡＴＥ出力が高レベルにセッ
トされている間に挿入される。ＴＧＡＴＥ出力は、スタ
ート状態が発生したときに高レベルに転じ、休止状態が
発生するまでは高レベルにとどまる。ＴＧＡＴＥは、再
開状態が発生したときに再び高レベルに転じ、ストップ
状態が発生するまでは高レベルにとどまる。ＴＣＲ２
２２の試験回路は、プロトコール１命令で説明したよう
に高レベルＴＧＡＴＥ入力に応答する。

【０１３２】この命令は、プロトコール４シーケンス当
たり二つの別様に認定された時間窓に挿入動作が発生し
得るところまで試験データ挿入能力を拡張することを可
能にする。

【０１３３】図１６の動的データサンプル命令は、認定
されたＣＬＫ入力時にＤ０−７入力に現れる入力データ
をＴＣＲ１ １２の試験回路内にサンプリングすること
を可能にするものである。この命令は、プロトコール１
ＥＱＭコマンドを使って作用する。図１６ａのプロトコ
ール１の例では、入力データは、ＥＱＭ３０からのＴＧ
ＡＴＥＺ出力が低レベルである時にＣＬＫ′“Ｃ”の立
ち上がりエッジでサンプリングされる。ＴＧＡＴＥＺ出
力は、マルチプレクサ１４８を介して図９のＴＣＲ１
１２のＢ１′入力に中継される。動的サンプル動作時
に、Ａ１′入力はマルチプレクサ１４８により高レベル
にセットされる。ＴＧＡＴＥＺが高レベルである間、Ｔ
ＣＲ１ １２内の試験回路は、表１に示されている様に
ホールドモード（ＡＢ＝１１）となっている。ＴＧＡＴ
ＥＺが低レベルに転じるとき、Ｂ１′入力は低レベルに
転じると共にＴＣＲ１ １２内の試験回路は１サンプル
クロックサイクル中ロードモードとされる。サンプルが
完成すると（ＴＧＡＴＥＺが再び高レベルに戻る）、ホ
ールドモードに再び入る。図１６ｂないし図１６ｄに示
されているデータサンプル命令について、図２０と関連
させて以下に説明をする。

【０１３４】安定したデータサンプリングを行うため、
ＥＱＭ（図６参照）のＥＱＣＫは、排他的ＯＲゲート
と、ＥＱＭ制御レジスタ８８からのＣＫＰＯＬ入力の高
レベル状態とを介して反転される。

【０１３５】データがサンプリングされた後、ＴＣＲの
入力を調整して、サンプリングされたデータを検査のた
めに外へシフトさせることが出来る。

【０１３６】動的ＰＳＡ命令は、ＩＣ１０のＤ０−７入
力に入るデータを、図１０に示されている様にＴＣＲ１
及びＴＣＲ２を組み合わせて使用して、１６ビット符号
定数とすることを可能にするものである。ＰＳＡ動作
は、或る状態に応じて行われる。この応答は、図１のＩ
Ｃ１０の出力境界で局所的に発生する状態であることが
出来、また、図５に示されている或る範囲のＩＣにわた
って発生する状態であっても良い。以下の命令は、改良
された試験レジスタが実行することの出来るＰＳＡ命令
の種類を定義する。

【０１３７】図１７に示されている単一事象認定ＰＳＡ
命令は、ＥＱＭコントローラ９０への事象入力が高レベ
ルにセットされている間にＤ０−７入力に現れる入力デ
ータを圧縮して１６ビット符号定数とすることを可能に
するものである。この動作中、ＴＣＲ１ １２とＴＣＲ
２ ２２とは図１０に示されている様に相互に結合され
て１６ビット符号定数解析レジスタを形成する。この命
令は、プロトコール２ＥＱＭコマンドを使って作用す
る。図１７のプロトコール２の例では、Ｄ０−７上の入
力データは、ＥＱＭ３０からのＴＧＡＴＥＺ出力が高レ
ベルにセットされている時にＣＬＫ′入力の立ち上がり
エッジでサンプリングされる。ＴＧＡＴＥＺ出力は、動
的データサンプル命令で説明したように、低レベルであ
る時にはＴＣＲ１ １２の試験回路５４をロードモード
（ＡＢ＝１０）にし、高レベルである時にはホールドモ
ード（ＡＢ＝１１）にする。また、ＴＧＡＴＥＺ出力
は、ＰＳＡ動作時にＴＣＲ２ ２２に入力されて、ＴＧ
ＡＴＥＺが低レベルである時にはＴＣＲ２ ２２の試験
回路５４をシフトモード（ＡＢ＝００）にし、ＴＧＡＴ
ＥＺが高レベルである時にはホールドモード（ＡＢ＝１
１）にする。ＴＧＡＴＥＺが低レベルである時にＴＣＲ
１ １２をロードさせ且つＴＣＲ２ ２２をシフトさせ
ることにより、事象入力が高論理レベルにセットされて
いる時にＤ０−７入力データを圧縮して１６ビットの、
符号定数とすることが出来る。

【０１３８】ＥＱＭ３０からのＴＧＡＴＥ出力は、ＰＳ
Ａ又はサンプル試験時にはＴＣＲ２２２のＤＭＸ′入力
から切り離されるので、ＴＣＲに対しては何の効果を持
たない。符号定数が取られた後、ＴＣＲの入力を調整し
て、該符号定数を検査のためにＩＣ１０から外へシフト
させることが出来る。

【０１３９】この命令は、ＩＣ１０を流れるデータの流
れを圧縮するのに役立つ。何時データを圧縮するべきか
の制御は、ＥＱＩＮ入力又は内部ＣＴＥＲＭ入力を介し
てＥＱＭ３０へ入力される。

【０１４０】図１８に示されているスタート／ストップ
・ＰＳＡ命令は、Ｄ０−７入力に現れる入力データを、
スタート状態及びストップ状態との間の期間にわたって
圧縮して１６ビット符号定数とすることを可能にするも
のである。この動作中、ＴＣＲ１ １２及びＴＣＲ２
２２は図１０に示されている様に相互に結合されて１６
ビット符号定数解析レジスタを形成する。この命令は、
プロトコール３ＥＱＭコマンドを使って作用する。図１
８のプロトコール３の例では、Ｄ０−７上の入力データ
は、ＥＱＭ３０からのＴＧＡＴＥＺ出力が低レベルにセ
ットされている時にＣＬＫ′入力の立ち上がりエッジで
サンプリングされる。ＴＧＡＴＥＺ出力は、動的データ
サンプル命令で説明したように、ＴＣＲ１ １２の試験
回路５４を、低レベルである時にはロードモード（ＡＢ
＝１０）とし、高レベルである時にはホールドモード
（ＡＢ＝１１）とする。また、ＴＧＡＴＥＺ出力は、Ｐ
ＳＡ動作時にＴＣＲ２ ２２に入力されて、ＴＣＲ２
２２の試験回路５４を、ＴＧＡＴＥＺが低レベルである
時にはシフトモード（ＡＢ＝００）とし、ＴＧＡＴＥＺ
が高レベルである時にはホールドモード（ＡＢ＝１１）
とする。ＴＧＡＴＥＺが低レベルに転じる時にＴＣＲ１
１２をロードさせると共にＴＣＲ２ ２２をシフトさ
せることにより、認定されたスタート状態及びストップ
状態にわたってＤ０−７入力データを圧縮して１６ビッ
ト符号定数とすることが出来る。

【０１４１】ＰＳＡ又はサンプル試験時には、ＥＱＭ３
０からのＴＧＡＴＥ出力はＴＣＲ２２２のＤＭＸ′入力
から切り離されるので、ＴＣＲに対して何の効果も持た
ない。符号定数が取られた後、ＴＣＲの入力を調整し
て、それを検査のためにＩＣ１０から外へシフトさせる
ことが出来る。

【０１４２】この命令は、スタート／ストップ範囲にわ
たってＩＣ１０を流れるデータの流れを圧縮するのに役
立つ。

【０１４３】図１９に示されているスタート／休止／再
開／ストップ・ＰＳＡ命令は、Ｄ０−７入力に現れる入
力データを、スタート状態及び休止状態間の期間にわた
って、次に再び再開状態及びストップ状態間の期間にわ
たって圧縮して１６ビット符号定数とすることを可能に
するものである。この命令は、図１９に示されているプ
ロトコール４命令を使って作動する。プロトコール４の
例では、Ｄ０−７上の入力データは、ＴＧＡＴＥＺが低
レベルである時にサンプリングされる。ＴＧＡＴＥＺ出
力は、スタート状態が発生するときに低レベルとなり、
休止状態が発生するまでは低レベルにとどまる。ＴＧＡ
ＴＥＺは、再開状態が発生したときに再び低レベルに転
じ、ストップ状態が発生するまでは低レベルにとどま
る。ＥＱＭ３０からのＴＧＡＴＥＺ出力は、ＴＣＲ１
１２及びＴＣＲ２ ２２を、スタート／ストップ・ＰＳ
Ａ動作で説明した様に作動させるために使われる。符号
定数が取られた後、ＴＣＲの入力を調整して、該符号定
数を検査のためにＩＣ１０から外へシフトさせることが
出来る。

【０１４４】この命令は、スタート／休止／再開／スト
ップ範囲にわたってＩＣ１０を流通するデータの慣れを
圧縮するのに役立つ。

【０１４５】拡張された試験データサンプル及び挿入能
力 動的試験データサンプリング中にサンプリングされる試
験データの数と、動的試験データ挿入動作中に挿入され
る試験パターンの数とを増やすために、試験パターンメ
モリバッファーを図１のアーキテクチャに包含させるこ
とが出来る。メモリバッファー１６４への入力は、ＴＣ
Ｒ１ １２の出力に接続され、メモリバッファー１６４
の出力は、マルチプレクサ１６６を介してＴＣＲ２ ２
２の入力に接続されている。シリアル走査経路は、メモ
リバッファー１６４を通過し、シリアル試験インターフ
ェースを介して該メモリのローディング及びアンローデ
ィングを可能にする。メモリバッファー１６４は、事象
認定試験時にＥＱＭ出力バスから制御入力を受信する。
メモリバッファー１６４は入力制御回路１６８を包含し
ており、この回路は、ＥＱＭ制御入力に応答して、試験
データサンプル動作中にＤ０−７に到来するデータを格
納することを可能にする。メモリバッファー１６４は、
出力制御回路１７０も包含しており、この回路は、ＥＱ
Ｍ制御入力に応答して、試験データ挿入動作時にマルチ
プレクサ１６６を介してＱ０−７上の格納されている試
験データを出力することを可能にする。メモリバッファ
ー１６４は、書込み又は読出動作後に次の記憶場所にア
クセスするための内部アドレス指定論理を持っている。

【０１４６】バッファー付き試験データサンプリング メモリバッファー１６４は２個以上の入来データ入力を
格納出来るので、データサンプリングのために他のプロ
トコール（２、３及び４）を使うことが出来る。以下
は、事象認定データサンプル動作時に複数のパターンを
該メモリバッファーに格納するために他の各プロトコー
ルがどの様に使用されるかを説明するものである。入来
するデータパターンを格納するために一つのプロトコー
ルを利用した後、走査動作により、格納されているパタ
ーンを該メモリバッファーから除去することが出来る。

【０１４７】試験中に複数のデータパターンを格納し得
ることの利点は、回路中の１個以上の素子の機能動作の
観察を付加的に可能にすることにある。

【０１４８】プロトコール２命令時には、ＥＱＭコント
ローラ９０への事象入力が図１６ｂのタイミング波形図
に示されている様に高レベルにセットされている間は図
２０のＩＣ１０に入る通常のシステムデータはメモリバ
ッファー１６４に格納される。入来するデータは、ＴＧ
ＡＴＥＺ信号が低レベルである間はＣＬＫ′入力の各高
レベルパルス時にメモリバッファー１６４に格納され
る。メモリバッファー１６４の内部アドレス指定論理
は、データが現在の記憶場所に書き込まれた後、次の記
憶場所にインクリメントする。

【０１４９】プロトコール３命令時には、図２０のＩＣ
１０に入る通常のシステムデータは、図１６ｃのタイミ
ング波形図に示されているスタート事象入力及びストッ
プ事象入力により決定される、認定された時間にわたっ
てメモリバッファー１６４に格納される。入来するデー
タは、ＴＧＡＴＥＺ入力が低レベルである間はＣＬＫ′
入力の各高レベルパルス時にメモリバッファー１６４に
格納される。メモリバッファー１６４のアドレス指定論
理は、データが現在の記憶場所に書き込まれた後、次の
記憶場所にインクリメントする。

【０１５０】プロトコール４命令時には、図２０のＩＣ
１０に入る通常のシステムデータは、図１６ｄのタイミ
ング波形に示されているスタート事象入力及びストップ
事象入力により決定される、認定された期間にわたって
メモリバッファー１６４に格納される。入来するデータ
は、ＴＧＡＴＥＺ入力が低レベルである間にＣＬＫ′入
力の各高レベルパルス時にメモリバッファー１６４に格
納される。このプロトコールは休止状態及び再開状態を
含んでいるので、データサンプル動作を一時的に休止さ
せ、その後に再開させることにより、入来するデータパ
ターンの不要な部分を省略することが可能となる。メモ
リバッファー１６４のアドレス指定論理は、データが現
在の記憶場所に書き込まれた後に次の記憶場所にインク
リメントする。

【０１５１】バッファー付き試験データ挿入 メモリバッファー１６４は複数の試験データパターンを
格納出来るので、図１２ないし図１５と関連して説明し
た動的試験データ挿入動作を使って一連の試験パターン
をＱ０−７出力バス上に挿入することが出来る。以下
は、動的試験データ挿入動作時にＱ０−７出力バス上に
複数の試験パターンを挿入するためにプロトコール
（２、３及び４）の各々をどの様に使うかを説明するも
のである。挿入試験動作を実行する前に、メモリバッフ
ァー１６４には、挿入されるべき所望の試験パターンが
ロードされる。

【０１５２】バッファー付き試験データ挿入時には、Ｅ
ＱＭ３０は制御をマルチプレクサ１６６に出力して、メ
モリバッファーからの試験データをＴＣＲ２ ２２を介
してＩＣ１０のＱ０−７出力へ出力させる。試験パター
ンがメモリバッファー１６４から挿入されている間、Ｔ
ＣＲ２ ２２の試験回路５４はマルチプレクサ１６６の
入力とＩＣ１０のＱ０−７出力との間の接続を維持しな
ければならない。この接続を達成する制御回路３００が
図２１に示されている。

【０１５３】図２１の制御回路３００は、ＥＱＭ３０か
らのＴＧＡＴＥ出力をマルチプレクサ１６６又はＴＣＲ
２ ２２内の試験回路５４に入力することを可能にす
る。制御回路３００は、２個のＡＮＤゲート３０１及び
３０２と、１個のインバータ３０３とから成る。ＡＮＤ
ゲート３０１は、ＥＱＭ３０からのＴＧＡＴＥ信号と、
ＩＲＥＧ３４からのＭＥＭＳＥＬ信号とに接続された入
力を有し、マルチプレクサ１６６への制御入力に接続さ
れている。ＡＮＤゲート３０２の入力は、ＴＧＡＴＥ信
号に接続されると共に、インバータ３０３を通してＭＥ
ＭＳＥＬ信号に接続されている。ＡＮＤゲート３０２の
出力はマルチプレクサ１４２に接続されている。ＴＣＲ
２ ２２の試験回路からデータが挿入されるべき時に
は、制御回路は、ＡＮＤゲート３０１の出力を低レベル
にしつつＴＧＡＴＥ入力がＡＮＤゲート３０２の出力へ
通過することを可能にする様にＩＲＥＧ３４（ＭＥＭＳ
ＥＬ）によりセットされる。メモリバッファー１６４の
出力からデータが挿入されるべき時には、ＩＲＥＧ３４
からの制御入力（ＭＥＭＳＥＬ）は、ＡＮＤゲート３０
２の出力を低レベルにしつつＴＧＡＴＥ入力がＡＮＤゲ
ート３０１の出力へ通過することを可能にする様にセッ
トされる。ＡＮＤゲート３０２の出力が低レベルにセッ
トされている間は、ＴＣＲ２ ２２の試験回路５４は、
マルチプレクサ１６６からの試験データ出力がＩＣ１０
のＱ０−７出力上に出力されることを可能にする。

【０１５４】試験時に複数の試験パターンをＱ０−７出
力バス上に挿入する能力は、回路中の少なくとも１個の
素子における付加的な動的試験制御能力を提供するとい
う利点をもたらす。

【０１５５】プロトコール２命令時には、格納されてい
る試験データを、メモリバッファー出力から図２０のＩ
Ｃ１０のＱ０−７出力バス上に挿入することが出来る。
試験データは、図１３のタイミング波形図に示されてい
る様に、ＥＱＭコントローラ９０への事象入力が高レベ
ルにセットされている間に挿入される。挿入されるべき
データは、ＴＧＡＴＥ信号が高レベルである間、メモリ
バッファー出力から利用し得る様にされる。メモリバッ
ファー１６４内のアドレス指定論理は、ＣＬＫ′入力の
立ち上がりエッジで、格納されている試験データにアク
セスし出力する。

【０１５６】プロトコール３命令時には、格納されてい
る試験データを、メモリバッファー出力から図２０のＩ
Ｃ１０のＱ０−７出力バス上に挿入することが出来る。
試験データは、図１４のタイミング波形に示されている
スタート事象入力及びストップ事象入力により決定され
る、認定された時間にわたって挿入される。挿入される
べきデータは、ＴＧＡＴＥ信号が高レベルである間、メ
モリバッファー出力から利用可能とされる。メモリバッ
ファー内のアドレス指定論理は、ＣＬＫ′入力の立ち上
がりエッジで、格納されているデータにアクセスし出力
する。

【０１５７】プロトコール４命令時には、格納されてい
る試験データを、メモリバッファー出力から図２０のＩ
Ｃ１０のＱ０−７出力バス上に挿入することが出来る。
試験データは、図１５のタイミング波形に示されている
スタート事象入力及びストップ事象入力により決定され
る、認定された時間にわたって挿入することが出来る。
挿入されるべきデータは、ＴＧＡＴＥ信号が高レベルで
ある間、メモリバッファー出力から利用可能とされる。
メモリバッファー内のアドレス指定論理は、ＣＬＫ′入
力の立ち上がりエッジで、格納されている試験データに
アクセスし出力する。このプロトコールは休止状態及び
再開状態を含むので、所望の期間に限って試験データの
挿入を許すためにデータ挿入動作を一時的に休止させ、
その後に再開させることが出来る。試験データ挿入動作
が中断されている時には、通常のシステムデータが出力
される。

【０１５８】ＴＣＲ２から生成された試験パターンの挿
入 更に別の種類の試験データ挿入能力を提供するために、
ＴＣＲ２ ２２の試験回路５４をパターン生成モードで
作動させることが出来る。パターン生成モードでは、ト
グル、擬似ランダム、又は二進カウント・アップ／ダウ
ン・パターンの形の試験パターンを出力する様にＴＣＲ
２ ２２を構成することが出来る。これらのパターン生
成能力は、前記の米国特許出願第２４1,４３９号に記載
されている。ＥＱＭを使って、ＴＣＲ２内の試験回路を
装置の通常作動時に作動可能にして、Ｑ０−７出力バス
上に挿入されるべき試験パターンを生成させることが出
来る。

【０１５９】プロトコール２命令時には、ＴＣＲ２ ２
２内の試験回路５４をＥＱＭコントローラ９０により作
動可能にして、試験パターンを生成させ、これを図１及
び図２０のＩＣ１０のＱ０−７出力バス上に挿入させる
ことが出来る。生成された試験パターンは、図１３のタ
イミング波形に示されている様にＥＱＭコントローラへ
の事象入力が高レベルにセットされている間に挿入され
る。挿入されるべきデータは、ＴＧＡＴＥ信号が高レベ
ルである間、ＴＣＲ２ ２２の出力から利用可能とされ
る。ＴＣＲ２ ２２は、ＣＬＫ′入力の立ち上がりエッ
ジでデータパターンを生成し出力する。

【０１６０】プロトコール３命令時には、ＴＣＲ２ ２
２内の試験回路をＥＱＭコントローラ９０で作動させ
て、試験パターンを生成させ、これを図１及び図２０の
ＩＣ１０のＱ０−７出力バス上に挿入させることが出来
る。この生成された試験パターンは、図１４のタイミン
グ波形に示されているスタート事象入力及びストップ事
象入力により決定される、認定された時間にわたって挿
入される。挿入されるべきデータは、ＴＧＡＴＥ信号が
高レベルである間、ＴＣＲ２ ２２の出力から利用可能
とされる。ＴＣＲ２ ２２は、ＣＬＫ′入力の立ち上が
りエッジで試験データパターンを生成し出力する。

【０１６１】プロトコール４の場合には、ＴＣＲ２内の
試験回路をＥＱＭコントローラで作動させて試験パター
ンを生成させ、これを図１及び図１５のＩＣ１０のＱ０
−７出力バス上に挿入させることが出来る。この生成さ
れた試験パターンは、図１５のタイミング波形に示され
ているスタート事象入力及びストップ事象入力により決
定される、認定された時間にわたって挿入される。挿入
されるべきデータは、ＴＧＡＴＥ信号が高レベルである
間、ＴＣＲ２の出力から利用可能とされる。このプロト
コールは休止状態及び再開状態を含むので、試験データ
生成及び挿入動作を一時的に休止させ、その後に再開さ
せることにより、所望の期間に限って試験データを挿入
することが出来る。通常のシステムデータは、試験デー
タ挿入動作が中断されているときに出力される。

【０１６２】

【発明の効果】本発明の境界試験アーキテクチャは、集
積回路において、該集積回路が作動モードである時に境
界試験を行うために使用することの出来るものである。
到来するデータを受け取る入力回路が設けられ、集積回
路からデータを出力する出力回路が設けられる。到来す
るデータに対して格納や論理演算等の所望の機能を実行
する論理回路が該入力回路及び該出力回路の間に接続さ
れる。所定の状態の検出に応じてデータを解析し格納す
る試験回路が該入力回路及び出力回路に接続される。所
定状態は、該論理回路からのデータを、レジスタ又はメ
モリに格納されている予測データワードと比較すること
によって検出することが出来る。マスキングデータワー
ドを使って、この予測データワードの或るビットをマス
クし、マスクビットが突き合わせ動作に関与しないよう
にすることが出来る。

【０１６３】本発明の第２の実施例において、第２の所
定状態を検出することが出来、この時に格納及び解析は
終わる。格納及び解析は、第３の所定状態の検出後に再
開されることが出来、第４の所定状態の検出後に終わる
ことが出来る。

【０１６４】本発明の試験アーキテクチャは、集積回路
が急速に作動している時に他の集積回路からのデータを
解析することが出来るという利点を提供するものであ
る。この集積回路の急速試験は、他の方法によっては発
見することの出来ないエラーを検出する。

【０１６５】本発明の第３の実施例においては、試験ア
ーキテクチャは、所定の状態に応じて該出力回路を通し
て試験データを出力する回路を包含する。試験データの
出力は、第２の所定状態の検出時に停止され、第３の所
定状態の検出時に再開される。第４の所定状態の検出
後、この出力は停止される。

【０１６６】本発明は、この側面において、集積回路が
急速に作動している時にデータを回路基板へ導入すると
いう利点をもたらす。試験データを回路基板に導入する
ことが出来るという能力は、故障を発見する基板の能力
を解析するのに役立つ。

【０１６７】本発明の第４の実施例においては、集積回
路への複数の入力データワードと、集積回路から出力さ
れるべき試験データとを格納するバッファーメモリを試
験回路に使用することが出来る。

【０１６８】本発明を詳しく説明したが、特許請求の範
囲の欄において定義された本発明の範囲を逸脱すること
なく色々な変更、置換、修正が可能であることが理解さ
れなければならない。

【０１６９】更に、以下の事項を開示する。 （１） 集積回路と関連させて用いる試験アーキテクチ
ャであって、入来するデータを受信する入力回路と、該
集積回路からデータを出力するための出力回路と、前記
入力回路と前記出力回路との間に接続され、所望の機能
を前記の入来データに対して行う論理回路と、前記入力
回路及び前記出力回路に接続され、該集積回路が機能す
るモードである時に所定の状態に応じてデータを格納す
る試験回路とから成ることを特徴とする試験アーキテク
チャ。

【０１７０】（２） 前記試験回路は、前記入力回路に
接続された入力試験回路と、前記出力回路に接続された
出力試験回路と、前記入力試験回路及び前記出力試験回
路に接続され、前記所定状態が発生したときを示す事象
認定回路とから成ることを特徴とする前記１項に記載の
試験アーキテクチャ。

【０１７１】（３） 前記の格納されたデータを前記出
力回路とは別に該集積回路から、前記出力回路経由の通
常のデータの流れが中断されないように、転送するため
の走査経路回路を更に有することを特徴とする前記１項
に記載の試験アーキテクチャ。

【０１７２】（４） 集積回路に使用される境界試験ア
ーキテクチャであって、入来するデータを受信する入力
回路と、該集積回路からデータを出力する出力回路と、
前記入力回路及び前記出力回路の間に接続されて、前記
の入来するデータに対して所望の機能を行う論理回路
と、前記出力回路に接続され、該集積回路が動作モード
である時に所定の状態に応じて、該集積回路から出力さ
れるべき試験データを挿入する試験回路とから成ること
を特徴とする境界試験アーキテクチャ。

【０１７３】（５） 前記試験回路は、前記入力回路に
接続された入力試験回路と、前記出力回路に接続された
出力試験回路と、前記入力試験回路及び前記出力試験回
路に接続され、前記所定状態が発生したときを示す事象
認定回路とから成ることを特徴とする前記４項に記載の
試験アーキテクチャ。

【０１７４】（６） 前記出力回路経由の通常のデータ
の流れを中断させずに、挿入されるべき前記データを前
記出力試験回路にロードし得る様に前記出力回路とは別
の走査経路回路を更に有することを特徴とする前記４項
に記載の試験アーキテクチャ。

【０１７５】（７） 集積回路を試験する方法であっ
て、入来するデータを受信し、前記の入来データに対し
て所望の機能を行い、前記の機能が行われたデータを出
力し、所定の状態の発生を検出し、該集積回路が機能す
るモードである時に前記の所定状態に応じて入力データ
を処理するステップから成ることを特徴とする方法。

【０１７６】（８） 集積回路を試験する方法であっ
て、入来するデータを受信し、前記の入来データに対し
て所望の機能を行い、所定状態の発生を検出し、該所定
状態の検出に応じて該集積回路から試験データを出力す
るステップから成ることを特徴とする方法。

【０１７７】（９） 集積回路を試験する方法であっ
て、第１信号を検出して、試験動作が希望されているか
否かを判定し、前記第１信号に応じて、所望のプロトコ
ールを表す第２信号を検出し、前記の所望のプロトコー
ルを使って試験動作を行うステップから成ることを特徴
とする方法。

【０１７８】（１０） 集積回路を試験する装置であっ
て、第１信号を検出して、試験動作が希望されているか
否かを判定する回路と、前記第１信号に応じて、所望の
プロトコールを表す第２信号を検出する回路と、前記の
所望のプロトコールを使って試験動作を行う回路とから
成ることを特徴とする装置。

【図面の簡単な説明】

【図１】本発明の境界試験アーキテクチャを使う集積回
路のブロック図である。

【図２】本発明においてクロック及び出力制御入力に使
われる試験セルのブロック図である。

【図３】本発明のデータ入力に使われる試験回路のブロ
ック図である。

【図４】本発明においてデータ出力に使われる試験回路
のブロック図である。

【図５】事象認定能力を拡充するために、本発明の境界
試験アーキテクチャに接続された数個の集積回路を示す
ブロック図である。

【図６】本発明に使われる事象認定モジュールのブロッ
ク図である。

【図７】本発明に事象認定モジュールに使われるコント
ローラのブロック図である。

【図８】本発明の出力試験回路への入力のブロック図で
ある。

【図９】本発明の入力試験回路への相互接続のブロック
図である。

【図１０】ＰＳＡ試験動作時の入力及び出力試験回路レ
ジスタの構成を示す。

【図１１ａ】本発明における事象認定モジュールプロト
コールを示すフローチャートである。

【図１１ｂ】本発明における事象認定モジュールプロト
コールを示すフローチャートである。

【図１１ｃ】本発明における事象認定モジュールプロト
コールを示すフローチャートである。

【図１１ｄ】本発明における事象認定モジュールプロト
コールを示すフローチャートである。

【図１１ｅ】本発明における事象認定モジュールプロト
コールを示すフローチャートである。

【図１２】単一試験データ挿入命令のタイミング図であ
る。

【図１３】複数試験データ挿入命令のタイミング図であ
る。

【図１４】ストップ／スタート試験データ挿入命令のタ
イミング図である。

【図１５】スタート／休止／再開／ストップ・試験デー
タ挿入命令のタイミング図である。

【図１６ａ】動的データサンプル命令のタイミング図で
ある。

【図１６ｂ】動的データサンプル命令のタイミング図で
ある。

【図１６ｃ】動的データサンプル命令のタイミング図で
ある。

【図１６ｄ】動的データサンプル命令のタイミング図で
ある。

【図１７】動的ＰＳＡ命令のタイミング図である。

【図１８】ストップ／スタートＰＳＡ命令のタイミング
図である。

【図１９】スタート／休止／再開／ストップＰＳＡ命令
のタイミング図である。

【図２０】メモリバッファーを使う本発明の第２の実施
例のブロック図である。

【図２１】前記メモリバッファーからデータを出力する
回路のブロック図である。

【符号の説明】

１０ 集積回路 １２ 入力試験レジスタ ２０ 内部論理 ２２ 出力試験レジスタ ３０ 事象認定モジュール（ＥＱＭ） ６４ メモリ・バッファ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA03 AA04 AA08 AA13 AB01 AC15 AG08 AG12 AH04 AK23 AL04 5B048 AA19 AA20 CC06 CC11 CC15 CC18 DD05 FF01

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シリアル走査クロックから導かれたタイ
   ミングで動作する第１のレジスタから、前記シリアル走
   査クロックから分離する機能的クロックから導かれたタ
   イミングで動作する第２のレジスタへデータを通信する
   処理方法であって、 前記シリアル走査クロック・タイミングに同期させてシ
   リアル試験データ入力リード線からのデータをロードす
   べく第１の時間量に対して前記第１のレジスタを動作す
   る段階と、 前記機能的クロック・タイミングに同期させて前記第１
   のレジスタからのデータをロードすべく第２の時間量に
   対して前記第２のレジスタを動作する段階と、及びイネ
   ーブル信号で前記第２のレジスタを動作する前記段階を
   制御する段階とを具備することを特徴とする処理方法。