JPH10111339A - Ｌｓｉ検査装置 - Google Patents
Ｌｓｉ検査装置Info
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- JPH10111339A JPH10111339A JP8264072A JP26407296A JPH10111339A JP H10111339 A JPH10111339 A JP H10111339A JP 8264072 A JP8264072 A JP 8264072A JP 26407296 A JP26407296 A JP 26407296A JP H10111339 A JPH10111339 A JP H10111339A
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Abstract
(57)【要約】
【課題】大規模ＬＳＩに対してもパターンメモリを最小
限に抑えられ、安価で非同期回路との接続試験も容易に
実行可能なＬＳＩ検査装置を提供する。 【解決手段】同様の設計手法で作られた参照ＬＳＩ２０
１と被検査ＬＳＩ202に同一端子から共通の入出力信号
を与える入出力装置２０４，参照ＬＳＩ２０１と被検査
ＬＳＩ２０２の出力信号を比較する不一致検出回路２０
７からなり、入出力装置２０４と被検査ＬＳＩ２０１の
間に３−state バッファ２０８を設ける。また、参照Ｌ
ＳＩ２０１と非同期で動作する非同期信号発生回路４０
１を持ち、不一致検出回路２０７・４０２が、参照ＬＳ
Ｉ２０１と被検査ＬＳＩ２０２の両出力の一致・不一致
を、一定のタイミング余裕で判定可能にする。
限に抑えられ、安価で非同期回路との接続試験も容易に
実行可能なＬＳＩ検査装置を提供する。 【解決手段】同様の設計手法で作られた参照ＬＳＩ２０
１と被検査ＬＳＩ202に同一端子から共通の入出力信号
を与える入出力装置２０４，参照ＬＳＩ２０１と被検査
ＬＳＩ２０２の出力信号を比較する不一致検出回路２０
７からなり、入出力装置２０４と被検査ＬＳＩ２０１の
間に３−state バッファ２０８を設ける。また、参照Ｌ
ＳＩ２０１と非同期で動作する非同期信号発生回路４０
１を持ち、不一致検出回路２０７・４０２が、参照ＬＳ
Ｉ２０１と被検査ＬＳＩ２０２の両出力の一致・不一致
を、一定のタイミング余裕で判定可能にする。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ検査装置に係
り、特に、低コストで大量のＬＳＩの試験を行うＬＳＩ
検査装置に関する。
り、特に、低コストで大量のＬＳＩの試験を行うＬＳＩ
検査装置に関する。
【０００２】
【従来の技術】従来の代表的な量産ＬＳＩ検査装置（テ
スター）の構成を図１に示す。このようなテスターで
は、パターンメモリから被検査ＬＳＩに一定長のテスト
パターンを与え、得られる出力結果をテスター内部で期
待値と比較する方式が一般的である。
スター）の構成を図１に示す。このようなテスターで
は、パターンメモリから被検査ＬＳＩに一定長のテスト
パターンを与え、得られる出力結果をテスター内部で期
待値と比較する方式が一般的である。
【０００３】このテストパターンの幅は少なくとも被検
査ＬＳＩのピン数分必要である。例えば、２５６ピンの
ＬＳＩの検査であれば、２５６ビットの幅が必要とな
る。数十万ゲート規模のＬＳＩの検査をするのに、数千
万ステップを超えることもある。
査ＬＳＩのピン数分必要である。例えば、２５６ピンの
ＬＳＩの検査であれば、２５６ビットの幅が必要とな
る。数十万ゲート規模のＬＳＩの検査をするのに、数千
万ステップを超えることもある。
【０００４】また、被検査ＬＳＩと非同期回路との接続
を検査する場合には、被検査ＬＳＩのクロックとタイミ
ングを少しずつずらした信号を入出力として、疑似的に
非同期の動作試験を行うことになる。このような場合に
は、テストステップ数がますます増大してしまう。
を検査する場合には、被検査ＬＳＩのクロックとタイミ
ングを少しずつずらした信号を入出力として、疑似的に
非同期の動作試験を行うことになる。このような場合に
は、テストステップ数がますます増大してしまう。
【０００５】これらの理由により、一般にテスターを用
いてＬＳＩの検査を行うことは高価となってしまう。
いてＬＳＩの検査を行うことは高価となってしまう。
【０００６】
【発明が解決しようとする課題】本発明の第一の目的
は、大規模なＬＳＩに対してもパターンメモリを最小限
に抑えられ、安価なＬＳＩ検査装置を提供することにあ
る。
は、大規模なＬＳＩに対してもパターンメモリを最小限
に抑えられ、安価なＬＳＩ検査装置を提供することにあ
る。
【０００７】本発明の第二の目的は、非同期回路との接
続試験も容易に実行可能なＬＳＩ検査装置を提供するこ
とにある。
続試験も容易に実行可能なＬＳＩ検査装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明のＬＳＩ検査装置
は上記第一の目的を達成するため、正常動作が確認され
た参照ＬＳＩ，同様の設計手法で作られた被検査ＬＳ
Ｉ，参照ＬＳＩと被検査ＬＳＩに同一端子から共通の入
出力信号を与える入出力装置，参照ＬＳＩと被検査ＬＳ
Ｉの出力信号を比較する不一致検出回路から構成され、
入出力装置と被検査ＬＳＩの間に３−state バッファが
設けられて、被検査ＬＳＩから入出力装置への割り込み
が防止されることを特徴とする。
は上記第一の目的を達成するため、正常動作が確認され
た参照ＬＳＩ，同様の設計手法で作られた被検査ＬＳ
Ｉ，参照ＬＳＩと被検査ＬＳＩに同一端子から共通の入
出力信号を与える入出力装置，参照ＬＳＩと被検査ＬＳ
Ｉの出力信号を比較する不一致検出回路から構成され、
入出力装置と被検査ＬＳＩの間に３−state バッファが
設けられて、被検査ＬＳＩから入出力装置への割り込み
が防止されることを特徴とする。
【０００９】本発明のＬＳＩ検査装置は上記第二の目的
を達成するため、入出力装置内に参照ＬＳＩと非同期で
動作する非同期回路を含み、不一致検出回路が、参照Ｌ
ＳＩと被検査ＬＳＩの両出力の一致・不一致を、一定の
タイミング余裕で判定可能であることを特徴とする。
を達成するため、入出力装置内に参照ＬＳＩと非同期で
動作する非同期回路を含み、不一致検出回路が、参照Ｌ
ＳＩと被検査ＬＳＩの両出力の一致・不一致を、一定の
タイミング余裕で判定可能であることを特徴とする。
【００１０】
【発明の実施の形態】本発明のＬＳＩ検査装置の一実施
例を図２により説明する。同図で、２００は本ＬＳＩ検
査装置本体で、同一ボード上に実装されている。２０１
は正常動作が確認されている参照ＬＳＩ、２０２は参照
ＬＳＩ２０１と同一の設計である被検査ＬＳＩ、２０３
は参照ＬＳＩ２０１と被検査ＬＳＩ２０２に、同一端子
から共通の入力を与える入出力装置として動作するＳＲ
ＡＭ、２０４は本ＬＳＩ検査装置２００と外部のホスト
ワークステーション２０５を接続するインターフェース
装置、２０６はインターフェース装置２０４を介する外
部ホストワークステーション２０５とＳＲＡＭ２０３の
間のデータ転送制御、及び本ＬＳＩ検査装置200全体の
動作制御を行うコントローラ、２０７は参照ＬＳＩ２０
１と被検査ＬＳＩ２０２の出力を比較し、不一致な出力
信号が存在する場合には不一致フラグを立てる不一致検
出回路、２０８は被検査ＬＳＩ２０２からＳＲＡＭ２０
３へのデータの書き込みを防止する３−state バッファ
である。
例を図２により説明する。同図で、２００は本ＬＳＩ検
査装置本体で、同一ボード上に実装されている。２０１
は正常動作が確認されている参照ＬＳＩ、２０２は参照
ＬＳＩ２０１と同一の設計である被検査ＬＳＩ、２０３
は参照ＬＳＩ２０１と被検査ＬＳＩ２０２に、同一端子
から共通の入力を与える入出力装置として動作するＳＲ
ＡＭ、２０４は本ＬＳＩ検査装置２００と外部のホスト
ワークステーション２０５を接続するインターフェース
装置、２０６はインターフェース装置２０４を介する外
部ホストワークステーション２０５とＳＲＡＭ２０３の
間のデータ転送制御、及び本ＬＳＩ検査装置200全体の
動作制御を行うコントローラ、２０７は参照ＬＳＩ２０
１と被検査ＬＳＩ２０２の出力を比較し、不一致な出力
信号が存在する場合には不一致フラグを立てる不一致検
出回路、２０８は被検査ＬＳＩ２０２からＳＲＡＭ２０
３へのデータの書き込みを防止する３−state バッファ
である。
【００１１】アドレスバス２１１には、コントローラ２
０６のアドレス出力２３１，参照ＬＳＩ２０１のアドレ
ス出力２３２，ＳＲＡＭ２０３のアドレス入力２３３が
接続される。データバス２１２には、コントローラ２０
６のデータ入出力２４１，参照ＬＳＩ２０１のデータ入
出力２４２，ＳＲＡＭ２０３のデータ入出力２４３，３
−state バッファ２０８の入力２４５，不一致検出回路
２０７の出力２２１が接続される。
０６のアドレス出力２３１，参照ＬＳＩ２０１のアドレ
ス出力２３２，ＳＲＡＭ２０３のアドレス入力２３３が
接続される。データバス２１２には、コントローラ２０
６のデータ入出力２４１，参照ＬＳＩ２０１のデータ入
出力２４２，ＳＲＡＭ２０３のデータ入出力２４３，３
−state バッファ２０８の入力２４５，不一致検出回路
２０７の出力２２１が接続される。
【００１２】不一致検出回路２０７の出力２２１は、ア
ドレスバス２１１が不一致検出回路２０７のアドレスを
指し示した場合にデータバス２１２に出力される。３−
state バッファ２０８の出力は、被検査ＬＳＩ２０２の
入出力２４４に接続される。参照ＬＳＩ２０１の出力モ
ード信号２５１はデータ入出力２４２が出力モードの時
に“１”，入力モードの時に“０”になる。出力モード
が“１”の場合、３−state バッファ２０８はオフとな
り被検査ＬＳＩ２０２のデータ出力がデータバス２１２
に出力されるのを防止する。出力モードが“０”の場
合、３−state バッファ入力２４５がそのまま被検査Ｌ
ＳＩ２０２の入力２４４に入力される。不一致検出回路
２０７は、被検査ＬＳＩ２０２のアドレス出力２３４，
データ入出力２４４，出力２６２が、参照ＬＳＩ２０１
のアドレス出力２３２，データ入出力２４２，出力２６
１と一致するかどうかを比較し、不一致が発生した場合
に出力の対応ビットを“１”にセットし、完全に一致し
た場合には“０”としておく。２７１はコントローラ２
０６から参照ＬＳＩ２０１と被検査ＬＳＩ２０２への制
御信号である。
ドレスバス２１１が不一致検出回路２０７のアドレスを
指し示した場合にデータバス２１２に出力される。３−
state バッファ２０８の出力は、被検査ＬＳＩ２０２の
入出力２４４に接続される。参照ＬＳＩ２０１の出力モ
ード信号２５１はデータ入出力２４２が出力モードの時
に“１”，入力モードの時に“０”になる。出力モード
が“１”の場合、３−state バッファ２０８はオフとな
り被検査ＬＳＩ２０２のデータ出力がデータバス２１２
に出力されるのを防止する。出力モードが“０”の場
合、３−state バッファ入力２４５がそのまま被検査Ｌ
ＳＩ２０２の入力２４４に入力される。不一致検出回路
２０７は、被検査ＬＳＩ２０２のアドレス出力２３４，
データ入出力２４４，出力２６２が、参照ＬＳＩ２０１
のアドレス出力２３２，データ入出力２４２，出力２６
１と一致するかどうかを比較し、不一致が発生した場合
に出力の対応ビットを“１”にセットし、完全に一致し
た場合には“０”としておく。２７１はコントローラ２
０６から参照ＬＳＩ２０１と被検査ＬＳＩ２０２への制
御信号である。
【００１３】本実施例のＬＳＩ検査装置２００の動作を
説明する。ホストワークステーション２０５から、コン
トローラ２０６にインターフェース装置２０４を通して
“ＳＴＡＲＴ”命令が発令されると、コントローラ２０
６からアドレスバス211とデータバス２１２を通してＳ
ＲＡＭ２０３にテストパターンが転送される。テストパ
ターンの転送が終了するとコントローラ２０６から、参
照ＬＳＩ２０１と被検査ＬＳＩ２０２に同時に“ＳＴＡ
ＲＴ”信号が送られる。“ＳＴＡＲＴ”信号を受けた参
照ＬＳＩ２０１と被検査ＬＳＩ２０２はＳＲＡＭ２０３
からテストパターンを読み込んでテストパターンに応じ
た動作を開始する。この時データバス２１２には、参照
ＬＳＩ２０１からアドレスバス２１１に出力されたアド
レス値に対応する命令コードやデータがＳＲＡＭ２０３
から出力されており、参照ＬＳＩ２０１と被検査ＬＳＩ
２０２は同一の命令コードとデータをデータバス２１２
から受け取る。
説明する。ホストワークステーション２０５から、コン
トローラ２０６にインターフェース装置２０４を通して
“ＳＴＡＲＴ”命令が発令されると、コントローラ２０
６からアドレスバス211とデータバス２１２を通してＳ
ＲＡＭ２０３にテストパターンが転送される。テストパ
ターンの転送が終了するとコントローラ２０６から、参
照ＬＳＩ２０１と被検査ＬＳＩ２０２に同時に“ＳＴＡ
ＲＴ”信号が送られる。“ＳＴＡＲＴ”信号を受けた参
照ＬＳＩ２０１と被検査ＬＳＩ２０２はＳＲＡＭ２０３
からテストパターンを読み込んでテストパターンに応じ
た動作を開始する。この時データバス２１２には、参照
ＬＳＩ２０１からアドレスバス２１１に出力されたアド
レス値に対応する命令コードやデータがＳＲＡＭ２０３
から出力されており、参照ＬＳＩ２０１と被検査ＬＳＩ
２０２は同一の命令コードとデータをデータバス２１２
から受け取る。
【００１４】逆に、参照ＬＳＩ２０１と被検査ＬＳＩ２
０２からデータをＳＲＡＭ２０３に出力をする場合、参
照ＬＳＩ２０１から出力モード信号２５１が３−state
バッファ２０８に送られ、被検査ＬＳＩ２０２の出力２
４４の値がデータバス２１２に出力されないようになっ
ており、参照ＬＳＩ２０１の出力２４２の値だけがデー
タバス２１２を通してＳＲＡＭ２０３に書き込まれる。
参照ＬＳＩ２０１と被検査ＬＳＩ２０２のアドレス出力
２３２・２３４，データ入出力２４２・２４４，出力２
６１・２６２は、すべて不一致検出回路２０７に入力さ
れており、参照ＬＳＩ２０１と被検査ＬＳＩ２０２の波
形動作を常に比較している。テストパターンを一通り実
行し終わると、コントローラ２０６からホストワークス
テーション２０５に、インターフェース装置２０４を通
して“ＥＮＤ”を表示させる命令が送られ、ＬＳＩ検査
を終了する。
０２からデータをＳＲＡＭ２０３に出力をする場合、参
照ＬＳＩ２０１から出力モード信号２５１が３−state
バッファ２０８に送られ、被検査ＬＳＩ２０２の出力２
４４の値がデータバス２１２に出力されないようになっ
ており、参照ＬＳＩ２０１の出力２４２の値だけがデー
タバス２１２を通してＳＲＡＭ２０３に書き込まれる。
参照ＬＳＩ２０１と被検査ＬＳＩ２０２のアドレス出力
２３２・２３４，データ入出力２４２・２４４，出力２
６１・２６２は、すべて不一致検出回路２０７に入力さ
れており、参照ＬＳＩ２０１と被検査ＬＳＩ２０２の波
形動作を常に比較している。テストパターンを一通り実
行し終わると、コントローラ２０６からホストワークス
テーション２０５に、インターフェース装置２０４を通
して“ＥＮＤ”を表示させる命令が送られ、ＬＳＩ検査
を終了する。
【００１５】不一致検出回路２０７の構成を図３により
説明する。３０１は参照ＬＳＩ201の入出力信号群、３
０２は被検査ＬＳＩ２０２の入出力信号群、３１１は参
照ＬＳＩ２０１の入出力信号群３０１と被検査ＬＳＩ２
０２の入出力信号群３０２を入力とするＥＯＲ回路、３
１２はＥＯＲ回路３１１の出力をもとに不一致検出信号
を発生させるＤ−FlipFlop、３１３はＥＯＲ回路３１１
の出力に一定のdelay を発生させＤ−FlipFlopのclkに
入力させるdelay回路、３１４は不一致検出結果が格納
されるレジスタ、３１５は不一致を検出した際のフラグ
を立てるためのＯＲ回路である。３１４は不一致検出回
路２０７の出力としてデータバス２１２に接続されてい
る。
説明する。３０１は参照ＬＳＩ201の入出力信号群、３
０２は被検査ＬＳＩ２０２の入出力信号群、３１１は参
照ＬＳＩ２０１の入出力信号群３０１と被検査ＬＳＩ２
０２の入出力信号群３０２を入力とするＥＯＲ回路、３
１２はＥＯＲ回路３１１の出力をもとに不一致検出信号
を発生させるＤ−FlipFlop、３１３はＥＯＲ回路３１１
の出力に一定のdelay を発生させＤ−FlipFlopのclkに
入力させるdelay回路、３１４は不一致検出結果が格納
されるレジスタ、３１５は不一致を検出した際のフラグ
を立てるためのＯＲ回路である。３１４は不一致検出回
路２０７の出力としてデータバス２１２に接続されてい
る。
【００１６】不一致検出回路２０７の動作を説明する。
参照ＬＳＩ２０１の入出力信号群３０１と被検査ＬＳＩ
２０２の入出力信号群３０２の中から同一の信号をＥＯ
Ｒ回路３１１に入力する。ＥＯＲ回路３１１は参照ＬＳ
Ｉ２０１の信号の動作と被検査ＬＳＩ２０２の信号の動
作が一致していれば“０”，不一致であれば“１”を３
２１に出力する。ＥＯＲ回路３１１の出力３２１は不一
致検出フラグとなるが、参照ＬＳＩ２０１の入出力信号
群３０１と被検査ＬＳＩ２０２の入出力信号群３０２の
配線長の違いなどにより、波形動作が全く同じタイミン
グで行われることは極くまれで、実際は波形動作が一致
していてもＥＯＲ回路３１１の出力３２１には多少のひ
げが出てしまい、不一致と判定されてしまう。このひげ
を無効にするためＥＯＲ回路３１１の出力３２１をdela
y 回路３１３を通して一定のディレイを持たせた信号３
２２を、Ｄ−FlipFlop３１２のクロックに入力させる。
すると、delay 回路３１３によるディレイ分よりも短い
ひげはＤ−FlipFlop３１２によりカットされ、不一致検
出信号３２３には正しい不一致検出結果がレジスタ３１
４に格納される。参照ＬＳＩ２０１と被検査ＬＳＩ２０
２のすべての入出力信号を比較した結果は、同様にすべ
てレジスタ３１４に格納されるとともに、ＯＲ回路３１
５の入力となり不一致検出フラグ３２４を作る。レジス
タ314の内容は不一致検出回路２０７の出力２２１を通
して外部に出力される。
参照ＬＳＩ２０１の入出力信号群３０１と被検査ＬＳＩ
２０２の入出力信号群３０２の中から同一の信号をＥＯ
Ｒ回路３１１に入力する。ＥＯＲ回路３１１は参照ＬＳ
Ｉ２０１の信号の動作と被検査ＬＳＩ２０２の信号の動
作が一致していれば“０”，不一致であれば“１”を３
２１に出力する。ＥＯＲ回路３１１の出力３２１は不一
致検出フラグとなるが、参照ＬＳＩ２０１の入出力信号
群３０１と被検査ＬＳＩ２０２の入出力信号群３０２の
配線長の違いなどにより、波形動作が全く同じタイミン
グで行われることは極くまれで、実際は波形動作が一致
していてもＥＯＲ回路３１１の出力３２１には多少のひ
げが出てしまい、不一致と判定されてしまう。このひげ
を無効にするためＥＯＲ回路３１１の出力３２１をdela
y 回路３１３を通して一定のディレイを持たせた信号３
２２を、Ｄ−FlipFlop３１２のクロックに入力させる。
すると、delay 回路３１３によるディレイ分よりも短い
ひげはＤ−FlipFlop３１２によりカットされ、不一致検
出信号３２３には正しい不一致検出結果がレジスタ３１
４に格納される。参照ＬＳＩ２０１と被検査ＬＳＩ２０
２のすべての入出力信号を比較した結果は、同様にすべ
てレジスタ３１４に格納されるとともに、ＯＲ回路３１
５の入力となり不一致検出フラグ３２４を作る。レジス
タ314の内容は不一致検出回路２０７の出力２２１を通
して外部に出力される。
【００１７】本実施例のＬＳＩ検査装置に非同期信号発
生回路を加えた実施例を図４に示す。４００は図２を用
いて説明したＬＳＩ検査装置２００に非同期信号入力時
のＬＳＩ動作を検査できる機能を付け加えたＬＳＩ検査
装置であり、４０１は参照ＬＳＩ２０１と被検査ＬＳＩ
２０２に動作クロックと非同期の入出力信号を与える非
同期信号発生回路、４０２は参照ＬＳＩ２０１と被検査
ＬＳＩ２０２の非同期信号に対する入出力信号を常に比
較し一致・不一致を検出する２０７と同じ構成の不一致
検出回路、４０３は被検査ＬＳＩ２０２から非同期信号
発生回路401に信号が出力されるのを防止する３−state
バッファである。
生回路を加えた実施例を図４に示す。４００は図２を用
いて説明したＬＳＩ検査装置２００に非同期信号入力時
のＬＳＩ動作を検査できる機能を付け加えたＬＳＩ検査
装置であり、４０１は参照ＬＳＩ２０１と被検査ＬＳＩ
２０２に動作クロックと非同期の入出力信号を与える非
同期信号発生回路、４０２は参照ＬＳＩ２０１と被検査
ＬＳＩ２０２の非同期信号に対する入出力信号を常に比
較し一致・不一致を検出する２０７と同じ構成の不一致
検出回路、４０３は被検査ＬＳＩ２０２から非同期信号
発生回路401に信号が出力されるのを防止する３−state
バッファである。
【００１８】非同期信号発生回路４０１の出力４１１は
参照ＬＳＩ２０１と被検査ＬＳＩ２０２の非同期信号入
力端子に接続される。また非同期信号発生回路４０１の
非同期入出力４１２は参照ＬＳＩ２０１の入出力端子と
３−state バッファ４０３の入力に接続される。被検査
ＬＳＩ２０２の入出力４１３は３−state バッファ４０
３の出力に接続される。参照ＬＳＩ２０１と被検査ＬＳ
Ｉ２０２の非同期入力信号４１４・４１７，非同期入出
力信号４１５・４１３，非同期出力信号416・４１８は
不一致検出回路４０２に入力される。不一致検出回路４
０２の出力４１９はデータバス２１２に接続され検出結
果を外部に出力する。非同期信号発生回路４０１はホス
トワークステーション２０５と４２０で接続されてお
り、ホストワークステーション２０５からの命令によっ
て必要な非同期信号を発生させる。４２１は被検査ＬＳ
Ｉ２０２が非同期信号を入出力４１３から出力する時に
は“１”、入力する時には“０”を３−state バッファ
４０３に入力し、被検査ＬＳＩ２０２の入出力４１３か
らの出力が非同期信号発生回路４０１に出力されないよ
うにしている。
参照ＬＳＩ２０１と被検査ＬＳＩ２０２の非同期信号入
力端子に接続される。また非同期信号発生回路４０１の
非同期入出力４１２は参照ＬＳＩ２０１の入出力端子と
３−state バッファ４０３の入力に接続される。被検査
ＬＳＩ２０２の入出力４１３は３−state バッファ４０
３の出力に接続される。参照ＬＳＩ２０１と被検査ＬＳ
Ｉ２０２の非同期入力信号４１４・４１７，非同期入出
力信号４１５・４１３，非同期出力信号416・４１８は
不一致検出回路４０２に入力される。不一致検出回路４
０２の出力４１９はデータバス２１２に接続され検出結
果を外部に出力する。非同期信号発生回路４０１はホス
トワークステーション２０５と４２０で接続されてお
り、ホストワークステーション２０５からの命令によっ
て必要な非同期信号を発生させる。４２１は被検査ＬＳ
Ｉ２０２が非同期信号を入出力４１３から出力する時に
は“１”、入力する時には“０”を３−state バッファ
４０３に入力し、被検査ＬＳＩ２０２の入出力４１３か
らの出力が非同期信号発生回路４０１に出力されないよ
うにしている。
【００１９】本実施例のＬＳＩ検査装置４００の動作を
説明する。ホストワークステーション２０５から“ＳＴ
ＡＲＴ”命令を受けたＬＳＩ検査装置４００が、前述の
ようにＬＳＩの検査を行っているとする。ホストワーク
ステーション２０５から命令を受けた非同期信号発生装
置４０１は非同期信号を生成し、参照ＬＳＩ２０１と被
検査ＬＳＩ２０２に信号線４１１を通して非同期信号を
同時に入力する。参照ＬＳＩ２０１と被検査ＬＳＩ２０
２から非同期信号の出力が発生した場合、被検査ＬＳＩ
２０２から非同期出力モード信号４２０が３−state バ
ッファ４０３に送られ、被検査ＬＳＩ２０２の非同期信
号出力４１３が非同期信号発生回路401には出力され
ず、参照ＬＳＩ２０１の非同期信号出力４１５だけが出
力される。参照ＬＳＩ２０１と被検査ＬＳＩ２０２の非
同期入力４１４・４１７，非同期入出力４１５・４１
３，非同期出力４１６・４１８はすべて不一致検出回路
４０２に入力されており、参照ＬＳＩ２０１と被検査Ｌ
ＳＩ２０２の非同期信号動作を常に比較している。不一
致検出回路４０２はもう一つの不一致検出回路２０７と
同様の構成であり、同様の動作をして非同期信号の一致
・不一致を検出している。
説明する。ホストワークステーション２０５から“ＳＴ
ＡＲＴ”命令を受けたＬＳＩ検査装置４００が、前述の
ようにＬＳＩの検査を行っているとする。ホストワーク
ステーション２０５から命令を受けた非同期信号発生装
置４０１は非同期信号を生成し、参照ＬＳＩ２０１と被
検査ＬＳＩ２０２に信号線４１１を通して非同期信号を
同時に入力する。参照ＬＳＩ２０１と被検査ＬＳＩ２０
２から非同期信号の出力が発生した場合、被検査ＬＳＩ
２０２から非同期出力モード信号４２０が３−state バ
ッファ４０３に送られ、被検査ＬＳＩ２０２の非同期信
号出力４１３が非同期信号発生回路401には出力され
ず、参照ＬＳＩ２０１の非同期信号出力４１５だけが出
力される。参照ＬＳＩ２０１と被検査ＬＳＩ２０２の非
同期入力４１４・４１７，非同期入出力４１５・４１
３，非同期出力４１６・４１８はすべて不一致検出回路
４０２に入力されており、参照ＬＳＩ２０１と被検査Ｌ
ＳＩ２０２の非同期信号動作を常に比較している。不一
致検出回路４０２はもう一つの不一致検出回路２０７と
同様の構成であり、同様の動作をして非同期信号の一致
・不一致を検出している。
【００２０】本発明のＬＳＩ検査装置の別の実施例を図
５に示す。
５に示す。
【００２１】５００は一個の参照ＬＳＩ２０１と複数個
の被検査ＬＳＩ２０２の動作比較を同時に行うＬＳＩ検
査装置、５０１は複数個の被検査ＬＳＩ２０２のデータ
入出力５１１に接続され被検査ＬＳＩ５０１の出力５１
１がデータバス２１２に出力されるのを防止する３−st
ate バッファ、５０２は一個の参照ＬＳＩ２０１と複数
個の被検査ＬＳＩ２０２の入出力波形動作の一致・不一
致を検出する不一致検出回路である。参照ＬＳＩ２０１
の出力モード信号２５１は複数の被検査ＬＳＩ２０２の
入出力５１１に接続されたすべての３−state バッファ
５０１に入力されている。
の被検査ＬＳＩ２０２の動作比較を同時に行うＬＳＩ検
査装置、５０１は複数個の被検査ＬＳＩ２０２のデータ
入出力５１１に接続され被検査ＬＳＩ５０１の出力５１
１がデータバス２１２に出力されるのを防止する３−st
ate バッファ、５０２は一個の参照ＬＳＩ２０１と複数
個の被検査ＬＳＩ２０２の入出力波形動作の一致・不一
致を検出する不一致検出回路である。参照ＬＳＩ２０１
の出力モード信号２５１は複数の被検査ＬＳＩ２０２の
入出力５１１に接続されたすべての３−state バッファ
５０１に入力されている。
【００２２】本実施例のＬＳＩ検査装置５００の動作を
説明する。コントローラ２０６からの“ＳＴＡＲＴ”信
号が、参照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２
に同時に送られ、検査を開始する。図２で説明したとお
り、データバス２１２には参照ＬＳＩ２０１からアドレ
スバス２１１に出力されたアドレス値に対応する命令コ
ードやデータがＳＲＡＭ２０３から出力されており、参
照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２は同一の
命令コードやデータをデータバス２１２から受け取る。
参照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２からデ
ータがＳＲＡＭ２０３へ出力される場合、参照ＬＳＩ２
０１の出力モード信号２５１が、複数個の被検査ＬＳＩ
２０２の３−state バッファ５０１に入力され、複数個
の被検査ＬＳＩ２０２からデータバス２１２にデータが
出力されないようにしている。参照ＬＳＩ２０１と複数
個の被検査ＬＳＩ２０２のアドレス出力２３２・５１
２，データ入出力２４２・５１１，出力２６１・５１３
は、すべて不一致検出回路５０２に入力されており、波
形動作を常に比較している。
説明する。コントローラ２０６からの“ＳＴＡＲＴ”信
号が、参照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２
に同時に送られ、検査を開始する。図２で説明したとお
り、データバス２１２には参照ＬＳＩ２０１からアドレ
スバス２１１に出力されたアドレス値に対応する命令コ
ードやデータがＳＲＡＭ２０３から出力されており、参
照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２は同一の
命令コードやデータをデータバス２１２から受け取る。
参照ＬＳＩ２０１と複数個の被検査ＬＳＩ２０２からデ
ータがＳＲＡＭ２０３へ出力される場合、参照ＬＳＩ２
０１の出力モード信号２５１が、複数個の被検査ＬＳＩ
２０２の３−state バッファ５０１に入力され、複数個
の被検査ＬＳＩ２０２からデータバス２１２にデータが
出力されないようにしている。参照ＬＳＩ２０１と複数
個の被検査ＬＳＩ２０２のアドレス出力２３２・５１
２，データ入出力２４２・５１１，出力２６１・５１３
は、すべて不一致検出回路５０２に入力されており、波
形動作を常に比較している。
【００２３】
【発明の効果】本発明によれば、大規模なＬＳＩに対し
てもパターンメモリを最小限に抑えられ、安価なＬＳＩ
検査装置を提供することができる。また、非同期回路と
の接続試験も容易に実行可能なＬＳＩ検査装置を提供す
ることができる。
てもパターンメモリを最小限に抑えられ、安価なＬＳＩ
検査装置を提供することができる。また、非同期回路と
の接続試験も容易に実行可能なＬＳＩ検査装置を提供す
ることができる。
【図１】従来のＬＳＩ検査装置のブロック図。
【図２】本発明の一実施例のＬＳＩ検査装置のブロック
図。
図。
【図３】不一致検出回路の説明図。
【図４】本発明の一実施例の非同期信号発生回路付きＬ
ＳＩ検査装置のブロック図。
ＳＩ検査装置のブロック図。
【図５】本発明の一実施例の複数のＬＳＩを同時に検査
するＬＳＩ検査装置のブロック図。
するＬＳＩ検査装置のブロック図。
２００…ＬＳＩ検査装置本体、２０１…参照ＬＳＩ、２
０２…被検査ＬＳＩ、２０３…ＳＲＡＭ、２０４…イン
ターフェース装置、２０５…外部ホストワークステーシ
ョン、２０６…コントローラ、２０７…不一致検出回
路、２０８…３−state バッファ、２１１…アドレスバ
ス、２１２…データバス、２２１…不一致検出回路の出
力、２３１…コントローラのアドレス出力、２３２…参
照ＬＳＩのアドレス出力、２３３…ＳＲＡＭのアドレス
入力、２３４…被検査ＬＳＩのアドレス出力、２４１…
コントローラのデータ入出力、２４２…参照ＬＳＩのデ
ータ入出力、２４３…ＳＲＡＭのデータ入出力、２４４
…被検査ＬＳＩのデータ入出力、２４５…３−state バ
ッファデータ入力、２５１…参照ＬＳＩの出力モード信
号、２６１…参照ＬＳＩの出力、２６２…被検査ＬＳＩ
の出力、２７１…コントローラの制御信号。
０２…被検査ＬＳＩ、２０３…ＳＲＡＭ、２０４…イン
ターフェース装置、２０５…外部ホストワークステーシ
ョン、２０６…コントローラ、２０７…不一致検出回
路、２０８…３−state バッファ、２１１…アドレスバ
ス、２１２…データバス、２２１…不一致検出回路の出
力、２３１…コントローラのアドレス出力、２３２…参
照ＬＳＩのアドレス出力、２３３…ＳＲＡＭのアドレス
入力、２３４…被検査ＬＳＩのアドレス出力、２４１…
コントローラのデータ入出力、２４２…参照ＬＳＩのデ
ータ入出力、２４３…ＳＲＡＭのデータ入出力、２４４
…被検査ＬＳＩのデータ入出力、２４５…３−state バ
ッファデータ入力、２５１…参照ＬＳＩの出力モード信
号、２６１…参照ＬＳＩの出力、２６２…被検査ＬＳＩ
の出力、２７１…コントローラの制御信号。
Claims (3)
- 【請求項１】正常動作が確認された参照ＬＳＩ、同様の
設計手法で作られた被検査ＬＳＩ、上記参照ＬＳＩと上
記被検査ＬＳＩに同一端子から共通の入出力信号を与え
る入出力装置、上記参照ＬＳＩと上記被検査ＬＳＩの出
力信号を比較する不一致検出回路から構成され、上記入
出力装置と上記被検査ＬＳＩの間に３−state バッファ
が設けられて、上記被検査ＬＳＩから上記入出力装置へ
の割り込みが防止されることを特徴とするＬＳＩ検査装
置。 - 【請求項２】請求項１において、上記参照ＬＳＩと非同
期で動作する非同期回路を持ち、不一致検出回路が、上
記参照ＬＳＩと上記被検査ＬＳＩの両出力の一致・不一
致を、一定のタイミング余裕で判定可能であるＬＳＩ検
査装置。 - 【請求項３】請求項１または請求項２において、上記入
出力装置から複数の上記被検査LSIに、それぞれ個別の
３−state バッファを介して、上記参照ＬＳＩと同じ端
子に共通の入出力信号を与えるＬＳＩ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264072A JPH10111339A (ja) | 1996-10-04 | 1996-10-04 | Ｌｓｉ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264072A JPH10111339A (ja) | 1996-10-04 | 1996-10-04 | Ｌｓｉ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111339A true JPH10111339A (ja) | 1998-04-28 |
Family
ID=17398136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264072A Pending JPH10111339A (ja) | 1996-10-04 | 1996-10-04 | Ｌｓｉ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008056666A1 (fr) * | 2006-11-10 | 2008-05-15 | Nec Corporation | Circuit d'essai, méthode et dispositif semi-conducteur |
| EP2088442A1 (en) * | 2006-11-10 | 2009-08-12 | NEC Corporation | Parallel test circuit and method and semiconductor device |
-
1996
- 1996-10-04 JP JP8264072A patent/JPH10111339A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008056666A1 (fr) * | 2006-11-10 | 2008-05-15 | Nec Corporation | Circuit d'essai, méthode et dispositif semi-conducteur |
| EP2088442A1 (en) * | 2006-11-10 | 2009-08-12 | NEC Corporation | Parallel test circuit and method and semiconductor device |
| EP2088442A4 (en) * | 2006-11-10 | 2011-06-22 | Nec Corp | PARALLEL CHECK AND METHOD AND SEMICONDUCTOR ARRANGEMENT |
| US8093919B2 (en) | 2006-11-10 | 2012-01-10 | Nec Corporation | Test circuit, method, and semiconductor device |
| US8115507B2 (en) | 2006-11-10 | 2012-02-14 | Nec Corporation | Circuit and method for parallel testing and semiconductor device |
| JP5151988B2 (ja) * | 2006-11-10 | 2013-02-27 | 日本電気株式会社 | テスト回路と方法並びに半導体装置 |
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