JPH04216643A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
- Publication number
- JPH04216643A JPH04216643A JP2411014A JP41101490A JPH04216643A JP H04216643 A JPH04216643 A JP H04216643A JP 2411014 A JP2411014 A JP 2411014A JP 41101490 A JP41101490 A JP 41101490A JP H04216643 A JPH04216643 A JP H04216643A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register file
- signal line
- output
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 37
- 230000010354 integration Effects 0.000 claims 1
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はレジスタファイル回路を
含む大規模集積回路装置に関し、特にレジスタファイル
回路を含む大規模集積回路装置の製造上の不良品を見つ
けるためのテストに関する。
含む大規模集積回路装置に関し、特にレジスタファイル
回路を含む大規模集積回路装置の製造上の不良品を見つ
けるためのテストに関する。
【０００２】
【従来の技術】レジスタファイル回路は、１ビットのデ
ータを１個のマスタラッチで一旦ホールド（保持）した
後にマスタラッチの出力に接続されている複数個のスレ
ーブラッチにデータを移送してホールドするものである
。
ータを１個のマスタラッチで一旦ホールド（保持）した
後にマスタラッチの出力に接続されている複数個のスレ
ーブラッチにデータを移送してホールドするものである
。
【０００３】このようなレジスタファイル回路を含む従
来の大規模集積回路装置では、製造上の不良品を見つけ
るためのテストにおいて、レジスタファイル回路を試験
対象としていないテストシーケンスにおいてもその内容
が不定であってはレジスタファイル回路の出力に影響さ
れる論理回路の試験ができないので、レジスタファイル
回路を構成するスレーブラッチをすべて初期設定させて
おく必要があり、この初期設定をレジスタファイル回路
にクリアデータを書き込むことにより行っていた。
来の大規模集積回路装置では、製造上の不良品を見つけ
るためのテストにおいて、レジスタファイル回路を試験
対象としていないテストシーケンスにおいてもその内容
が不定であってはレジスタファイル回路の出力に影響さ
れる論理回路の試験ができないので、レジスタファイル
回路を構成するスレーブラッチをすべて初期設定させて
おく必要があり、この初期設定をレジスタファイル回路
にクリアデータを書き込むことにより行っていた。
【０００４】
【発明が解決しようとする課題】上述した従来のレジス
タファイル回路を含む大規模集積回路装置のテスト方式
では、構成する論理回路の増大につれてゲート量を押さ
えるためにレジスタファイル回路を多用する論理回路に
対してはレジスタファイル回路の出力を確定させるため
のテストパターンの数が多くなるという問題点があった
。
タファイル回路を含む大規模集積回路装置のテスト方式
では、構成する論理回路の増大につれてゲート量を押さ
えるためにレジスタファイル回路を多用する論理回路に
対してはレジスタファイル回路の出力を確定させるため
のテストパターンの数が多くなるという問題点があった
。
【０００５】本発明の目的は、上述の点に鑑み、レジス
タファイル回路を試験対象としていないテストシーケン
スのためにレジスタファイル回路の出力を確定させるテ
ストパターンをなくすことができるようにした大規模集
積回路装置を提供することにある。
タファイル回路を試験対象としていないテストシーケン
スのためにレジスタファイル回路の出力を確定させるテ
ストパターンをなくすことができるようにした大規模集
積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の大規模集積回路
装置は、１ビットのデータを１個のマスタラッチで一旦
保持した後に前記マスタラッチの出力に接続されている
複数個のスレーブラッチに該データを移送して保持する
レジスタファイル回路を含む大規模集積回路装置におい
て、前記レジスタファイル回路以外の回路をテストする
ときに前記レジスタファイル回路の出力を確定させるた
めに前記マスタラッチおよび前記スレーブラッチが各々
スルー動作となるように指定可能なテストモード入力ピ
ンを備える。
装置は、１ビットのデータを１個のマスタラッチで一旦
保持した後に前記マスタラッチの出力に接続されている
複数個のスレーブラッチに該データを移送して保持する
レジスタファイル回路を含む大規模集積回路装置におい
て、前記レジスタファイル回路以外の回路をテストする
ときに前記レジスタファイル回路の出力を確定させるた
めに前記マスタラッチおよび前記スレーブラッチが各々
スルー動作となるように指定可能なテストモード入力ピ
ンを備える。
【０００７】
【作用】本発明の大規模集積回路装置では、テストモー
ド入力ピンがレジスタファイル回路以外の回路をテスト
するときにレジスタファイル回路の出力を確定させるた
めにマスタラッチおよびスレーブラッチが各々スルー動
作となるようにする。
ド入力ピンがレジスタファイル回路以外の回路をテスト
するときにレジスタファイル回路の出力を確定させるた
めにマスタラッチおよびスレーブラッチが各々スルー動
作となるようにする。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明の一実施例に係る大規模集積
回路装置７００の構成を示す回路ブロック図である。本
実施例の大規模集積回路装置７００は、１個のマスタラ
ッチ１０ならびに４個のスレーブラッチ１１，１２，１
３および１４からなるレジスタファイル回路１と、レジ
スタファイル回路１の更新指示を出力するレジスタファ
イル更新回路２と、レジスタファイル回路１への書込み
データを与える書込みデータ生成回路３と、クロックを
生成するクロック生成回路４と、レジスタファイル回路
１からデータを読み出すレジスタファイル読出し回路５
と、テストモードを有効にするかどうかを指示するテス
トモード入力ピン６と、各スレーブラッチ１１，１２，
１３および１４への書込み指示を与えるアドレスラッチ
２１，２２，２３および２４と、論理積回路４１，４２
，４３および４４と、論理和回路６０，６１，６２，６
３および６４とを含んで構成されている。なお、図１中
、符号１００，２０１，２０２，２０３，２０４，３０
１，４１０，４２０および６００は、信号線をそれぞれ
示す。
説明する。図１は、本発明の一実施例に係る大規模集積
回路装置７００の構成を示す回路ブロック図である。本
実施例の大規模集積回路装置７００は、１個のマスタラ
ッチ１０ならびに４個のスレーブラッチ１１，１２，１
３および１４からなるレジスタファイル回路１と、レジ
スタファイル回路１の更新指示を出力するレジスタファ
イル更新回路２と、レジスタファイル回路１への書込み
データを与える書込みデータ生成回路３と、クロックを
生成するクロック生成回路４と、レジスタファイル回路
１からデータを読み出すレジスタファイル読出し回路５
と、テストモードを有効にするかどうかを指示するテス
トモード入力ピン６と、各スレーブラッチ１１，１２，
１３および１４への書込み指示を与えるアドレスラッチ
２１，２２，２３および２４と、論理積回路４１，４２
，４３および４４と、論理和回路６０，６１，６２，６
３および６４とを含んで構成されている。なお、図１中
、符号１００，２０１，２０２，２０３，２０４，３０
１，４１０，４２０および６００は、信号線をそれぞれ
示す。
【０００９】レジスタファイル回路１は、説明を容易に
するために、４ワード×１ビット構成としている。すな
わち、レジスタファイル回路１は、書込みデータ生成回
路３より信号線３０１を介して１ビットデータをマスタ
ラッチ１０で受け取り、マスタラッチ１０の出力を信号
線１００を介してスレーブラッチ１１，１２，１３およ
び１４で受け取り、スレーブラッチ１１，１２，１３お
よび１４の出力をレジスタファイル読出し回路５に入力
させる。
するために、４ワード×１ビット構成としている。すな
わち、レジスタファイル回路１は、書込みデータ生成回
路３より信号線３０１を介して１ビットデータをマスタ
ラッチ１０で受け取り、マスタラッチ１０の出力を信号
線１００を介してスレーブラッチ１１，１２，１３およ
び１４で受け取り、スレーブラッチ１１，１２，１３お
よび１４の出力をレジスタファイル読出し回路５に入力
させる。
【００１０】マスタラッチ１０は、信号線６００が“０
”であれば、信号線４１０が“０”のときに論理和回路
６０を介してホールドとなり、信号線４１０が“１”の
ときに論理和回路６０を介してスルー動作となる。また
、マスタラッチ１０は、信号線６００が“１”のときに
論理和回路６０を介してスルー動作となる。
”であれば、信号線４１０が“０”のときに論理和回路
６０を介してホールドとなり、信号線４１０が“１”の
ときに論理和回路６０を介してスルー動作となる。また
、マスタラッチ１０は、信号線６００が“１”のときに
論理和回路６０を介してスルー動作となる。
【００１１】スレーブラッチ１１，１２，１３および１
４は、信号線６００が“０”であれば、信号線４２０が
“１”かつアドレスラッチ２１，２２，２３および２４
の出力が“１”のときに論理積回路４１，４２，４３お
よび４４ならびに論理和回路６１，６２，６３および６
４を介してスルー動作となり、それ以外のときはホール
ドとなる。また、スレーブラッチ１１，１２，１３およ
び１４は、信号線６００が“１”のときに論理和回路６
１，６２，６３および６４を介してスルー動作となる。
４は、信号線６００が“０”であれば、信号線４２０が
“１”かつアドレスラッチ２１，２２，２３および２４
の出力が“１”のときに論理積回路４１，４２，４３お
よび４４ならびに論理和回路６１，６２，６３および６
４を介してスルー動作となり、それ以外のときはホール
ドとなる。また、スレーブラッチ１１，１２，１３およ
び１４は、信号線６００が“１”のときに論理和回路６
１，６２，６３および６４を介してスルー動作となる。
【００１２】レジスタファイル更新回路２は、信号線４
１０をクロックとして動作する。
１０をクロックとして動作する。
【００１３】書込みデータ生成回路３も、信号線４１０
をクロックとして動作する。
をクロックとして動作する。
【００１４】アドレスラッチ２１，２２，２３および２
４は、信号線４１０が“０”のときにホールドとなり、
信号線４１０が“１”のときにスルー動作となる。
４は、信号線４１０が“０”のときにホールドとなり、
信号線４１０が“１”のときにスルー動作となる。
【００１５】次に、このように構成された本実施例の大
規模集積回路装置７００の動作について説明する。
規模集積回路装置７００の動作について説明する。
【００１６】
（１） 最初に、大規模集積回路装置７００の通常動
作について説明する。すなわち、テストモード入力ピン
６を“０”としてテストモードを無効にした場合の動作
について、図２に示すタイミングチャートを参照しなが
ら述べる。
作について説明する。すなわち、テストモード入力ピン
６を“０”としてテストモードを無効にした場合の動作
について、図２に示すタイミングチャートを参照しなが
ら述べる。
【００１７】レジスタファイル更新回路２は、サイクル
Ａ０およびＡ１において信号線２０１を“１”にするこ
とによってスレーブラッチ１１への更新指示を示す。
Ａ０およびＡ１において信号線２０１を“１”にするこ
とによってスレーブラッチ１１への更新指示を示す。
【００１８】書込みデータ生成回路３は、サイクルＡ０
およびＡ１においてレジスタファイル回路１の更新デー
タとして“１”を信号線３０１に出力する。
およびＡ１においてレジスタファイル回路１の更新デー
タとして“１”を信号線３０１に出力する。
【００１９】マスタラッチ１０は、サイクルＡ１におい
て信号線４１０が“１”となるのでスルー動作となり、
サイクルＢ０において信号線４１０が“０”となるので
信号線３０１のデータをホールドして“１”となる。
て信号線４１０が“１”となるのでスルー動作となり、
サイクルＢ０において信号線４１０が“０”となるので
信号線３０１のデータをホールドして“１”となる。
【００２０】アドレスラッチ２１は、サイクルＡ１にお
いて信号線４１０が“１”となるのでスルー動作となり
、サイクルＢ０において信号線４１０が“０”となるの
で信号線２０１のデータをホールドして“１”となる。
いて信号線４１０が“１”となるのでスルー動作となり
、サイクルＢ０において信号線４１０が“０”となるの
で信号線２０１のデータをホールドして“１”となる。
【００２１】スレーブラッチ１１は、サイクルＡ０にお
いてアドレスラッチ２１の出力が“０”であり、サイク
ルＡ１において信号線４２０が“０”であるので、それ
までの値“０”をそのままホールドするが、サイクルＢ
０においてはアドレスラッチ２１がレジスタファイル更
新回路２からの更新指示を“１”としてホールドしてい
るので、信号線４２０が“１”のときにスルー動作とな
り、アドレスラッチ２１の値“１”を信号線４２０が“
０”になったところでホールドする。これにより、スレ
ーブラッチ１１は、書込みデータ生成回路３のデータを
ホールドしたことになり、そのデータは次の更新指示が
あるまでホールドされる。
いてアドレスラッチ２１の出力が“０”であり、サイク
ルＡ１において信号線４２０が“０”であるので、それ
までの値“０”をそのままホールドするが、サイクルＢ
０においてはアドレスラッチ２１がレジスタファイル更
新回路２からの更新指示を“１”としてホールドしてい
るので、信号線４２０が“１”のときにスルー動作とな
り、アドレスラッチ２１の値“１”を信号線４２０が“
０”になったところでホールドする。これにより、スレ
ーブラッチ１１は、書込みデータ生成回路３のデータを
ホールドしたことになり、そのデータは次の更新指示が
あるまでホールドされる。
【００２２】
（２） 次に、大規模集積回路装置７００のテストモ
ード時の動作について説明する。すなわち、テストモー
ド入力ピン６を“１”としてテストモードを有効にした
場合について述べる。
ード時の動作について説明する。すなわち、テストモー
ド入力ピン６を“１”としてテストモードを有効にした
場合について述べる。
【００２３】マスタラッチ１０は、信号線６００が“１
”となるので、論理和回路６０を介して信号線４１０の
値に関係なくスルー動作となり、その出力は書込みデー
タ生成回路３の出力と同じになる。
”となるので、論理和回路６０を介して信号線４１０の
値に関係なくスルー動作となり、その出力は書込みデー
タ生成回路３の出力と同じになる。
【００２４】スレーブラッチ１１，１２，１３および１
４は、信号線６００が“１”となるので、論理和回路６
１，６２，６３および６４を介してアドレスラッチ２１
，２２，２３および２４の出力ならびに信号線４２０の
値に関係なくスルー動作となり、その出力はマスタラッ
チ１０の出力、すなわち書込みデータ生成回路３の出力
と同じになる。
４は、信号線６００が“１”となるので、論理和回路６
１，６２，６３および６４を介してアドレスラッチ２１
，２２，２３および２４の出力ならびに信号線４２０の
値に関係なくスルー動作となり、その出力はマスタラッ
チ１０の出力、すなわち書込みデータ生成回路３の出力
と同じになる。
【００２５】大規模集積回路装置７００のテストにおい
て、レジスタファイル回路１以外の回路のテストを行う
ときには、リセット信号によってレジスタファイル回路
１以外の回路を確定させておけば、テストモード入力ピ
ン６を“１”としてテストモードを有効にすることによ
り、書込みデータ生成回路３の出力をそのまま伝搬させ
てレジスタファイル回路１の出力を確定させておくこと
ができる。
て、レジスタファイル回路１以外の回路のテストを行う
ときには、リセット信号によってレジスタファイル回路
１以外の回路を確定させておけば、テストモード入力ピ
ン６を“１”としてテストモードを有効にすることによ
り、書込みデータ生成回路３の出力をそのまま伝搬させ
てレジスタファイル回路１の出力を確定させておくこと
ができる。
【００２６】
【発明の効果】以上説明したように本発明は、テストモ
ード入力ピンにてレジスタファイル回路のマスタラッチ
およびスレーブラッチをスルー動作にできるようにした
ことにより、レジスタファイル回路の入力をレジスタフ
ァイル回路の出力とすることでレジスタファイル回路の
出力を確定させることができ、レジスタファイル回路を
試験対象としていないテストシーケンスのためにレジス
タファイル回路の出力を確定させるテストパターンをな
くすことができるという効果がある。
ード入力ピンにてレジスタファイル回路のマスタラッチ
およびスレーブラッチをスルー動作にできるようにした
ことにより、レジスタファイル回路の入力をレジスタフ
ァイル回路の出力とすることでレジスタファイル回路の
出力を確定させることができ、レジスタファイル回路を
試験対象としていないテストシーケンスのためにレジス
タファイル回路の出力を確定させるテストパターンをな
くすことができるという効果がある。
【図１】本発明の一実施例に係る大規模集積回路装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図２】本実施例の大規模集積回路装置の通常動作のタ
イミングチャートである。
イミングチャートである。
１ レジスタファイル回路
２ レジスタファイル更新回路、
３ 書込みデータ生成回路
４ クロック生成回路
５ レジスタファイル読出し回路
６ テストモード入力ピン
１０ マスタラッチ
１１，１２，１３，１４ スレーブラッチ２１，２２
，２３，２４ アドレスラッチ４１，４２，４３，４
４ 論理積回路６０，６１，６２，６３，６４ 論
理和回路１００ 信号線 ２０１，２０２，２０３，２０４ 信号線３０１
信号線 ４１０，４２０ 信号線 ６００ 信号線 ７００ 大規模集積回路装置
，２３，２４ アドレスラッチ４１，４２，４３，４
４ 論理積回路６０，６１，６２，６３，６４ 論
理和回路１００ 信号線 ２０１，２０２，２０３，２０４ 信号線３０１
信号線 ４１０，４２０ 信号線 ６００ 信号線 ７００ 大規模集積回路装置
Claims (1)
- 【請求項１】 １ビットのデータを１個のマスタラッ
チで一旦保持した後に前記マスタラッチの出力に接続さ
れている複数個のスレーブラッチに該データを移送して
保持するレジスタファイル回路を含む大規模集積回路装
置において、前記レジスタファイル回路以外の回路をテ
ストするときに前記レジスタファイル回路の出力を確定
させるために前記マスタラッチおよび前記スレーブラッ
チが各々スルー動作となるように指定可能なテストモー
ド入力ピンを備えることを特徴とする大規模集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411014A JPH04216643A (ja) | 1990-12-17 | 1990-12-17 | 大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411014A JPH04216643A (ja) | 1990-12-17 | 1990-12-17 | 大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216643A true JPH04216643A (ja) | 1992-08-06 |
Family
ID=18520088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411014A Pending JPH04216643A (ja) | 1990-12-17 | 1990-12-17 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216643A (ja) |
-
1990
- 1990-12-17 JP JP2411014A patent/JPH04216643A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5450418A (en) | Pseudo master slave capture mechanism for scan elements | |
| JP2946658B2 (ja) | フリップフロップ回路 | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| JPH0572290A (ja) | 半導体集積回路 | |
| EP0590575B1 (en) | Test control circuit for scan path | |
| US11789073B2 (en) | Scan test device and scan test method | |
| JP3094983B2 (ja) | システムロジックのテスト回路およびテスト方法 | |
| JPH04216643A (ja) | 大規模集積回路装置 | |
| JPS59211146A (ja) | スキヤンイン方法 | |
| KR100396096B1 (ko) | 반도체 집적 회로의 테스트 회로 | |
| JPH04148258A (ja) | バス線試験方法および該方法を実施する装置 | |
| JPH0391195A (ja) | メモリ回路 | |
| JP2543119B2 (ja) | 論理回路のテスト方法 | |
| JPH026772A (ja) | 集積回路 | |
| JPS6161428B2 (ja) | ||
| JPH0766030B2 (ja) | 論理パッケージの診断方法 | |
| JPH08237141A (ja) | シリアル／パラレル変換装置 | |
| JPS62219300A (ja) | 半導体集積回路 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| JPH02234087A (ja) | デジタル論理ブロックのテスト回路 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPS634211B2 (ja) | ||
| JP2003014816A (ja) | 半導体試験装置のピンレジスタ回路 | |
| JPH10111339A (ja) | Ｌｓｉ検査装置 | |
| JPS641810B2 (ja) |