JPH0512063A - 論理回路設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 論理回路のデバッグに関わるトリガ条件を希
望する複数のビットパターンでシーケンシャルに設定可
能とすることで、論理回路の動作状態の把握が容易でデ
バッグ時間を短縮できる論理回路設計装置を提供する。 【構成】 デバッグ対象となる論理回路に含まれるＣＰ
Ｕバス５に複数のデータ比較制御回路６２ａ〜６２ｎを
直結し、これらに外部からトリガ条件となるデータの設
定を行なうためのデータ設定ライン７にスイッチ９また
はコネクタ８を接続し、スイッチ９またはコネクタ８か
ら必要なトリガ条件を与えデータ比較制御回路６２ａ〜
６２ｎからデバッグ回路に対するトリガ信号を得るよう
にすることで、複雑でシーケンシャルな条件での論理回
路の動作状態の把握を可能としており、回路デバッグに
関わる時間を短縮している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は論理回路設計装置に係
り、特に論理回路の開発システムのサポートを行なうた
めのデバッグ用の論理回路設計装置に関する。

【０００２】

【従来の技術】図４は従来のデバッグ用の論理回路設計
装置のブロック図を示すものである。図において、１は
デバッグの対象となる回路を載せたカード、２は処理の
全体制御を行なうためにカード１上に搭載されるＣＰ
Ｕ、３はデータやプログラムを記憶したり格納するため
のメモリ、４はカード１上のデータやアドレスの流路を
制御するバッファ、５はＣＰＵ２が直接アクセス可能な
データやアドレスの流路であるＣＰＵバス、１０はカー
ド１をデバッグするために用いる外部装置であるロジッ
クアナライザ、１１はカード１をデバッグするためにバ
ッファ４に接続したロジックアナライザ１０の付属装置
であるプローブである。

【０００３】以上のような構成において、次にその動作
を説明する。

【０００４】カード１上の論理回路をデバッグする場
合、ＣＰＵ２が出力したり入力するＣＰＵバス５上のデ
ータやアドレスを検知するために、ＣＰＵバス５に直結
したバッファ４等の適当なピンのそれぞれにロジックア
ナライザ１０のプローブ１１を接続する。次いで、特定
のプローブ１１に対応する信号線が希望する状態に変化
した時にトリガがかかるように、ロジックアナライザ１
０を設定しておく。その後、ＣＰＵバス５の特定の信号
線が希望する状態に変化すると、ロジックアナライザ１
０側でその状態を検出し、これをトリガとして、その時
の他のプローブ１１に対応する信号線であるデータやア
ドレスの状態をロジックアナライザ１０上のＣＲＴモニ
タ上に表示する。一方、この表示内容は図示しないプリ
ンタに記録して、解析に用いることができる。

【０００５】従来の論理回路設計装置では以上のように
してロジックアナライザ１０により得られたＣＰＵバス
５の状態から回路動作のデバッグを行ない論理回路の設
計を遂行する。

【０００６】

【発明が解決しようとする課題】従来の論理回路設計装
置は以上のように構成されており、ロジックアナライザ
１０のプローブ１１を希望するトリガ条件に関わるＣＰ
Ｕバス５上の信号に対応するバッファ４等の全てのピン
に接続する必要がある。ところが、希望する条件でトリ
ガがかかるようにロジックアナライザ１０に設定する場
合、従来の構成では単純な組み合わせによるトリガしか
かけられず、複数のビットパターンでのトリガをかける
ことができないため、デバッグに時間を要し論理回路設
計の効率向上を計る上で障害になり、大きな問題とされ
てきた。

【０００７】この発明は上記の課題を解決するためにな
されたもので、希望する単一あるいは複数のビットパタ
ーンでシーケンシャルな論理回路のデバッグを行なうこ
とを可能とし、デバッグ時間を短縮して論理回路の設計
を効率化した論理回路設計装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、処理の全体制御を実行するＣＰＵ
と、前記ＣＰＵがアクセス可能なデータやアドレスを配
されるＣＰＵバスと、外部から条件の設定を行なうデー
タ設定手段と、前記ＣＰＵバス手段のデータおよびアド
レスの少なくとも１つと前記データ設定手段から設定さ
れた条件を比較するデータ比較手段と、前記データ比較
手段の動作を制御するためのトリガ信号を発生する制御
手段を備える論理回路設計装置を提供するものである。

【０００９】ここで、データ設定手段としては請求項２
に記載されているごとく、コネクタやスイッチ手段が用
いられる。

【００１０】

【作用】上記手段において、この発明の論理回路設計装
置は、処理の全体制御を実行するＣＰＵがアクセス可能
なデータやアドレスを配されるＣＰＵバス手段上のデー
タおよびアドレスの少なくとも１つと、外部から条件の
設定を行なうデータ設定手段の条件とを、制御手段から
のトリガ信号に基づきデータ比較手段により比較するこ
とにより、論理回路のデバッグのためのトリガ信号を得
ている。

【００１１】

【実施例】以下、図面を参照しながら、この発明の実施
例を説明する。

【００１２】図１はこの発明の一実施例に係る論理回路
設計装置のブロック図である。図において、６０はＣＰ
Ｕバス５に直結したデバッグ用回路、７はこのデバッグ
用回路６０に直結したデータ設定ライン、８は外部から
のデータの受け口となりデータ設定ライン７の端に取り
付けられたコネクタ、９はカード１上でデータ設定可能
なようにデータ設定ライン７の端に取り付けられたスイ
ッチである。

【００１３】図２は図１のデバッグ用回路６０の詳細な
構成を示す詳細ブロック図である。図において、６１は
ＣＰＵバス５からのデータやアドレスをラッチさせるリ
ード信号やライト信号のようなデータラッチ信号、６２
ａ〜６２ｎはＣＰＵバス５からのデータやアドレスとデ
ータ設定ライン７からのデータとを比較する複数のデー
タ比較制御回路、６３ａ〜６３ｎはデータ比較制御回路
６２ａ〜６２ｎのそれぞれが出力するトリガ出力信号で
ある。

【００１４】以上述べたような構成において、次にその
動作を図３のタイミングチャートにしたがって説明す
る。ちなみに、図３（Ａ）はＣＰＵバス５上のデータの
遷移状態を示すもので、ＤＡＴＡ１〜ＤＡＴＡｎと変化
する状態を示している。一方、同図（Ｂ）はデータラッ
チ信号６１、同図（Ｃ）はデータ比較制御回路６２ａの
セットデータであるＤＡＴＡ１、同図（Ｄ）はデータ比
較制御回路６２ａの出力であるトリガ出力信号６３ａ、
同図（Ｅ）はデータ比較制御回路６２ｂのセットデータ
であるＤＡＴＡ２、同図（Ｆ）はデータ比較制御回路６
２ｂの出力であるトリガ出力信号６３ｂ、同図（Ｇ）は
データ比較制御回路６２ｃのセットデータであるＤＡＴ
Ａ３、同図（Ｈ）はデータ比較制御回路６２ｃの出力で
あるトリガ出力信号６３ｃ、同図（Ｉ）はデータ比較制
御回路６２ｎのセットデータであるＤＡＴＡｎ、同図
（Ｊ）はデータ比較制御回路６２ｎの出力であるトリガ
出力信号６３ｎをそれぞれ示すものである。

【００１５】先ず、カード１のデバッグを開始する前に
はコネクタ８を通じて外部からあるいはスイッチ９から
データ比較制御回路６２ａ〜６２ｎにトリガ条件に関す
るデータを入力し設定する必要がある。コネクタ８を通
じてトリガ条件に関するデータの設定を行なう場合は外
部に接続されるエミュレ−タ等を用いることになり、ス
イッチ９を通じてのデータ設定は手動にてのマニュアル
設定になるが、いずれの場合もデータ設定ライン７にあ
るトリガ条件に関するデータが設定されることには変わ
りはないので、この説明においてはスイッチ９からデー
タを設定する場合を例にとって説明する。

【００１６】今、デバッグ用回路６０内のデータ比較制
御回路６２ａ〜６２ｎが４つ存在すると仮定する。この
場合、データ比較制御回路６２ｎはｎ＝４なる順番に位
置付けられる。さて、ここでＣＰＵバス５のデータやア
ドレスが、例えばＤＡＴＡ１＝“ＦＣ”、ＤＡＴＡ２＝
“４３”、ＤＡＴＡ３＝“９Ｃ”、ＤＡＴＡｎ＝“Ｂ
５”の順に変化した状態の時にデバッグのトリガをかけ
たいと仮定する。この場合、スイッチ９をそれぞれの条
件に合わせて“ＦＣ”、“４３”、“９Ｃ”、“Ｂ５”
にそれぞれ設定し、これらの設定データを対応するデー
タ比較制御回路６２ａ〜６２ｎに入力する。次いで、Ｃ
ＰＵバス５のデータやアドレスをラッチさせるデータラ
ッチ信号６１をＣＰＵ２のリード信号のような適宜信号
と接続させることにより、希望条件の設定を完了する。

【００１７】この状態でデバッグを開始すると、１段目
のデータ比較制御回路６２ａはＣＰＵバス５のデータや
アドレスが設定した通りにＤＡＴＡ１＝“ＦＣ”となれ
ば、２段目のデータ比較制御回路６２ｂに対してトリガ
出力信号６３ａを出力する。このトリガ出力信号６３ａ
により２段目のデータ比較制御回路６２ｂが動作可能と
なる。２段目のデータ比較制御回路６２ｂはＣＰＵバス
５のデータやアドレスが設定した通りにＤＡＴＡ２＝
“４３”となれば、３段目のデータ比較制御回路６２ｃ
に対してトリガ出力信号６３ｂを出力する。このトリガ
出力信号６３ｂにより３段目のデータ比較制御回路６２
ｃが動作可能となる。３段目のデータ比較制御回路６２
ｃはＣＰＵバス５のデータやアドレスが設定した通りに
ＤＡＴＡ３＝“９Ｃ”となれば、ｎ段目（この場合はｎ
＝４）のデータ比較制御回路６２ｎに対してトリガ出力
信号６３ｃを出力する。このトリガ出力信号６３ｃによ
りｎ段目のデータ比較制御回路６２ｎが動作可能とな
る。ｎ段目のデータ比較制御回路６２ｎはＣＰＵバス５
のデータやアドレスが設定した通りにＤＡＴＡｎ＝“Ｂ
５”となれば、図示しないデバッグ装置（ロジックアナ
ライザ）に対してトリガ出力信号６３ｎを送出する。つ
まり、ＣＰＵバス５のデータやアドレスが設定した通り
に、“ＦＣ”、“４３”、“９Ｃ”、“Ｂ５”の順に変
化するような条件についてはデータ比較制御回路６２ｎ
から出力されるトリガ出力信号６３ｎを検出することで
確保することができるので、デバッグ装置にこの条件を
与えることでこれらの設定条件の前後の回路動作をデバ
ッグすることができる。

【００１８】なお、上記実施例ではｎ＝４の場合の動作
を例示したが、データ比較制御回路６２ａ〜６２ｎを増
設したり、トリガ信号に論理条件を組み合わせることに
より、より複雑なトリガ条件に基づく回路動作の確認を
行なうことができることは言うまでもない。また、トリ
ガ条件をスイッチ９から与える代わりにコネクタ８を通
じて外部から設定するようにしても全く同様の動作を行
なわせることができる。

【００１９】また、上記実施例ではＣＰＵバス５に直結
したデバッグ用回路６０やデータ設定ライン７、スイッ
チ９、コネクタ８等をカード１上に直接実装した構成を
例示したが、デバッグ用回路６０やスイッチ９、データ
設定ライン７等を外部カードに設け、外部カードとコネ
クタ８とをケーブルで結び、コネクタ８とＣＰＵバス５
とも直結することによりカード１の実装面積を低減する
ような構成も可能である。

【００２０】

【発明の効果】以上のように、この発明による論理回路
設計装置では、複数のデータ比較制御回路をＣＰＵバス
に直結して設け、このデータ比較制御回路の比較データ
を外部から設定できるように構成し、データ比較制御回
路の出力信号から回路動作のデバッグ用のトリガ信号を
得るようにしたので、論理回路デバッグ時に複雑でシー
ケンシャルな条件に基づくトリガを得ることが可能であ
り、ロジックアナライザのプローブの接続変更や設定条
件の変更の回数が低減し、デバッグ時間を低減すること
が可能になるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る論理回路設計装置の
ブロック図である。

【図２】図１のデバッグ用回路の詳細な構成を示す詳細
ブロック図である。

【図３】図２の構成の動作を説明するためのタイミング
チャートである。

【図４】従来の論理回路設計装置のブロック図である。

【符号の説明】

１ カード ２ ＣＰＵ ３ メモリ ４ バッファ ５ ＣＰＵバス ７ データ設定ライン ８ コネクタ ９ スイッチ １０ ロジックアナライザ １１ プローブ ６０ デバッグ用回路 ６１ データラッチ信号 ６２ａ〜６２ｎ データ比較制御回路 ６３ａ〜６３ｎ トリガ出力信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 処理の全体制御を実行するＣＰＵと、前
   記ＣＰＵがアクセス可能なデータやアドレスを配される
   ＣＰＵバスと、外部から条件の設定を行なうデータ設定
   手段と、前記ＣＰＵバスのデータおよびアドレスの少な
   くとも１つと前記データ設定手段から設定された条件を
   比較するデータ比較手段と、前記データ比較手段の動作
   を制御するためのトリガ信号を発生する制御手段を備え
   ることを特徴とする論理回路設計装置。
2. 【請求項２】 請求項１記載の論理回路設計装置におい
   て、 前記データ設定手段は外部からのデータを入力するコネ
   クタあるいはスイッチ手段であることを特徴とする論理
   回路設計装置。