JP2002062340A

JP2002062340A - 半導体試験装置

Info

Publication number: JP2002062340A
Application number: JP2000252485A
Authority: JP
Inventors: Yoshitetsu Odashiro; 佳哲小田代
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-23
Filing date: 2000-08-23
Publication date: 2002-02-28

Abstract

(57)【要約】（修正有）【課題】被試験回路をテストする場合の総合的なテス
ト時間を短縮する。【解決手段】入力データｄ４に基づき被試験回路に試
験用のドライバ入力信号Ｓｄを与える波形生成部４と、
被試験回路から戻ってきたコンパレータ出力信号Ｓｃを
期待値データｄ５と比較して合否判定信号Ｓ１を出力す
る論理判定部５を備える半導体試験装置において、タイ
ミング発生部３、波形生成部４、論理判定部５毎に対応
して条件データを格納するレジスタ６１、６２、６３に
レジスタ設定データｄ２またはｄ６を設定するに当り、
一定のパターンを持つ定常的に用いられるデータについ
ては、パターンメモリ２からデコード部１１を通じて設
定し、テスタコントローラ８から可変的に与えられる条
件データについてはデコード回路７から設定するように
して、レジスタ６１、６２、６３への条件データの設定
の高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置に
係り、特に、パーピンアーキテクチャーのテスタにテス
ト条件を設定する構成に関する。

【０００２】

【従来技術】図３は、従来の半導体試験装置のブロック
図であり、特に、パーピンアーキテクチャーを採用した
構成を例示するものである。

【０００３】図において示すように、パーピンアーキテ
クチャーの構成では、各試験チャンネル毎に、パーピン
ロジック部１が配置される。

【０００４】これらのパーピンロジック部１は、パター
ンメモリ２、タイミング発生部３、波形生成部４、論理
判定部５、第１のレジスタ６１、第２のレジスタ６２、
第３のレジスタ６３、デコード回路７を備えている。

【０００５】ちなみに、第１のレジスタ６１、第２のレ
ジスタ６２、第３のレジスタ６３はそれぞれ、タイミン
グ発生部３、波形生成部４、論理判定部５毎に対応して
設けられており、タイミング情報や波形情報などのテス
ト条件を格納する機能を有する。

【０００６】パターンメモリ２は、試験用波形生成や論
理判定に必要な入力データｄ４、試験時の期待値データ
ｄ６などのパターンデータｄ３を格納しており、パター
ンメモリアドレス発生器９から与えられるパターンメモ
リアドレスデータｄ１に基づいてアクセスされる。

【０００７】また、タイミング発生部３は、入力波形の
エッジタイミング、期待値比較のタイミングを生成し、
波形生成部４、論理判定部５にタイミングクロックＣＬ
Ｋを与える。

【０００８】波形生成部４は、パターンメモリ２から出
力されたパターンデータｄ３の中から入力データｄ４を
入力され、タイミング発生部３から出力されたタイミン
グクロックＣＬＫに従って、試験波形を図示しない被試
験半導体に送り出すためのドライバ入力信号Ｓｄを生成
する。

【０００９】論理判定部５は、パターンメモリ２から出
力されたパターンデータｄ３の中から期待値データｄ５
を与えられ、タイミング発生部３から出力されたタイミ
ングクロックＣＬＫに従って被試験半導体から戻ってき
たコンパレータ出力信号Ｓｃを期待値と比較し、Ｐａｓ
ｓ／Ｆａｉｌの合否判定信号Ｓ１を出力する。

【００１０】更に、第１のレジスタ６１はタイミング発
生部３を動作させるために必要なデータを保持する。ま
た、第２のレジスタは、波形生成部４を動作させるため
に必要なデータを保持する。一方、第３のレジスタは、
論理判定部５を動作させるために必要なデータを保持す
る。

【００１１】デコード回路７は、テスタコントローラ８
からテスタバス１０を通じて送られてくるタイミング情
報や波形情報などのテスト条件データに基づき、レジス
タ６１、６２、６３に対するレジスタ設定データｄ６お
よび書き込み信号Ｃ２を生成する。

【００１２】なお、このパーピンロジック部１には、図
示しないが、この他にも様々な機能を持った回路が含ま
れる。

【００１３】一方、このパーピンロジック部１を制御す
るために、テスタバス１０には、テスタコントローラ８
やパターンメモリアドレス発生器９が接続される。この
中で、パターンメモリアドレス発生器９は、テスタバス
１０を通じて与えられるテスタコントローラ８からのデ
ータや、その他の系統から与えられるパターンインスト
ラクションＰＩおよびシステムクロックＳＣＬＫに従っ
て、パターンメモリ２に対するパターンメモリアドレス
データｄ１を発生している。

【００１４】以上述べたような構成において、次にその
動作を説明する。

【００１５】パーピンロジック部１に含まれる各種のレ
ジスタ６１、６２、６３に対するタイミング情報や波形
情報などのテスト条件データの書き込み処理は、テスタ
コントローラ８からテスタバス１０を経由して、デコー
ド回路７に与えられるデータに基づいて行われる。デコ
ード回路７からのレジスタ設定データｄ６は、書き込み
信号Ｃ２に基づき、第１のレジスタ６１、第２のレジス
タ６２、第３のレジスタ６３に書き込まれる。

【００１６】一方、テスタコントローラ８からテスタバ
ス１０を経由して与えられるデータやパターンインスト
ラクションＰＩとシステムクロックＳＣＬＫに基づい
て、パターンメモリアドレス発生器９からパターンメモ
リ２に対して、パターンメモリアドレスデータｄ１が出
力される。その結果、パターンメモリ２は指定されたア
ドレスに基づきパターンデータｄ３を生成し、波形生成
部４および論理判定部５に出力する。

【００１７】パターンデータｄ３に含まれる入力データ
ｄ４は、タイミング発生部３からのタイミングクロック
ＣＬＫに基づいて波形生成部４に取り込まれ、ドライバ
入力信号Ｓｄとして、被試験回路に出力される。

【００１８】一方、パターンデータｄ３に含まれる期待
値データｄ５は、タイミング発生部３からのタイミング
クロックＣＬＫに基づいて論理判定部５に取り込まれ、
被試験回路からのコンパレータ出力信号Ｓｃと比較処理
され、その結果として、論理判定部５からは合否判定信
号Ｓ１が出力される。

【００１９】基本的に、パーピンロジックアーキテクチ
ュアを採用している半導体試験装置の場合、各テスタチ
ャンネル毎に異なる波形、入力タイミング、期待値比較
タイミング等の設定が可能である。

【００２０】しかしながら、裏返して言うならば、テス
タコントローラ８から各パーピンロジック部１のレジス
タ６１、６２、６３に対するタイミング情報や波形情報
などのテスト条件の書き込み処理を行う場合は、どうし
てもシリアル処理にならざるを得ない。

【００２１】

【発明が解決しようとする課題】以上述べたように、従
来の半導体試験装置は、テスタコントローラ８からデコ
ード回路７を通じて、第１のレジスタ６１、第２のレジ
スタ６２、第３のレジスタ６３のそれぞれに対応する必
要なデータを設定するように構成されるので、一定のパ
ターンに従って行うテストに用いるタイミング情報や波
形情報などの定常データについても、同様にしてそれぞ
れ設定しなければならない。つまり、データパターンが
予め判っている定常データについても、データの設定処
理はテスタコントローラ8からパーピンロジック部1毎に
個別にシリアルに設定せざるを得ないため、テスタチャ
ンネル数が増えれば増える程、レジスタ６１、６２、６
３への書き込み処理にかかる時間が増大してしまう。結
果として、トータルなテストタイムの増大を招き、ＬＳ
Ｉテストのスループット低下の原因となっていた。

【００２２】従って、本発明は、上記のような従来技術
の問題点を解消し、タイミング情報、波形情報、期待値
データなどのテスト条件の中で一定のパターンを持つ定
常的に用いられるデータについて、高速でそれぞれに対
応するレジスタに設定することができるようにすること
により、テスタチャンネル数が多くても、総合的なテス
ト時間を短縮できるようにした半導体試験装置を提供す
ることを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、パターンデータに基づき被試験回路に試
験用の波形を与える波形生成手段と、被試験回路から戻
ってきた信号をパターンデータに基づく期待値と比較す
る論理判定手段と、前記波形生成手段と前記論理判定手
段にタイミング信号を与えるタイミング発生手段と、各
テスタチャンネル毎に設けられ、タイミング情報や波形
情報等のテスト条件を格納する複数のレジスタ手段と、
前記テスト条件のデータを格納するパターンメモリ手段
と、前記パターンメモリ手段の出力がパターンデータの
場合は、これを前記波形生成手段および前記論理判定手
段に与え、前記パターンメモリ手段の出力が前記テスト
条件のデータの場合は、これを必要に応じて前記複数の
レジスタ手段の必要なものに転送する条件手段と、を備
えることを特徴とする半導体試験装置を提供するもので
ある。

【００２４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形を説明する。

【００２５】図１は本発明の実施形に係る半導体試験装
置のブロック図である。同図の構成の、図３の構成と異
なる点は、パターンメモリ２が、予め定められたパター
ンのテストに用いられるデータ構成の予め判っている定
常データを格納しており、この定常データを、選択的に
取り出す機能を持ったデコード部11が設けられているこ
とである。

【００２６】つまり、第１のレジスタ６１、第２のレジ
スタ６２、第３のレジスタ６３にタイミング情報や波形
情報などのテスト条件についての可変データを書き込む
場合は、従来と同じように、テスタコントローラ８から
デコード回路7を通じて、レジスタ設定データｄ６が与
えられる。

【００２７】これに対して、予め定められたパターンの
テストに用いられるテスト条件を示す定常データを書き
込む場合は、パターンメモリ2の出力からデコード部11
でレジスタ設定データｄ２として判別抽出し、各レジス
タ６１、６２、６３に設定するようにする。

【００２８】なお、上記の機能を実現するため、デコー
ド部１１に対しては、パターンメモリ２からのデータｄ
３１に加えて、パターンメモリアドレスデータd1がパタ
ーンデータd32の出力を示すものなのか、レジスタ設定
データｄ２の出力を示すものなのかを指示するパターン
インストラクションＰＩが与えられる。

【００２９】以上述べたような構成において、その動作
を、図２のデータフロー図に基づいて説明する。

【００３０】パーピンロジック部１に含まれる各種のレ
ジスタ６１、６２、６３に対する可変データの書き込み
処理は、従来の場合と同様に、テスタコントローラ８か
らテスタバス１０を経由して、デコード回路７に与えら
れるデータに基づいて行われる。デコード回路７からの
レジスタ設定データｄ６は、レジスタ書き込み信号Ｃ２
に基づき、第１のレジスタ６１、第２のレジスタ６２、
第３のレジスタ６３に書き込まれる。

【００３１】一方、パターンメモリアドレス発生器9
は、テスタコントローラ８からテスタバス１０を経由し
て与えられるデータやパターンインストラクションＰ
Ｉ、システムクロックＳＣＬＫに基づきパターンメモリ
アドレスデータd1を生成するが、このパターンメモリア
ドレスデータd1は、パターンメモリ2に与えられる。

【００３２】以上のようにして、パターンメモリアドレ
ス発生器９から出力されるパターンメモリアドレスデー
タｄ１により、パターンメモリ２がアクセスされると、
パターンメモリ２からはデータｄ３１が出力される。

【００３３】このデータｄ３１とパターンインストラク
ションＰＩは、デコード部１１に与えられ、デコード部
１１はデータｄ３１に対応して、パターンデータｄ３１
またはレジスタ設定データｄ２とレジスタ書き込み信号
Ｃ１を発生する。

【００３４】つまり、デコード部１１は、パターンメモ
リ２からのデータｄ３１が、入力パターンや期待値パタ
ーンであるか、レジスタ６１、６２、６３に対する書き
込みデータであるかをパターンインストラクションＰＩ
に基づいて判別して、入力パターンや期待値を含むパタ
ーンであれば、波形生成部４や論理判定部５に対するパ
ターンデータｄ３２を出力し、レジスタ６１、６２、６
３に対する書き込みデータであれば、レジスタ設定デー
タｄ２を出力する。

【００３５】以上の動作を更に詳細に説明する。

【００３６】一般に、パターンメモリ２は３ビット幅に
なっている。この３ビットのデータで、入力データの
“０”、“１”、負論理パルスＮ、正論理パルスＰ、期
待値データの“０”、“１”、ハイインピーダンスＺ、
マスクＸを表現するパターンデータｄ３２を出力し、こ
のパターンデータｄ３２に基づいて、波形生成部４およ
び論理判定部５は動作する。

【００３７】なお、テスト条件が連続実行される複数の
パターンプログラムの場合には、テストタイム短縮のた
め、デコード部１１から各レジスタ６１〜６３への書き
込みは行わない。つまり、パターンメモリ２から各レジ
スタ６１〜６３へは、必要に応じて、必要なチャンネル
のレジスタへのみ、転送が行われるのである。ここで、
転送すべきか否かの判断は、パターンインストラクショ
ンＰ１に基づいて、又はデコード部１１によって行われ
る。これらいずれの場合も、その動作は、テスタコント
ローラ８が管理している。

【００３８】一方、レジスタ６１、６２、６３に与えら
れるレジスタ設定データｄ２は、そのデータの種別によ
りデータ幅は異なるが、例えば、タイミングデータであ
れば２０〜３０ビット幅のデータである。このため、パ
ターンメモリ２のひとつのアドレスから出力された３ビ
ットデータではレジスタデータとは成りえないため、デ
コード部１１はパターンメモリ２の複数のアドレスから
出力されたデータをビット変換する機能を持っている。
このためにデコード部１１は、複数のアドレスから出力
された３ビットのデータを格納蓄積し、これをまとめて
レジスタ設定データｄ２として出力する構造となってい
る。

【００３９】デコード部１１は、併せて、パターンイン
ストラクションＰＩをキーワードとして、パターンメモ
リ２から出力されたデータがレジスタデータであれば、
ビット変換の処理を行い、更に、レジスタ６１、６２、
６３の中から特定のレジスタに書き込むための信号であ
るレジスタ書き込み信号Ｃ１を出力する。

【００４０】以上のようにして得られたレジスタ設定デ
ータｄ２は、レジスタ書き込み信号Ｃ１に基づき、第１
のレジスタ６１、第２のレジスタ６２、第３のレジスタ
６３の中から選択されたレジスタに書き込まれることと
なる。

【００４１】一方、デコード部１１から出力されたパタ
ーンデータｄ３１に含まれる入力データｄ４は、タイミ
ング発生部３からのタイミングクロックＣＬＫに基づい
て波形生成部４に取り込まれ、ドライバ入力信号Ｓｄと
して、被試験回路に出力される。

【００４２】また、パターンデータｄ３１に含まれる期
待値データｄ５は、タイミング発生部３からのタイミン
グクロックＣＬＫに基づいて論理判定部５に取り込ま
れ、被試験回路からのコンパレータ出力信号Ｓｃと比較
処理され、その結果として、論理判定部５からは合否判
定信号Ｓ１が出力される。

【００４３】なお、実際のテストにおいては、波形デー
タ、タイミングデータなど、パターンプログラムとは別
の、一般にテストファイルと呼ばれているファイルに記
述され、テスタコントローラから各レジスタに書き込み
処理される。

【００４４】本実施形では、波形データ、タイミングデ
ータなどをパターンメモリから与える仕組みを持たせて
いるため、パターンプログラム中にそのデータを格納す
る必要があるが、そのパターンプログラムは容易に生成
可能である。

【００４５】また、従来は、パターンデータのみが記述
されているパターンプログラムと、波形情報やタイミン
グ情報などが記述されたテストプログラムをそれぞれ独
立して管理していたが、本実施形の構成によれば、波形
情報、タイミング情報などもパターンプログラム内に記
述して、一括管理することになる。このため、テストオ
フライン環境、つまりコンピュータ上でテストのシミュ
レーションを行う環境におけるパターンデバッグ作業が
容易になる。また、ＣＡＤデータからテスタプログラム
を発生したり、他のテスタ機種へのテスタプログラムの
移植も容易になるといいうメリットもある。

【００４６】なお、本実施形の構成は、波形データやタ
イミングデータが定常データの場合の高速処理を特徴と
しているが、その他の可変データが必要とされる場合
は、先にも述べたように、テスタコントローラ８からテ
スタバス１０を通じてデコード回路７に与えられるデー
タに基づき、レジスタ設定データｄ６と書き込み信号Ｃ
２を生成し、レジスタ６２、６２、６３に対するデータ
の書き込みを行わせるので、半導体試験装置を柔軟に運
用することが可能である。

【００４７】

【発明の効果】以上述べたように、本発明の半導体試験
装置は、予めテストパターンが判っている場合に用いる
定常データについては、波形生成部や論理判定部にパタ
ーンデータを与えるパターンメモリの出力データからデ
コード部を通じて生成するように構成したので、パーピ
ンアーキテクチャーを適用される半導体試験装置で、タ
イミング情報や波形情報などのテスト条件を、タイミン
グ発生器、波形発生器、論理判定部に対応して設けられ
た各レジスタへの条件データの設定時間を高速化でき、
総合的な試験時間を短縮できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施形１に係る半導体試験装置のブロ
ック図である。

【図２】図１の構成の動作を説明するためのデータフロ
ー図である。

【図３】従来の半導体試験装置のブロック図である。

【符号の説明】

１パーピンロジック部２パターンメモリ３タイミング発生部４波形生成部５論理判定部６１第１のレジスタ６２第２のレジスタ６３第３のレジスタ７デコード回路８テスタコントローラ９パターンメモリアドレス発生器１０テスタバス１１デコード部

Claims

【特許請求の範囲】

【請求項1】パターンデータに基づき被試験回路に試験
用の波形を与える波形生成手段と、被試験回路から戻ってきた信号をパターンデータに基づ
く期待値と比較する論理判定手段と、前記波形生成手段と前記論理判定手段にタイミング信号
を与えるタイミング発生手段と、各テスタチャンネル毎に設けられ、タイミング情報や波
形情報等のテスト条件を格納する複数のレジスタ手段
と、前記テスト条件のデータを格納するパターンメモリ手段
と、前記パターンメモリ手段の出力がパターンデータの場合
は、これを前記波形生成手段および前記論理判定手段に
与え、前記パターンメモリ手段の出力が前記テスト条件
のデータの場合は、これを必要に応じて前記複数のレジ
スタ手段の必要なものに転送する条件手段と、を備えることを特徴とする半導体試験装置。
【請求項２】前記条件手段は、前記パターンメモリ手段
の出力がテスト条件のデータの場合において、前記テス
ト条件が連続実行される複数のパターンプログラムの場
合には、このテスト条件のデータの前記レジスタへの転
送は行わない、ことを特徴とする、請求項１に記載の半
導体試験装置。
【請求項３】前記パターンメモリ手段からの出力をデコ
ードして、前記波形生成手段と前記論理判定手段と前記
複数のレジスタとに与える、デコード手段をさらに備え
ることを特徴とする、請求項２に記載の半導体試験装
置。
【請求項４】前記テスト条件が連続実行される複数のパ
ターンプログラムであるか否かは、パターンインストラ
クションに基づいて、または前記デコーダによって、行
うことを特徴とする、請求項３に記載の半導体試験装
置。
【請求項５】前記複数のレジスタに対して、任意のテス
ト条件を与える別のテスト条件手段をさらに備えること
を特徴とする、請求項１乃至４のいずれか１つに記載の
半導体試験装置。
【請求項６】パターンデータに基づき被試験回路に試験
用の波形を与える波形生成手段と、被試験回路から戻っ
てきた信号をパターンデータに基づく期待値と比較する
論理判定手段と、前記波形生成手段と前記論理判定手段
にタイミング信号を与えるタイミング発生手段と、前記
タイミング発生手段に対応して配置されテスト条件を格
納する第１のレジスタ手段と、前記波形生成手段に対応
して配置されテスト条件を格納する第２のレジスタ手段
と、前記論理判定手段に対応して配置されテスト条件を
格納する第３のレジスタ手段と、前記第１のレジスタ、
前記第２のレジスタおよび前記第３のレジスタに対し
て、可変的に与えられるべきテスト条件を与える第１の
条件手段と、前記波型生成手段および前記論理判定手段
に対するパターンデータと前記第１のレジスタ、前記第
２のレジスタおよび前記第３のレジスタに対して与えら
れるべき定常的なテスト条件データを格納するパターン
メモリ手段と、前記パターンメモリ手段の出力がパター
ンデータの場合は、これを前記波形生成手段および前記
論理判定手段に与え、前記パターンメモリ手段の出力が
定常的なテスト条件データの場合は、これを前記第１の
レジスタ手段、前記第２のレジスタ手段および前記第３
のレジスタ手段に与える第２の条件手段と、を備えるこ
とを特徴とする半導体試験装置。
【請求項７】前記第１の条件手段が、テスタコントロー
ラからテスタバスを経由して送られてくるデータをデコ
ードする機能を有する、請求項６の半導体試験装置。
【請求項８】前記第２の条件手段が、インストラクショ
ンに基づき、パターンメモリから出力されるデータが、
パターンデータなのか定常的な条件データなのかを判別
するデコード機能を有する、請求項６又は７の半導体試
験装置。