KR101160358B1 - 시험 장치 및 시험 방법 - Google Patents
시험 장치 및 시험 방법 Download PDFInfo
- Publication number
- KR101160358B1 KR101160358B1 KR1020050116004A KR20050116004A KR101160358B1 KR 101160358 B1 KR101160358 B1 KR 101160358B1 KR 1020050116004 A KR1020050116004 A KR 1020050116004A KR 20050116004 A KR20050116004 A KR 20050116004A KR 101160358 B1 KR101160358 B1 KR 101160358B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- test
- predetermined pattern
- memory
- sequence
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
시험 프로그램에 포함되는 명령을 순차적으로 실행하는 명령 실행부와, 기정 패턴 계열을, 기정 패턴 식별 정보에 대응하여 격납하는 기정 패턴 메모리와, 각 명령에 대응하여, 명령 사이클 기간 중에 출력하는 시험 패턴 계열, 또는, 당해 명령 사이클 기간 중에 출력하는 기정 패턴 계열을 식별하는 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리와, 하나의 명령에 대응하여 시험 패턴 메모리에 격납된 시험 패턴 계열 또는 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출부와, 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응된 기정 패턴 계열을 독출하는 기정 패턴 독출부와, 명령 사이클 기간 중에, 시험 패턴 메모리 독출부가 독출한 시험 패턴 계열, 또는, 기정 패턴 독출부가 독출한 기정 패턴 계열을 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부를 포함하는 시험 장치를 제공한다.
시험 프로그램, 압축, 시험 패턴, 기정 패턴, 시험 패턴 계열, 명령 사이클
Description
도 1은 본 발명의 실시 형태에 관한 시험 장치 10의 구성을 도시한다.
도 2는 본 발명의 실시 형태에 관한 순차적 패턴 생성부 142 및 순차적 패턴 생성부 146의 구성을 도시한다.
도 3은 본 발명의 실시 형태에 관한 패턴 형식 정보의 일 예를 도시한다.
도 4는 본 발명의 실시 형태에 관한 시험 프로그램의 일 예를 도시한다.
도 5는 본 발명의 실시 형태에 관한 시험 프로그램의 압축 형식을 도시한다. 도 5A는 압축 전의 시험 프로그램을, 도 5B는 압축 후의 시험 프로그램이다.
도 6은 본 발명의 실시 형태의 변형예에 관한 패턴 형식 정보의 일 예를 도시한다.
도 7은 종래의 시험 프로그램의 압축 형식을 도시한다.
[부호의 설명]
10 시험 장치
100 DUT
102 메인 메모리
104 명령 메모리
106 시험 패턴 메모리
108 기대값 패턴 메모리
110 디지털 캡쳐 메모리
112 중앙 패턴 제어부
114 패턴 목록 메모리
116 벡터 생성 제어부
118 기정 패턴 메모리
120 중앙 캡쳐 제어부
122 패턴 결과 메모리
130 채널 블록
140 채널 패턴 생성부
142 순차적 패턴 생성부
144 포맷 제어부
146 순차적 패턴 생성부
148 헌트 비교부
150 페일 캡쳐 제어부
152 페일 캡쳐 메모리
160 타이밍 생성부
170 드라이버
180 비교기
200 패턴 메모리 독출부
210 기정 패턴 독출부
220 패턴 선택부
600a~b 패턴 형식 정보
610 패턴 식별 정보
620 패턴 계열
본 발명은, 시험 장치 및 시험 방법에 관한 것이다. 특히, 본 발명은 피시험 디바이스의 시험에 이용하는 시험 프로그램을 압축하고 기억하는 시험 장치 및 시험 방법에 관한 것이다. 본 출원은 다음의 미국 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 있어서는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키며, 본 출원의 기재의 일부로 한다.
미국 특허 출원 11/039,394 출원일 2005년 1월 19일
시험 장치는, 시험 대상이 되는 피시험 디바이스(DUT: Device Under Test)의 시험을, 시험 프로그램에 기초하여 수행한다. 시험 프로그램은, 각 명령 사이클 마다, 시험 장치가 실행하여야 할 명령과, 피시험 디바이스의 각 단자에 대하여 출력할 시험 패턴 또는 피시험 디바이스의 각 단자로부터 출력된 출력 패턴과 비교하는 기대값 패턴을 포함한다.
종래, 시험 프로그램의 데이터 양을 줄이기 위해, 반복 명령을 이용해서 시험 프로그램을 압축하는 시험 장치가 이용되고 있다. 도 7은, 종래의 시험 프로그램의 압축 형식을 도시한다. 도 7의 시험 프로그램에 있어서는, 제1 명령 사이클에 있어서 NOP 명령(No 오퍼레이션 명령)이 실행되고, {단자 1, 단자 2, 단자 3, 단자 4}의 각각에 대해 시험 패턴{0, 1, 1, 0}의 각각이 출력된다. 마찬가지로, 제2 명령 사이클에 있어서는 NOP 명령이 실행되고 {단자 1, 단자 2, 단자 3, 단자 4}의 각각에 대해 시험 패턴 {1, 0, 1, 0}의 각각이 출력된다. 그리고, 제3 명령 사이클에 있어서 반복 명령인 IDXI 명령이 실행되고, 100 사이클 동안 {단자 1, 단자 2, 단자 3, 단자 4}에 대해 시험 패턴 {1, 1, 1, 0}이 계속 출력된다. 이와 같이, 종래의 시험 장치에 있어서는, 모든 단자에 있어서 복수 명령 사이클 동안 같은 패턴을 계속 사용하는 경우에, 반복 명령을 사용하여 시험 프로그램의 크기를 줄인다.
또한, 현시점에서 선행 기술 문헌의 존재가 인식되어 있지 않기 때문에, 선행 기술 문헌에 관한 기재를 생략한다.
이에 대해, 최근의 전자 디바이스의 고속화에 따라, 전자 디바이스로부터 입출력되는 신호의 전송 속도가 비약적으로 높아지고 있다. 이러한 전자 디바이스를 시험하기 위해서는, 보다 고속으로 시험 패턴 또는 기대값 패턴을 발생하는 시험 장치가 요구된다.
여기서, 시험 프로그램을 실행하는 명령 사이클의 단축에 의해서는, 시험 장 치의 성능을 비약적으로 향상시키기 어렵다. 그리고, 1 명령 사이클 동안에 복수의 시험 패턴 또는 기대값 패턴을 공급함으로써, 비교적 저속으로 명령을 실행하면서 고속으로 패턴을 생성하는 시험 장치를 실현하는 것이 현실적이다. 이러한 시험 장치에 있어서 반복 명령을 이용한 압축 방식을 이용하면, 모든 단자에 관해서, 복수 명령 사이클 동안 완전히 동일한 패턴 계열을 계속 사용하는 경우에만 압축 가능하고, 일부라도 다른 패턴 계열이 되는 경우에는 압축할 수 없다. 이 때문에, 반복 명령을 이용한 압축 방식을 이용하는 것만으로는, 압축 효율이 낮아지고 시험 프로그램을 격납하는 메모리 영역이 부족하게 되어버릴 가능성이 있다.
여기서 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치 및 시험 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
본 발명의 제1 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와, 명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패 턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와, 각 명령에 대응되어, 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리와, 하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출부와, 상기 시험 패턴 메모리 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와, 상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출부가 독출한 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부를 포함하는 시험 장치를 제공한다.
상기 피시험 디바이스는 복수의 상기 단자를 포함하되, 당해 시험 장치는, 복수의 상기 단자의 각각에 대응되어, 상기 시험 패턴 메모리, 상기 시험 패턴 메모리 독출부, 상기 기정 패턴 독출부, 및 상기 시험 패턴 출력부를 포함해도 좋다.
상기 피시험 디바이스의 제1 단자에 대응되는 제1의 상기 시험 패턴 메모리가 상기 하나의 명령에 대응되어 하나의 상기 시험 패턴 계열을 격납하고, 상기 피시험 디바이스의 제2 단자에 대응되는 제2의 상기 시험 패턴 메모리가 상기 하나의 명령에 대응되어 하나의 상기 기정 패턴 식별 정보를 격납하고 있는 경우에 있어 서, 상기 제1 단자에 대응되는 제1의 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령에 대응되어 상기 제1의 시험 패턴 메모리에 격납된 상기 하나의 시험 패턴 계열을 독출하고, 상기 제2 단자에 대응되는 제2의 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령에 대응되어 상기 제2의 시험 패턴 메모리에 격납된 상기 하나의 기정 패턴 식별 정보를 독출하고, 상기 제2 단자에 대응되는 제2의 상기 기정 패턴 독출부는, 상기 하나의 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 하나의 상기 기정 패턴 계열을 독출하고, 상기 제1 단자에 대응되는 제1의 상기 시험 패턴 출력부는, 상기 하나의 명령을 실행하는 하나의 상기 명령 사이클 기간 중에, 상기 하나의 시험 패턴 계열을 상기 제1 단자에 대하여 출력하고, 상기 제2 단자에 대응되는 제2의 상기 시험 패턴 출력부는, 상기 하나의 명령 사이클 기간 중에, 상기 하나의 기정 패턴 계열을 상기 제2 단자에 대하여 출력해도 좋다.
상기 시험 패턴 메모리는, 각 명령에 대응되어, 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보의 어느 것을 격납하고 있는가를 식별하는 시험 패턴 형식 정보와, 상기 시험 패턴 계열 및 상기 기정 패턴 식별 정보의 어느 것인가를 포함하는 시험 패턴 데이터를 격납하고, 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된, 상기 시험 패턴 형식 정보 및 상기 시험 패턴 데이터를 독출하고, 상기 기정 패턴 독출부는, 상기 시험 패턴 형식 정보가, 상기 기정 패턴 식별 정보를 격납하고 있음을 지시하는 정보인 경우에, 상기 시험 패턴 데이터에 포함된 상기 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출해도 좋다.
상기 시험 패턴 메모리는, 각 명령에 대응되어, 미리 정해진 특정 값의 경우에 상기 시험 패턴 계열을 격납하고 있음을 식별하고, 상기 특정 값이 아닌 경우에 상기 기정 패턴 식별 정보로서 사용되는 시험 패턴 형식 정보를 격납하며, 상기 시험 패턴 형식 정보가 상기 특정 값인 경우에는 상기 시험 패턴 계열을 격납하며, 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령을 실행하는 경우에 있어서, 상기 시험 패턴 형식 정보를 독출하고, 상기 시험 패턴 형식 정보가 상기 특정 값인 경우에 상기 시험 패턴 계열을 독출하고, 상기 기정 패턴 독출부는, 상기 시험 패턴 형식 정보가 상기 특정 값이 아닌 경우에, 당해 시험 패턴 형식 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출해도 좋다.
본 발명의 제2 형태에 의하면,피시험 디바이스를 시험하는 시험 장치에 있어서, 명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와, 명령 사이클 기간 중에 피시험 디바이스의 단자로부터 순차적으로 출력되는 복수의 출력 패턴과 순차적으로 비교되어야 할 복수의 기대값 패턴으로 이루어진 기대값 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와, 각 명령에 대응되어, 당해 명령을 실행하는 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기대값 패턴 계열, 또는 당해 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 기대값 패턴 메모리와, 하나의 명 령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 기대값 패턴 메모리에 격납된 상기 기대값 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 기대값 패턴 메모리 독출부와, 상기 기대값 패턴 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와, 상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응하여 상기 기대값 패턴 메모리 독출부가 독출한 상기 기대값 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열과, 상기 피시험 디바이스의 단자로부터 출력된 복수의 상기 출력 패턴으로 이루어진 출력 패턴 계열을 비교하는 기대값 비교부를 포함하는 시험 장치를 제공한다.
본 발명의 제3 형태에 의하면,피시험 디바이스를 시험 장치에 의하여 시험하는 시험 방법에 있어서, 명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행 단계와, 명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응되어 격납하는 기정 패턴 메모리 단계와, 각 명령에 대응되어, 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리 단계와, 하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출 단계와, 상기 시험 패턴 메모리 독출 단계에 있어서 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리 단계에 있어서 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출 단계와, 상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출 단계에 있어서 독출된 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출 단계에 있어서 독출된 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력 단계를 포함하는 시험 방법을 제공한다.
본 발명의 제4 형태에 의하면,피시험 디바이스를 시험 장치에 의하여 시험하는 시험 방법에 있어서, 명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행 단계와, 명령 사이클 기간 중에 피시험 디바이스의 단자로부터 순차적으로 출력된 복수의 출력 패턴과 순차적으로 비교되어야 할 복수의 기대값 패턴으로 이루어진 기대값 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리 단계와, 각 명령에 대응되어, 당해 명령을 실행하는 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기대값 패턴 계열, 또는 당해 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 기대값 패턴 메모리 단계와, 하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대 응되어 상기 기대값 패턴 메모리 단계에 있어서 격납된 상기 기대값 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 기대값 패턴 메모리 독출 단계와, 상기 기대값 패턴 독출 단계에 있어서 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출 단계와, 상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 기대값 패턴 메모리 독출 단계에 있어서 독출한 상기 기대값 패턴 계열, 또는 상기 기정 패턴 독출 단계에 있어서 독출된 상기 기정 패턴 계열과, 상기 피시험 디바이스의 단자로부터 출력된 복수의 상기 출력 패턴으로 이루어진 출력 패턴 계열을 비교하는 기대값 비교 단계를 포함하는 시험 방법을 제공한다.
또한 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.
본 발명에 의하면, 시험 프로그램을 높은 효율로 압축하고 기억하는 시험 장치를 제공할 수 있다.
이하 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 특허 청구 범위에 관한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되지 않는다.
도 1은 본 발명의 실시 형태에 관한 시험 장치 10의 구성을 도시한다. 시험 장치 10은, 하나 또는 복수의 단자를 포함하는 DUT 100을 시험하는 시험 장치이며, 메인 메모리 102와, 중앙 패턴 제어부 112와, 복수의 채널 블록 130을 포함한다.
메인 메모리 102는, DUT 100의 시험 프로그램을 격납하고, 시험 프로그램을 실행한 결과 DUT 100이 출력하는 출력 패턴을 기록한다. 메인 메모리 102는, 명령 메모리 104와, 복수의 시험 패턴 메모리 106과, 복수의 기대값 패턴 메모리 108과, 디지털 캡쳐 메모리 110을 포함한다.
명령 메모리 104는, 시험 프로그램에 포함되는 각 명령을 격납한다. 복수의 시험 패턴 메모리 106의 각각은, DUT 100의 각 단자에 대응하여 설치되고, 각 명령에 대응하여, 당해 명령을 실행하는 명령 사이클 기간 중에 이용되는 시험 패턴 계열을 각 단자마다 격납한다. 여기서 시험 패턴 계열은, 명령 사이클 기간 중에 DUT 100의 단자에 대해 순차 출력해야 할 복수의 시험 패턴을 포함한다. 예를 들면, 시험 장치 10이 하나의 명령 사이클마다 32비트의 신호를 발생하여 DUT 100에 대해 출력하는 경우, 시험 패턴 메모리 106은, 각 명령에 대응시켜서, 하나의 명령 사이클 기간 중에 출력하는 32비트의 신호에 대응하는 32개의 시험 패턴으로 된 시험 패턴 계열을 격납한다.
복수의 기대값 패턴 메모리 108의 각각은, DUT 100의 각 단자에 대응하여 설치되고, 각 명령에 대응하여, 당해 명령을 실행하는 명령 사이클 기간 중에 이용되는 기대값 패턴 계열을 각 단자마다 격납한다. 여기서, 기대값 패턴 계열은, 명령 사이클 기간 중에 DUT 100의 단자로부터 순차 출력되는 복수의 출력 패턴과 순차 비교되어야 할 복수의 기대값 패턴을 포함한다. 디지털 캡쳐 메모리 110은, 시험 프로그램을 실행한 결과 DUT 100이 출력하는 출력 패턴을 기록한다.
이상에 있어서, 명령 메모리 104, 복수의 시험 패턴 메모리 106, 복수의 기대값 패턴 메모리 108 및/또는 디지털 캡쳐 메모리 110은, 메인 메모리 102를 구성하는 별개의 메모리 모듈로 분할되어 설치되어도 좋으며, 동일한 메모리 모듈 내의 서로 다른 기억 영역으로서 설치되어도 좋다.
중앙 패턴 제어부 112는, 메인 메모리 102 및 복수의 채널 블록 130에 접속되며, DUT 100의 각 단자에 공통의 처리를 수행한다. 중앙 패턴 제어부 112는, 패턴 목록 메모리 114와, 벡터 생성 제어부 116와, 중앙 캡쳐 제어부 120과, 패턴 결과 메모리 122를 포함한다.
패턴 목록 메모리 114는, 시험 프로그램의 메인 루틴과 각 사이클의 각각에 있어서, 명령 메모리 104에 있어서의 당해 루틴의 개시/종료 어드레스, 시험 패턴 메모리 106에 있어서의 시험 패턴의 개시 어드레스, 기대값 패턴 메모리 108에 있어서의 기대값 패턴의 개시 어드레스 등을 격납한다. 벡터 생성 제어부 116은 본 발명에 관한 명령 실행부의 일 예이고, 명령 사이클 마다, DUT 100의 시험 프로그램에 포함된 명령을 순차적으로 실행한다. 보다 구체적으로는, 벡터 생성 제어부 116은, 각 루틴마다, 개시 어드레스로부터 종료 어드레스까지의 각 명령을 패턴 목록 메모리 114로부터 순차적으로 독출하여 순차적으로 실행한다.
중앙 캡쳐 제어부 120은, DUT 100의 각 단자 마다의 양부(良否) 판정 결과를 각 채널 블록 130으로부터 받아서, 각 루틴 마다의 DUT 100의 양부 판정 결과를 집계한다. 패턴 결과 메모리 122는, 각 루틴 마다의 DUT 100의 양부 판정 결과를 격 납한다.
복수의 채널 블록 130의 각각은, DUT 100의 각 단자에 대응되어 설치된다. 각 채널 블록 130은, 채널 패턴 생성부 140과, 타이밍 생성부 160과, 드라이버 170과, 비교기 180을 포함한다.
채널 패턴 생성부 140은, 당해 단자의 시험에 사용되는 시험 패턴 계열 또는 기대값 패턴 계열을 생성하고, DUT 100의 출력 패턴 계열 및 기대값 패턴 계열의 비교를 수행한다. 채널 패턴 생성부 140은, 기정 패턴 메모리 118과, 순차적 패턴 생성부 142와, 포맷 제어부 144와, 순차적 패턴 생성부 146과, 헌트 비교부 148과, 페일 캡쳐 제어부 150과, 페일 캡쳐 메모리 152를 포함한다.
기정 패턴 메모리 118은, 시험 패턴 계열 및/또는 기대값 패턴 계열(이하 "패턴 계열"이라 총칭함.) 중에서 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납한다. 여기서, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 기정 패턴 계열과 동일한 패턴 계열에 관하여는, 당해 패턴 계열 자체에 대신하여 당해 기정 패턴 계열의 기정 패턴 식별 정보를 격납한다.
순차적 패턴 생성부 142는, 실행하는 루틴에 대응되어 출력되어야 할 시험 패턴 계열의 개시 어드레스를, 벡터 생성 제어부 116으로부터 수신한다. 그리고, 순차적 패턴 생성부 142는, 각 명령 사이클에 대응되어 당해 개시 어드레스로부터 순차적으로 시험 패턴 메모리 106으로부터 시험 패턴 계열을 독출하고, 순차적으로 포맷 제어부 144로 출력한다. 포맷 제어부 144는, 드라이버 170과 함께 본 발명에 관한 시험 패턴 출력부로서 기능하며, 시험 패턴 계열을, 드라이버 170을 제어하기 위한 포맷으로 변환한다.
순차적 패턴 생성부 146은, 실행되는 루틴에 대응하여, 기대값 패턴 계열의 개시 어드레스를 벡터 생성 제어부 116으로부터 수신한다. 그리고, 순차적 패턴 생성부 146은, 각 명령 사이클에 대응하여 당해 개시 어드레스로부터 순차적으로 기대값 패턴 메모리 108로부터 기대값 패턴을 독출하여, 순차적으로 헌트 비교부 148 및 페일 캡쳐 제어부 150으로 출력한다. 헌트 비교부 148은, 본 발명에 관한 기대값 비교부의 일 예이고, 비교기 180을 거쳐 DUT 100이 출력한 출력 패턴 계열을 입력하고, 기대값 패턴 계열과 비교한다. 여기서 헌트 비교부 148은, DUT 100으로부터 출력된 타이밍이 부정(不定)인 출력 패턴에 관하여는, DUT 100으로부터 특정의 헤더 패턴 계열이 출력된 것을 조건으로 하여 기대값 패턴 계열의 비교를 개시하는 헌트 기능을 가져도 좋다.
페일 캡쳐 제어부 150은, DUT 100의 출력 패턴 계열 및 기대값 패턴 계열의 일치/불일치의 정보를 헌트 비교부 148로부터 받아, 당해 단자에 있어서의 DUT 100의 양부 판정 결과를 생성한다. 페일 캡쳐 메모리 152는, 헌트 비교부 148에 의한 헌트 처리의 결과와 기대값이 불일치로 된 출력 패턴의 값 등을 포함하는 페일 정보를 격납한다.
타이밍 생성부 160은, 드라이버 170이 시험 패턴 계열 내의 각 시험 패턴을 출력하는 타이밍, 및 비교기 180이 DUT 100의 출력 패턴을 취합하는 타이밍을 생성한다. 드라이버 170은, 포맷 제어부 14와 함께 본 발명에 관한 시험 패턴 출력부 로서 기능하며, 타이밍 생성부 160에 의하여 지정된 타이밍에 있어서, 채널 패턴 생성부 140 내의 포맷 제어부 144에 의하여 출력되는 각 시험 패턴을 DUT 100으로 출력한다. 비교기 180은, 타이밍 생성부 160에 의하여 지정된 타이밍에 있어서, DUT 100의 단자로부터 출력된 출력 패턴을 취득하고, 채널 블록 130 내의 헌트 비교부 148 및 디지털 캡쳐 메모리 110으로 공급한다.
도 2는 본 발명의 실시 형태에 관한 순차적 패턴 생성부 142 및 순차적 패턴 생성부 146의 구성을 도시한다.
순차적 패턴 생성부 142는, 패턴 메모리 독출부 200과, 기정 패턴 독출부 210과, 패턴 선택부 220을 포함한다. 패턴 메모리 독출부 200은, 본 발명에 관한 시험 패턴 메모리 독출부의 일 예이고, 시험 장치 10이 하나의 명령을 실행하는 경우에 있어서, 당해 하나의 명령에 대응하여 시험 패턴 메모리 106에 격납된 시험 패턴 계열 또는 기정 패턴 식별 정보를 독출한다. 기정 패턴 독출부 210은, 패턴 메모리 독출부 200이 기정 패턴 식별 정보를 독출한 경우에, 해당 기정 패턴 식별 정보에 대응하여 기정 패턴 메모리 118에 격납된 기정 패턴 계열을 독출한다. 이에 의해 기정 패턴 독출부 210은, 기정 패턴 식별 정보를 대응하는 기정 패턴 계열로 변환한다.
패턴 선택부 220은, 당해 하나의 명령을 실행하는 명령 사이클 기간 중에, 당해 하나의 명령에 대응하여 패턴 메모리 독출부 200이 시험 패턴 메모리 106으로부터 독출한 시험 패턴 계열, 또는 기정 패턴 독출부 210이 기정 패턴 메모리 118로부터 독출한 기정 패턴 계열을 선택하고, 포맷 제어부 144로 출력한다. 보다 구 체적으로는, 패턴 선택부 220은 당해 하나의 명령에 대응하여 시험 패턴 계열 또는 기정 패턴 식별 정보의 어느 하나가 시험 패턴 메모리 106으로부터 독출되었는가를 판별하고, 시험 패턴 계열이 독출된 경우에는 패턴 메모리 독출부 200으로부터 출력된 당해 시험 패턴 계열을 포맷 제어부 144로 출력한다. 한편, 기정 패턴 식별 정보가 독출된 경우에는, 기정 패턴 독출부 210으로부터 출력된 기정 패턴 계열을 포맷 제어부 144로 출력한다. 이것을 받아서, 본 발명에 관한 시험 패턴 출력부의 일 예인 포맷 제어부 144 및 드라이버 170은, 패턴 선택부 220에 의해 선택된 시험 패턴 계열 또는 기정 패턴 계열을, 드라이버 170에 접속된 DUT 100의 단자에 대하여 출력한다.
순차적 패턴 생성부 146은, 순차적 패턴 생성부 142와 유사한 구성을 채택하기 때문에, 이하 상이점을 제외하고 설명을 생략한다. 순차적 패턴 생성부 146 내의 패턴 메모리 독출부 200은, 본 발명에 관한 기대값 패턴 메모리 독출부의 일 예이고, 시험 장치 10이 하나의 명령을 실행하는 경우에 있어서, 당해 하나의 명령에 대응하여 기대값 패턴 메모리 108에 격납된 기대값 패턴 계열 또는 기정 패턴 식별 정보를 독출한다. 기정 패턴 독출부 210은, 순차적 패턴 생성부 142 내의 기정 패턴 독출부 210과 같고, 패턴 메모리 독출부 200이 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응하는 기정 패턴 계열로 변환한다.
패턴 선택부 220은, 순차적 패턴 생성부 142 내의 패턴 선택부 220과 같고, 당해 하나의 명령을 실행하는 명령 사이클 기간 중에, 당해 하나의 명령에 대응하여 패턴 메모리 독출부 200이 기대값 패턴 메모리 108로부터 독출한 기대값 패턴 계열, 또는, 기정 패턴 계열을 선택하고, 포맷 제어부 144로 출력한다. 이것을 받아서, 본 발명에 관한 기대값 비교부의 일 예인 헌트 비교부 148은, 패턴 선택부 220에 의해 선택된 기대값 패턴 계열 또는 기정 패턴 계열과, DUT 100의 단자로부터 출력되는 복수의 출력 패턴으로 된 출력 패턴 계열을 비교한다.
또한, 채널 패턴 생성부 140은, 이상 설명한 순차적 패턴 생성부 142 및 순차적 패턴 생성부 146을 별개로 설치하는 구성 대신에, 순차적 패턴 생성부 142 및 순차적 패턴 생성부 146의 기능을 갖는 공통의 순차적 패턴 생성부를 구비하는 구성을 채용해도 좋다.
도 3은 본 발명의 실시 형태에 관한 패턴 형식 정보의 일 예를 도시한다. 본 실시 형태에 있어서, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 패턴 계열 또는 기정 패턴 식별 정보의 어느 하나가 격납되어 있는가를 판별 가능하게 하는 것을 목적으로 하고, 시험 패턴 형식 정보 및/또는 기대값 패턴 형식 정보(이하 "패턴 형식 정보"라 총칭함.)를 각 명령에 대응하여 격납한다. 이하, 패턴 형식 정보의 코드 형식의 일 예를, 도 3을 이용하여 설명한다.
본 실시 형태에 관한 패턴 형식 정보의 제0 비트는, 1명령 사이클 중에 사용하는 패턴 계열의 벡터 길이를 지정하는 벡터 길이 정보로서 이용된다. 여기서, 본 실시 형태에 관한 시험 장치 10은, 1명령 사이클 기간 중에 사용하는 패턴 계열의 벡터 길이가 다른 복수의 동작 모드를 포함한다. 일 예로서 시험 장치 10은, 예를 들면 32 패턴으로 된 시험 패턴 계열 또는 기대값 패턴 계열을 이용하여 시험을 수행하는 제1 동작 모드(고속 모드)와, 고속 모드와 비교해 소수의, 예를 들면 1 패턴으로 된 시험 패턴 계열 또는 기대값 패턴 계열을 이용하여 시험을 수행하는 제2 동작 모드(저속 모드)를 포함한다. 그리고, 벡터 길이 정보는, 당해 패턴 형식 정보에 대응하는 패턴 계열을, 제1 동작 모드 또는 제2 동작 모드의 어느 하나의 패턴 계열로서 취급할 것인가를 지정한다.
제1 동작 모드(제0 비트가 "0")에 있어서, 패턴 형식 정보는, 미리 정해진 특정값(제1 내지 3 비트가 "000")의 경우에 패턴 계열을 격납하고 있음을 식별한다. 이 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 명령에 대응하여, 당해 패턴 형식 정보와 함께, 제1 동작 모드의 패턴 계열, 즉 32 패턴으로 된 패턴 계열을 격납한다.
또한, 제1 동작 모드에 있어서, 패턴 형식 정보는, 특정값이 아닌 경우(제1 내지 3 비트가 "001"로부터 "111")에 기정 패턴 식별 정보로서 이용된다. 이 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 명령에 대응하여 당해 패턴 형식 정보를 격납하고, 패턴 계열은 부가되지 않는다.
제1 동작 모드에 있어서, 시험 장치 10은, 이하의 동작을 수행한다. 우선, 패턴 메모리 독출부 200은, 하나의 명령을 실행하는 경우에 있어서, 시험 패턴 메모리 106 또는 기대값 패턴 메모리 108로부터 패턴 형식 정보를 독출하고, 패턴 형식 정보가 특정값(제0 내지 3 비트가 "0000")인 경우에 패턴 계열을 더 독출한다. 다음으로, 기정 패턴 독출부 210은, 패턴 형식 정보가 특정값이 아닌 경우에, 당해 패턴 형식 정보에 대응하여 기정 패턴 메모리 118에 격납된 기정 패턴 계열을 독출한다. 그리고, 패턴 선택부 220은, 패턴 형식 정보가 특정값인 경우에 패턴 메모 리 독출부 200이 독출한 패턴 계열을 선택하고, 패턴 형식 정보가 특정값이 아닌 경우에 기정 패턴 독출부 210이 출력한 기정 패턴 계열을 선택한다.
한편, 제2 동작 모드(제0 비트가 "1")에 있어서, 패턴 형식 정보는, 미리 정해진 특정값(제1 내지 3 비트가 "000", 및 "111")인 경우에, 패턴 계열을 격납하고 있음을 식별한다. 제1 내지 3 비트가 "000"인 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 연속하는 16 명령 사이클 기간 중에 실행되는 16 명령에 대응하여, 당해 패턴 형식 정보와 함께, 제2 동작 모드의 패턴 계열, 즉 명령 마다 1패턴으로 된 패턴 계열을 격납한다. 또한, 제1 내지 3 비트가 "111"인 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 제4 내지 7 비트에 의해 지정되는 패턴 수에 상당하는 명령 사이클 기간 중에 실행되는 패턴 수만큼의 명령에 대응하여, 당해 패턴 형식 정보와 함께, 패턴 수만큼의 길이를 갖는 제2 동작 모드의 패턴 계열을 격납한다. 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 이러한 제4 내지 7 비트를 변환함으로써, 하나의 패턴 형식 정보에 대응하여 가변 길이의 패턴을 격납할 수 있다.
또한, 제2 동작 모드에 있어서, 패턴 형식 정보는, 특정값이 아닌 경우(제1 내지 3 비트가 "001"로부터 "110")에 특정 패턴 식별 정보로서 이용된다. 이 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 명령에 대응하여 당해 패턴 형식 정보를 격납하고, 패턴 계열은 부가되지 않는다.
제2 동작 모드에 있어서, 시험 장치 10은, 이하의 동작을 수행한다. 우선, 패턴 메모리 독출부 200은, 하나의 명령을 실행하는 경우에 있어서, 시험 패턴 메 모리 106 또는 기대값 패턴 메모리 108로부터 패턴 형식 정보를 독출하고, 패턴 형식 정보가 특정값(제0 내지 3 비트가 "1000" 또는 "1111")인 경우에 패턴 계열을 더 독출한다. 다음으로, 기정 패턴 독출부 210은, 패턴 형식 정보가 특정값이 아닌 경우에, 당해 패턴 형식 정보에 대응하여 기정 패턴 메모리 118에 격납된 기정 패턴 계열을 독출한다. 그리고, 패턴 선택부 220은, 패턴 형식 정보가 특정값인 경우에 패턴 메모리 독출부 200이 출력한 패턴 계열을 선택하고, 패턴 형식 정보가 특정값이 아닌 경우에 기정 패턴 독출부 210이 출력한 기정 패턴 계열을 선택한다. 제2 동작 모드에 있어서는, 당해 하나의 명령으로부터 복수의 명령 사이클 기간 중에 걸쳐서, 선택된 패턴 계열의 각 패턴이 순차로 이용된다.
도 4는 본 발명의 실시 형태에 관한 시험 프로그램의 일 예를 도시한다. 도 4에 도시된 시험 프로그램은, 순차로 실행되어야 할 복수의 명령과, 각 명령 및 각 단자(CH1부터 CH4)에 대응하여 당해 명령을 실행하는 명령 사이클 기간 중에 DUT 100으로 출력되는 시험 패턴 계열을 포함한다. 명령 메모리 104는, 도 4에 도시된 각 명령을 격납한다. 또한, 복수의 시험 패턴 메모리 106의 각각은, 각 명령에 대응하여, 당해 명령을 실행하는 명령 사이클 기간 중에 출력하는 시험 패턴 계열, 또는, 당해 명령 사이클 기간 중에 출력하는 기정 패턴 계열을 식별하는 기정 패턴 식별 정보로서 이용되는 패턴 형식 정보를 격납한다.
예를 들면, 제1 행의 명령 "NOP"에 대응하여, 단자 CH1의 시험 패턴 메모리 106은 시험 패턴 계열 {011...110}을 격납하고, 단자 CH2의 시험 패턴 메모리 106은 시험 패턴 계열 {000...110}을 격납하고, 단자 CH3의 시험 패턴 메모리 106은 시험 패턴 계열 {011...000}을 격납하고, 단자 CH4의 시험 패턴 메모리 106은 시험 패턴 계열 {001...110}을 격납한다. 보다 구체적으로는, 시험 패턴 메모리 106은, 이러한 시험 패턴 계열을, 특정값(제0 내지 3 비트가 "0000")의 패턴 형식 정보 및 당해 패턴 형식에 부가된 패턴 계열과의 조합으로서 격납한다.
또한 예를 들면, 제3 행의 명령 "IDXI 100"에 대응하여, 단자 CH1 및 CH2의 시험 패턴 메모리 106은 특정값 외의 패턴 형식 정보 CODEH1(제0 내지 3 비트가 "0001")을, 단자 CH3의 시험 패턴 메모리 106은 특정값 외의 패턴 형식 정보 CODEH2(제0 내지 3 비트가 "0010")을, 단자 CH4의 시험 패턴 메모리 106은 특정값 외의 패턴 형식 정보 CODEH3(제0 내지 3 비트가 "0011")을 각각 격납한다. 이와 같이, 복수의 시험 패턴 메모리 106은, 동일한 명령에 대응하여, 각 단자마다 다른 기정 패턴 식별 정보를 격납할 수 있다.
또한 예를 들면, 제9 행의 명령 "NOP"에 대응하여, 단자 CH1의 시험 패턴 메모리 106은 특정값 외의 패턴 형식 정보 CODEH1을, 단자 CH2로부터 4는 특정값의 패턴 형식 정보 및 시험 패턴 계열을 격납한다.
이상 설명한 시험 프로그램의 격납 형식에 의하면, 동일한 명령에 대응하여, 데이터 양이 큰 시험 패턴 계열 자체를 격납할 것인가, 또는 기정 패턴 식별 정보로 바꾸어 격납할 것인가를 각 단자 마다 독립적으로 정할 수 있고, 시험 프로그램의 데이터 양을 보다 효율적으로 줄일 수 있다.
보다 구체적으로는, DUT 100의 제1 단자에 대응하는 제1의 시험 패턴 메모리 106이 하나의 명령에 대응하여 하나의 시험 패턴 계열을 격납하고, DUT 100의 제2 단자에 대응하는 제2 시험 패턴 메모리 106이 당해 하나의 명령에 대응하여 하나의 기정 패턴 식별 정보를 포함하는 패턴 형식 정보를 격납해도 좋다. 그리고 이러한 경우, DUT 100의 제1 단자에 대응하는 제1의 패턴 메모리 독출부 200은, 당해 하나의 명령에 대응하여 제1의 시험 패턴 메모리 106에 격납된 특정값의 패턴 형식 정보 및 하나의 시험 패턴 계열을 독출한다. 한편, 제2 단자에 대응하는 제2의 패턴 메모리 독출부 200은, 당해 하나의 명령에 대응하여 제2의 시험 패턴 메모리 106에 격납된, 특정값이 아닌 하나의 패턴 형식 정보를 독출한다.
다음으로, 제2 단자에 대응하는 제2의 기정 패턴 독출부 210은, 특정값이 아닌 하나의 패턴 형식 정보에 대응하여 기정 패턴 메모리 118에 격납된, 하나의 기정 패턴 계열을 독출한다. 그리고, 제1 단자에 대응하는 제1의 채널 패턴 생성부 140 및 드라이버 170은, 당해 하나의 명령을 실행하는 하나의 명령 사이클 기간 중에, 제1의 시험 패턴 메모리 106으로부터 독출된 하나의 시험 패턴 계열을 제1 단자에 대응하여 출력한다. 한편, 제2 단자에 대응하는 제2의 포맷 제어부 144 및 드라이버 170은, 당해 하나의 명령 사이클 기간 중에, 제2의 기정 패턴 독출부 210에 의해 독출된 하나의 기정 패턴 계열을 제2 단자에 대응하여 출력한다.
이상 설명한 시험 장치 10에 의하면, 동일한 명령에 대응하여, 각 시험 패턴 메모리 106에 대응하여 시험 패턴 계열 또는 기정 패턴 식별 정보를 지정하는 패턴 형식 정보를 각 단자 마다에 독립적으로 격납할 수 있고, 시험 프로그램을 압축할 가능성을 높일 수 있다.
또한, 도 4에 있어서는 시험 패턴 메모리 106에 시험 패턴 계열을 격납하는 경우를 예로서 설명하지만, 기대값 패턴 메모리 106에 기대값 패턴 계열을 격납하는 경우에 있어서도 유사하므로 설명을 생략한다.
도 5는 본 실시 형태에 관한 시험 프로그램의 압축 형식을 도시한다.
도 5A는 압축 전의 시험 프로그램이다. 본 시험 프로그램은, 제1 내지 2행, 및 제28 내지 30행에 있어서, 시험 장치 10을, 제1 동작 모드(고속 모드)에서 동작시키고, 명령 사이클당 32 패턴으로 된 시험 패턴 계열을 출력시킨다. 또한, 제3 내지 27행에 있어서, 시험 장치 10을, 제2 동작 모드(저속 모드)에서 동작시키고, 명령 사이클당 1 패턴을 출력시킨다.
도 5B는 압축 후의 시험 프로그램이다. 본 시험 프로그램에 있어서, 압축 전의 시험 패턴 계열 {VA1...VA32}는, 기정 패턴 식별 정보 "H1"에 대응하는 기정 패턴 계열로서 기정 패턴 메모리 118에 격납된다. 그리고, 압축 전의 시험 패턴 계열 {VA1...VA32}는, 기정 패턴 식별 정보 "H1"을 지정하는 패턴 형식 정보 CODEH1으로 치환되어 시험 패턴 메모리 106에 격납된다. 마찬가지로, 압축 전의 시험 패턴 계열 {VB1...VB32}, {VD1...VD32}, 및 {VE1...VE32}는 기정 패턴 식별 정보 "H2", "H4", 및 "H5"를 지정하는 패턴 형식 정보 CODEH2, CODEH4, 및 CODEH5로 치환되어 시험 패턴 메모리 106에 격납된다.
또한, 제2 동작 모드의 연속하는 16 명령에 대응하여 순차 출력되는 시험 패턴 계열 {SA1...SA16}은, 기정 패턴 식별 정보 "L1"에 대응하는 제2 동작 모드의 기정 패턴 계열로서 기정 패턴 메모리 118에 격납된다.
또한, 압축 전의 시험 패턴 계열 {VX1,...VX32}는, 특정값(제1 내지 4 비트 가 "0000")의 패턴 형식 정보 CODEH0과, 당해 시험 패턴 계열과의 조합으로서 시험 패턴 메모리 106에 격납된다. 마찬가지로, 압축 전의 시험 패턴 계열 {SA17...SA25}는, 특정값(제1 내지 4 비트가 "1111", 한편, 제5 내지 8 비트가 "9")의 패턴 형식 정보 CODEL7과, 패턴 수가 9인 시험 패턴 계열{SA17...SA25}의 조합으로서 시험 패턴 메모리 106에 격납된다.
이상 설명한 시험 프로그램의 압축 방식에 의하면, 시험 장치 10은, 빈출하는 시험 패턴 계열을 기정 패턴 계열로서 기정 패턴 메모리 118에 격납해 둠으로써, 시험 프로그램에 포함되는 많은 시험 패턴 계열을, 당해 기정 패턴 계열을 지정하는 패턴 형식 정보로 치환할 수 있고, 시험 프로그램의 크기를 높은 효율로 줄일 수 있다.
또한, 도 5에 있어서는 시험 패턴 메모리 106에 시험 패턴 계열을 격납하는 경우를 예로서 설명했지만, 기대값 패턴 메모리 108에 기대값 패턴 계열을 격납하는 경우에 있어서도 유사하므로 설명을 생략한다.
도 6은 본 실시 형태의 변형예에 관한 패턴 형식 정보의 일 예를 도시한다.
본 변형예에 관한 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 각 명령에 대응하여, 기정 패턴 식별 정보 또는 패턴 계열의 어느 하나를 격납하고 있는가를 식별하는 패턴 형식 정보 600과, 패턴 식별 정보 610 및 패턴 계열 620의 어느 하나를 포함하는 시험 패턴 데이터를 격납한다. 일 예로서 패턴 형식 정보 600은 1 비트이고, "0"의 경우에는 당해 명령에 대응하여 패턴 식별 정보 610을 격납하고 있는가를 식별한다. 이 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 당해 명령에 대응하여, 당해 패턴 형식 정보 600a와, 패턴 식별 정보 610을 포함하는 시험 패턴 데이터와의 조합을 격납한다. 한편, 패턴 형식 정보 600이 "1"인 경우에는, 당해 명령에 대응하여 패턴 계열 620을 격납하고 있음을 식별한다. 이 경우, 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108은, 당해 명령에 대응하여, 당해 패턴 형식 정보 600b와, 패턴 계열 620을 포함하는 시험 패턴 데이터와의 조합을 격납한다.
본 변형예에 관한 패턴 형식 정보를 이용하는 시험 장치 10은, 이하의 점을 제외하고 도 1 내지 5에서 설명한 시험 장치 10과 유사한 기능 및 구성을 갖는다. 본 변형예에 관한 패턴 메모리 독출부 200은, 하나의 명령을 실행하는 경우에 있어서, 당해 하나의 명령에 대응하여 시험 패턴 메모리 106에 격납된, 시험 패턴 형식 정보 및 시험 패턴 데이터를 독출한다. 그리고, 기정 패턴 독출부 210은, 시험 패턴 형식 정보가, 기정 패턴 식별 정보를 격납하고 있는 것을 가리키는 정보인 경우에, 시험 패턴 데이터에 포함되는 기정 패턴 식별 정보에 대응하여 기정 패턴 메모리 118에 격납된 기정 패턴 계열을 독출한다. 이하, 시험 장치 10은, 도 1 내지 5에 도시한 시험 장치 10과 유사하고, 시험 패턴 계열 또는 기정 패턴 계열을 DUT 100으로 출력한다.
또한, 본 변형예에 관한 패턴 형식 정보는, 제1 동작 모드 및 제2 동작 모드의 한 쪽을 지정하는 정보를 포함하지 않지만, 패턴 형식 정보 600의 비트 수를 늘리고 당해 정보를 포함하든지, 패턴 식별 정보 610 또는 패턴 계열 620 가운데 당해 정보를 포함하여도 좋다.
또한, 도 6에 있어서는 시험 패턴 메모리 106에 시험 패턴 계열을 격납하는 경우를 예로서 설명했지만, 기대값 패턴 메모리 108에 기대값 패턴 계열을 격납하는 경우에 있어서도 유사하기 때문에 설명을 생략한다.
이상 설명한 바와 같이, 본 실시 형태에 관한 시험 장치 10에 의하면, 동일 명령에 관해서 복수의 시험 패턴 메모리 106 및/또는 복수의 기대값 패턴 메모리 108에 격납되는 패턴 계열을, DUT 100의 각 단자 마다 독립적으로 압축할 수 있고, 시험 프로그램의 압축 효율을 높일 수 있다. 또한, 시험 프로그램을 높은 효율로 압축한 결과, 명령 당 시험 패턴 메모리 106 및/또는 기대값 패턴 메모리 108로부터 독출하는 평균 데이터 양을 줄일 수 있고, 메인 메모리 102의 요구 쓰루풋(throughput)을 비교적 낮게 억제할 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 명백하다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명백하다.
본 발명에 의하면, 시험 프로그램을 높은 효율로 압축하고 기억하는 시험 장치를 제공할 수 있다.
Claims (8)
- 삭제
- 피시험 디바이스를 시험하는 시험 장치에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와,명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출부와,상기 시험 패턴 메모리 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출부가 독출한 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부를 포함하되,상기 피시험 디바이스는 복수의 상기 단자를 포함하고,당해 시험 장치는, 복수의 상기 단자의 각각에 대응되어, 상기 시험 패턴 메모리, 상기 시험 패턴 메모리 독출부, 상기 기정 패턴 독출부, 및 상기 시험 패턴 출력부를 포함하는시험 장치.
- 제2항에 있어서,상기 피시험 디바이스의 제1 단자에 대응되는 제1의 상기 시험 패턴 메모리가 상기 하나의 명령에 대응되어 하나의 상기 시험 패턴 계열을 격납하고, 상기 피시험 디바이스의 제2 단자에 대응되는 제2의 상기 시험 패턴 메모리가 상기 하나의 명령에 대응되어 하나의 상기 기정 패턴 식별 정보를 격납하고 있는 경우에 있어서,상기 제1 단자에 대응되는 제1의 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령에 대응되어 상기 제1의 시험 패턴 메모리에 격납된 상기 하나의 시험 패 턴 계열을 독출하고,상기 제2 단자에 대응되는 제2의 상기 시험 패턴 메모리 독출부는, 상기 하나의 명령에 대응되어 상기 제2의 시험 패턴 메모리에 격납된 상기 하나의 기정 패턴 식별 정보를 독출하고,상기 제2 단자에 대응되는 제2의 상기 기정 패턴 독출부는, 상기 하나의 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 하나의 상기 기정 패턴 계열을 독출하고,상기 제1 단자에 대응되는 제1의 상기 시험 패턴 출력부는, 상기 하나의 명령을 실행하는 하나의 상기 명령 사이클 기간 중에, 상기 하나의 시험 패턴 계열을 상기 제1 단자에 대하여 출력하고,상기 제2 단자에 대응되는 제2의 상기 시험 패턴 출력부는, 상기 하나의 명령 사이클 기간 중에, 상기 하나의 기정 패턴 계열을 상기 제2 단자에 대하여 출력하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와,명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출부와,상기 시험 패턴 메모리 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출부가 독출한 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부를 포함하되,상기 시험 패턴 메모리는, 각 명령에 대응되어 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보의 어느 것을 격납하고 있는가를 식별하는 시험 패턴 형식 정보와, 상기 시험 패턴 계열 및 상기 기정 패턴 식별 정보의 어느 것인가를 포함하는 시험 패턴 데이터를 격납하고,상기 시험 패턴 메모리 독출부는,상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된, 상기 시험 패턴 형식 정보 및 상기 시험 패턴 데이터를 독출하고,상기 기정 패턴 독출부는, 상기 시험 패턴 형식 정보가, 상기 기정 패턴 식별 정보를 격납하고 있음을 지시하는 정보인 경우에, 상기 시험 패턴 데이터에 포함된 상기 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와,명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출부와,상기 시험 패턴 메모리 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출부가 독출한 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부를 포함하되,상기 시험 패턴 메모리는, 각 명령에 대응되어 미리 정해진 특정 값의 경우에 상기 시험 패턴 계열을 격납하고 있음을 식별하고, 상기 특정 값이 아닌 경우에 상기 기정 패턴 식별 정보로서 사용되는 시험 패턴 형식 정보를 격납하며, 상기 시험 패턴 형식 정보가 상기 특정 값인 경우에는 상기 시험 패턴 계열을 격납하며,상기 시험 패턴 메모리 독출부는, 상기 하나의 명령을 실행하는 경우에 있어서, 상기 시험 패턴 형식 정보를 독출하고, 상기 시험 패턴 형식 정보가 상기 특정 값인 경우에 상기 시험 패턴 계열을 독출하고,상기 기정 패턴 독출부는, 상기 시험 패턴 형식 정보가 상기 특정 값이 아닌 경우에, 당해 시험 패턴 형식 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와,명령 사이클 기간 중에 피시험 디바이스의 단자로부터 순차적으로 출력되는 복수의 출력 패턴과 순차적으로 비교되어야 할 복수의 기대값 패턴으로 이루어진 기대값 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기대값 패턴 계열, 또는 당해 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 기대값 패턴 메모리와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 기대값 패턴 메모리에 격납된 상기 기대값 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 기대값 패턴 메모리 독출부와,상기 기대값 패턴 독출부가 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출부와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응하여 상기 기대값 패턴 메모리 독출부가 독출한 상기 기대값 패턴 계열, 또는 상기 기정 패턴 독출부가 독출한 상기 기정 패턴 계열과, 상기 피시험 디바이스의 단자로부터 출력된 복수의 상기 출력 패턴으로 이루어진 출력 패턴 계열을 비교하는 기대값 비교부를 포함하는 시험 장치.
- 피시험 디바이스를 시험 장치에 의하여 시험하는 시험 방법에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행 단계와,명령 사이클 기간 중에 피시험 디바이스의 단자에 대하여 순차적으로 출력하여야 할 복수의 시험 패턴으로 이루어진 시험 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리 단계와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 출력되는 상기 시험 패턴 계열, 또는 당해 명령 사이클 기간 중에 출력되는 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 시험 패턴 메모리 단계와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리에 격납된 상기 시험 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 시험 패턴 메모리 독출 단계와,상기 시험 패턴 메모리 독출 단계에 있어서 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리 단계에 있어서 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출 단계와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 시험 패턴 메모리 독출 단계에 있어서 독출된 상기 시험 패턴 계열, 또는 상기 기정 패턴 독출 단계에 있어서 독출된 상기 기정 패턴 계열을 상기 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력 단계를 포함하는 시험 방법.
- 피시험 디바이스를 시험 장치에 의하여 시험하는 시험 방법에 있어서,명령 사이클마다, 상기 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행 단계와,명령 사이클 기간 중에 피시험 디바이스의 단자로부터 순차적으로 출력된 복수의 출력 패턴과 순차적으로 비교되어야 할 복수의 기대값 패턴으로 이루어진 기대값 패턴 계열 중 미리 설정된 기정 패턴 계열을, 당해 기정 패턴 계열을 식별하는 기정 패턴 식별 정보에 대응시켜 격납하는 기정 패턴 메모리 단계와,각 명령에 대응되어 당해 명령을 실행하는 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기대값 패턴 계열, 또는 당해 명령 사이클 기간 중에 상기 복수의 출력 패턴과 비교되어야 할 상기 기정 패턴 계열을 식별하는 상기 기정 패턴 식별 정보를 격납하는 기대값 패턴 메모리 단계와,하나의 명령을 실행하는 경우에 있어서, 상기 하나의 명령에 대응되어 상기 기대값 패턴 메모리 단계에 있어서 격납된 상기 기대값 패턴 계열 또는 상기 기정 패턴 식별 정보를 독출하는 기대값 패턴 메모리 독출 단계와,상기 기대값 패턴 독출 단계에 있어서 상기 기정 패턴 식별 정보를 독출한 경우에, 당해 기정 패턴 식별 정보에 대응되어 상기 기정 패턴 메모리에 격납된 상기 기정 패턴 계열을 독출하는 기정 패턴 독출 단계와,상기 하나의 명령을 실행하는 명령 사이클 기간 중에, 상기 하나의 명령에 대응되어 상기 기대값 패턴 메모리 독출 단계에 있어서 독출한 상기 기대값 패턴 계열, 또는 상기 기정 패턴 독출 단계에 있어서 독출된 상기 기정 패턴 계열과, 상기 피시험 디바이스의 단자로부터 출력된 복수의 상기 출력 패턴으로 이루어진 출력 패턴 계열을 비교하는 기대값 비교 단계를 포함하는 시험 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/039,394 | 2005-01-19 | ||
| US11/039,394 US7213182B2 (en) | 2005-01-19 | 2005-01-19 | Test apparatus and test method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060084354A KR20060084354A (ko) | 2006-07-24 |
| KR101160358B1 true KR101160358B1 (ko) | 2012-06-26 |
Family
ID=35985190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050116004A KR101160358B1 (ko) | 2005-01-19 | 2005-11-30 | 시험 장치 및 시험 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7213182B2 (ko) |
| EP (2) | EP1873538B1 (ko) |
| JP (1) | JP4288284B2 (ko) |
| KR (1) | KR101160358B1 (ko) |
| CN (1) | CN100582803C (ko) |
| DE (2) | DE602005013583D1 (ko) |
| TW (1) | TW200627923A (ko) |
| WO (1) | WO2006077685A1 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8352400B2 (en) | 1991-12-23 | 2013-01-08 | Hoffberg Steven M | Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore |
| US7904187B2 (en) | 1999-02-01 | 2011-03-08 | Hoffberg Steven M | Internet appliance system and method |
| GB2383240B (en) * | 2001-12-17 | 2005-02-16 | Micron Technology Inc | DVi link with parallel test data |
| GB2383137B (en) * | 2001-12-17 | 2005-06-29 | Micron Technology Inc | DVI link with circuit and method for test |
| JP4279751B2 (ja) * | 2004-08-23 | 2009-06-17 | 株式会社アドバンテスト | デバイスの試験装置及び試験方法 |
| US9652637B2 (en) | 2005-05-23 | 2017-05-16 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for allowing no code download in a code download scheme |
| US7913289B2 (en) * | 2005-05-23 | 2011-03-22 | Broadcom Corporation | Method and apparatus for security policy and enforcing mechanism for a set-top box security processor |
| US7844996B2 (en) * | 2005-05-23 | 2010-11-30 | Broadcom Corporation | Method and apparatus for constructing an access control matrix for a set-top box security processor |
| US9177176B2 (en) | 2006-02-27 | 2015-11-03 | Broadcom Corporation | Method and system for secure system-on-a-chip architecture for multimedia data processing |
| US9904809B2 (en) | 2006-02-27 | 2018-02-27 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for multi-level security initialization and configuration |
| US9489318B2 (en) | 2006-06-19 | 2016-11-08 | Broadcom Corporation | Method and system for accessing protected memory |
| US7725782B2 (en) * | 2007-01-04 | 2010-05-25 | Gm Global Technology Operations, Inc. | Linked random access memory (RAM) interleaved pattern persistence strategy |
| US8027825B2 (en) * | 2007-01-09 | 2011-09-27 | International Business Machines Corporation | Structure for testing an operation of integrated circuitry |
| US8006155B2 (en) * | 2007-01-09 | 2011-08-23 | International Business Machines Corporation | Testing an operation of integrated circuitry |
| WO2008099239A1 (en) * | 2007-02-16 | 2008-08-21 | Freescale Semiconductor, Inc. | System, computer program product and method for testing a logic circuit |
| JP5429727B2 (ja) * | 2007-08-24 | 2014-02-26 | ワイアイケー株式会社 | 半導体試験装置 |
| CN102057288B (zh) * | 2008-06-10 | 2014-02-12 | 爱德万测试株式会社 | 测试模块、测试装置及测试方法 |
| JP5153880B2 (ja) * | 2008-09-04 | 2013-02-27 | 株式会社アドバンテスト | 試験装置および試験方法 |
| JPWO2010035450A1 (ja) * | 2008-09-26 | 2012-02-16 | 株式会社アドバンテスト | 試験モジュール、試験装置および試験方法 |
| CN102165327A (zh) * | 2008-09-26 | 2011-08-24 | 爱德万测试株式会社 | 测试模块、测试装置及测试方法 |
| US8693351B2 (en) * | 2011-07-26 | 2014-04-08 | Litepoint Corporation | System and method for deterministic testing of packet error rate in electronic devices |
| US10235279B2 (en) * | 2013-07-01 | 2019-03-19 | Hcl Technologies Limited | Automation testing of GUI for non-standard displays |
| US11281530B2 (en) * | 2020-08-10 | 2022-03-22 | Samsung Electronics Co., Ltd. | Method and system for validating a memory device |
| CN114281609A (zh) * | 2020-09-27 | 2022-04-05 | 长鑫存储技术有限公司 | 参数设置方法、装置、系统以及存储介质 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09222465A (ja) * | 1996-02-19 | 1997-08-26 | Dainippon Printing Co Ltd | Ｌｓｉテスタ用テストパターンのパターンデータアドレス検索表示装置 |
| JP2002062340A (ja) * | 2000-08-23 | 2002-02-28 | Toshiba Corp | 半導体試験装置 |
| US20030208712A1 (en) | 2002-05-01 | 2003-11-06 | Michael Louden | Method and apparatus for making and using wireless test verbs |
| JP2006003216A (ja) | 2004-06-17 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07209389A (ja) | 1994-01-21 | 1995-08-11 | Advantest Corp | 高速パターン発生器 |
| KR100191143B1 (ko) * | 1994-08-19 | 1999-06-15 | 오우라 히로시 | 고속패턴 발생기 |
| US6006349A (en) * | 1995-07-26 | 1999-12-21 | Advantest Corporation | High speed pattern generating method and high speed pattern generator using the method |
| JP3150611B2 (ja) | 1996-03-29 | 2001-03-26 | 株式会社東芝 | パターン発生装置 |
| JPH10171676A (ja) * | 1996-12-10 | 1998-06-26 | Toshiba Corp | マイクロプロセッサのテスト容易化回路 |
| JP4488595B2 (ja) * | 2000-06-08 | 2010-06-23 | 株式会社アドバンテスト | テストパターン生成方法 |
| JP2002022811A (ja) | 2000-07-04 | 2002-01-23 | Advantest Corp | 半導体試験装置 |
| JP2002093193A (ja) * | 2000-09-13 | 2002-03-29 | Advantest Corp | メモリ試験方法・メモリ試験装置 |
-
2005
- 2005-01-19 US US11/039,394 patent/US7213182B2/en not_active Expired - Fee Related
- 2005-10-27 WO PCT/JP2005/019797 patent/WO2006077685A1/ja not_active Application Discontinuation
- 2005-10-27 JP JP2006553824A patent/JP4288284B2/ja not_active Expired - Fee Related
- 2005-11-17 TW TW094140394A patent/TW200627923A/zh unknown
- 2005-11-18 EP EP07075836A patent/EP1873538B1/en not_active Not-in-force
- 2005-11-18 DE DE602005013583T patent/DE602005013583D1/de active Active
- 2005-11-18 EP EP05090320A patent/EP1684082B1/en not_active Not-in-force
- 2005-11-18 DE DE602005012359T patent/DE602005012359D1/de active Active
- 2005-11-28 CN CN200510125937A patent/CN100582803C/zh not_active Expired - Fee Related
- 2005-11-30 KR KR1020050116004A patent/KR101160358B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09222465A (ja) * | 1996-02-19 | 1997-08-26 | Dainippon Printing Co Ltd | Ｌｓｉテスタ用テストパターンのパターンデータアドレス検索表示装置 |
| JP2002062340A (ja) * | 2000-08-23 | 2002-02-28 | Toshiba Corp | 半導体試験装置 |
| US20030208712A1 (en) | 2002-05-01 | 2003-11-06 | Michael Louden | Method and apparatus for making and using wireless test verbs |
| JP2006003216A (ja) | 2004-06-17 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1873538A1 (en) | 2008-01-02 |
| DE602005013583D1 (de) | 2009-05-07 |
| JPWO2006077685A1 (ja) | 2008-06-19 |
| WO2006077685A1 (ja) | 2006-07-27 |
| JP4288284B2 (ja) | 2009-07-01 |
| TW200627923A (en) | 2006-08-01 |
| CN1808160A (zh) | 2006-07-26 |
| CN100582803C (zh) | 2010-01-20 |
| KR20060084354A (ko) | 2006-07-24 |
| US20060161829A1 (en) | 2006-07-20 |
| US7213182B2 (en) | 2007-05-01 |
| EP1684082A1 (en) | 2006-07-26 |
| EP1873538B1 (en) | 2009-03-25 |
| EP1684082B1 (en) | 2009-01-14 |
| DE602005012359D1 (de) | 2009-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101160358B1 (ko) | 시험 장치 및 시험 방법 | |
| KR20070051618A (ko) | 시험 장치 및 시험 방법 | |
| US7725794B2 (en) | Instruction address generation for test apparatus and electrical device | |
| US5883906A (en) | Pattern data compression and decompression for semiconductor test system | |
| US20100142383A1 (en) | Test apparatus and test method | |
| JP5175840B2 (ja) | 試験装置、試験方法、および電子デバイス | |
| US7235995B2 (en) | Test apparatus and testing method | |
| CN1653345A (zh) | 有多个指令存储器的测试器系统 | |
| WO2010035450A1 (ja) | 試験モジュール、試験装置および試験方法 | |
| JP4704131B2 (ja) | 試験装置、及び試験方法 | |
| US6321352B1 (en) | Integrated circuit tester having a disk drive per channel | |
| WO2010035447A1 (ja) | 試験モジュール、試験装置および試験方法 | |
| CN116010184A (zh) | 测试方法、系统、设备、测试程序的处理方法及芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |