JPH10171676A - マイクロプロセッサのテスト容易化回路 - Google Patents

マイクロプロセッサのテスト容易化回路

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JPH10171676A
JPH10171676A JP8329892A JP32989296A JPH10171676A JP H10171676 A JPH10171676 A JP H10171676A JP 8329892 A JP8329892 A JP 8329892A JP 32989296 A JP32989296 A JP 32989296A JP H10171676 A JPH10171676 A JP H10171676A
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test
circuit
address
cache memory
cache
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Junji Mori
順治 森
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Toshiba Corp
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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  • Microcomputers (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 この発明は、キャッシュメモリを備えたマイ
クロプロセッサのテストを容易かつ安価に行い得るマイ
クロプロセッサのテスト容易化回路を提供することを課
題とする。 【解決手段】 この発明は、リセットに依存することな
くモードレジスタ１１に設定されたテストモードにした
がって、キャッシュメモリテストモード機能を利用して
キャッシュメモリ１に書き込まれたテストプログラムを
実行して内部回路のビルトインテストを行うように構成
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサのビルトインテストを行うテスト容易化回路に関す
るもので、内蔵のキャッシュを利用して安価なテスタで
も効率の良いテストが行なえる技術に関する。
【０００２】
【従来の技術】キャッシュメモリを備えてビルトインテ
ストの対象となる従来のマイクロプロセッサの構成とし
ては、図８に示すものがある。
【０００３】図８において、マイクロプロセッサは、命
令キャッシュ（Inst-cache）及びデータキャッシュ(Dat
e-cache)からなるキャッシュメモリ１と、実行する命令
を解読するデコーダ(Decode)２と、論理アドレスを物理
アドレスに変換するアドレス変換ユニット(Address Uni
t(TLB)) ３と、デコーダ２でデコードされた命令を実行
する演算ユニット(Integer datapath(ALU)(RF)etc.) ４
ならびに浮動小数点演算ユニット５(FPU) と、命令実行
のシーケンスを制御するシーケンス制御ユニット(Branc
h Unit(Branch buffer),) ６と、プログラムカウンタ(p
rogram counter）７と、シーケンス制御ユニット６又は
プログラムカウンタ７が出力するアドレスを選択するセ
レクタ８と、セレクタ８により選択されたアドレスを受
けてキャッシュメモリのアクセスを制御するキャッシュ
制御ユニット(Cache control Unit)９と、マイクロプロ
セッサの外部とキャッシュメモリ１との間のデータの入
出力を行う外部インターフェース(External Interface)
１０を備えて構成される。
【０００４】このような構成において、マイクロプロセ
ッサは、キャッシュメモリ１のテストのためにキャッシ
ュメモリに対し外部から独立して直接データを読み書き
できるモードを有する。通常、このモードは量産時の良
品選別のために用いられ、通常の動作モードでは使われ
ない。（以後、このモードをキャッシュテストモードと
呼ぶ）。
【０００５】キャッシュテストモードは、外部からアド
レスとデータを与え、キャッシュメモリに対して直接読
み書きを行ない製造上の不良がないか否かをテストする
モードで、通常このモードにおけるアドレスとデータは
他のピンとマルチプレックスされており、アドレスは内
部で自動発生する場合もある。そのパスを図８に破線で
示す。
【０００６】通常、マイクロプロセッサはリセット解除
後、ｕｎｃａｃｈｅ／ｕｎｍａｐと言われる、「キャッ
シュ上になくかつアドレス変換が不必要なある特定のア
ドレス」に対して最初の命令フェッチが行なわれる。こ
れはマイクロプロセッサ自身をセットアップするための
プートアップシーケンスと言われる命令群を実行するた
めである。これらの命令によりキャッシュメモリの無効
化(invalidiation) やアドレス変換後のためのテーブル
（TLB:translation lookaside buffer) の初期化等が行
われる。その後、キャッシュメモリ上のアドレス又は論
理アドレスと呼ばれるアドレス変換を行うアドレスに飛
び、ＯＳ（オペレーティングシステム）やアプリケーシ
ョンプログラムが実行されていく。
【０００７】このような従来のマイクロプロセッサで
は、テスタによる出荷試験でそのマイクロプロセッサの
最大性能を上回るような高価なテスタを用いて最高周波
数試験を行ない、また機能試験のためにマイクロプロセ
ッサのピンの数だけテスタのチャンネルを用意して行な
っていた。一方、内蔵キャッシュメモリのテストのため
に直接キャッシュメモリだけにデータの読み書きができ
る、通常動作では使われない特殊なキャッシュテストモ
ードを有しており、内部キャッシュメモリに関してはあ
たかも単純なメモリのようなテストができる。
【０００８】しかしながら、マイクロプロセッサの性能
向上に伴ない、テスタはその最大仕様を常に上回るよう
な性能が必要とされ、テストに非常に多くのコストがか
かっていた。また、２次キャッシュ用のバス等を備えて
ピン数が増大しているため、高価なテスタチャンネルを
多量に使用し、テストに伴う費用が増大していた。
【０００９】
【発明が解決しようとする課題】以上説明したように、
キャッシュメモリを内蔵するマイクロプロセッサをテス
トする従来の環境にあっては、マイクロプロセッサの高
性能化にあわせてテスタも高性能化が必要となり、テス
トコストの増大を招いていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、キャッシュメ
モリを備えたマイクロプロセッサのテストを容易かつ安
価に行い得るマイクロプロセッサのテスト容易化回路を
提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、マイクロプロセッサのリセ
ットに依存することなくマイクロプロセッサのビルトイ
ンテストを行うテストモード又は通常動作モードが選択
的に設定されるモードレジスタと、外部から独立して直
接読み出し／書き込みが可能なキャッシュテストモード
機能を有し、このキャッシュテストモード機能を利用し
てマイクロプロセッサのテストモード時に実行されるテ
ストプログラムが予め書き込まれ、テストプログラムの
実行によって得られたテスト結果が格納され、格納され
たテスト結果が外部に読み出されるキャッシュメモリ
と、前記キャッシュメモリに書き込まれたテストプログ
ラムをアクセスする先頭アドレスを発生するアドレス発
生部と、前記モードレジスタにテストモードが設定され
てテストが開始される時に、前記アドレス発生部から発
生される先頭アドレスを選択して前記キャッシュメモリ
のアクセスを制御するキャッシュアクセス制御回路に供
給し、その後先頭アドレスに続いてテストプログラムを
アクセスするアドレスを選択して前記キャッシュアクセ
ス制御回路に供給するセレクタと、テストモード時にお
ける前記キャッシュメモリの検索時にキャッシュミスが
発生せず常時ヒット状態となるように前記キャッシュメ
モリを制御する制御回路を有し、前記キャッシュメモリ
に予め格納されたテストプログラムを実行することによ
って、外部との入出力を行う内部回路以外の内部回路を
ビルトインテストすることを特徴とする。
【００１２】請求項２記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、前記テ
ストプログラムの実行によって得られた内部回路のテス
ト結果をシグネチャ圧縮し、圧縮したテスト結果を外部
に読み出すシフトレジスタと、前記シフトレジスタの読
み出し／書き込みを制御する制御回路を有することを特
徴とする。
【００１３】請求項３記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、ＪＴＡ
Ｇ機能を有するマイクロプロセッサのテスト容易化回路
であって、入出力インターフェース（Ｉ／Ｏ）を介して
マイクロプロセッサの外部に出力される信号を取り込み
シグネチャ圧縮するシフトレジスタと、ＪＴＡＧ機能を
実現するために備えられ、前記シフトレジスタによって
圧縮された信号を受けてスキャン動作により外部に転送
するバウンバリスキャン回路と、前記シフトレジスタと
前記バンダリスキャン回路との間の信号の入出力を制御
する制御回路を有することを特徴とする。
【００１４】請求項４記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、前記キ
ャッシュメモリ外のアドレスが生成された際に、前記セ
レクタを介して与えられる前記キャッシュメモリ外のア
ドレスを前記キャッシュメモリ内のアドレスに変換する
変換回路と、前記モードレジスタに設定されたモードに
したがって前記変換回路により得られたアドレス又は前
記セレクタを介して与えられるアドレスを選択して前記
キャッシュアクセス制御回路に供給するセレクタを有す
ることを特徴とする。
【００１５】請求項５記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、外部か
ら与えられるクロック信号の周波数を倍周する倍周回路
と、前記倍周回路により倍周されたクロック信号を分周
する分周回路を有し、内部クロック信号の位相変動を調
整する調整回路を備えたマイクロプロセッサのテスト容
易化回路であって、前記倍周回路から出力されるクロッ
ク信号又は前記分周回路から出力されるクロック信号を
選択するセレクタを備え、テストプログラムを前記キャ
ッシュメモリに書き込む時、及び前記キャッシュメモリ
に書き込まれたテスト結果を外部に読み出す時は、前記
分周回路から出力されるクロック信号を用い、前記キャ
ッシュメモリに書き込まれたテストプログラムの実行に
より内部回路をテストする時には、前記倍周回路から出
力されるクロック信号を用いることを特徴とする。
【００１６】請求項６記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、外部か
ら与えられる位相の異なる複数のクロック信号の排他的
論理和をとり、前記クロック信号よりも高い周波数の内
部クロック信号を生成する論理回路を備え、テストプロ
グラムを前記キャッシュメモリに書き込む時、及び前記
キャッシュメモリに書き込まれたテスト結果を外部に読
み出す時は、前記外部から与えられたクロック信号を用
い、前記キャッシュメモリに書き込まれたテストプログ
ラムの実行により内部回路をテストする時には、前記論
理回路により生成された内部クロック信号を用いること
を特徴とする。
【００１７】請求項７記載の発明は、請求項１記載のマ
イクロプロセッサのテスト容易化回路において、マイク
ロプロセッサから外部に出力される信号に応答する外部
回路の応答信号をモデル化したモデル化応答信号を発生
する外部モデル回路と、前記外部モデル化回路から発生
されるモデル化応答信号、又は外部から与えられる応答
信号を選択してマイクロプロセッサの内部回路に供給す
るセレクタを有することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００１９】図１は請求項１記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。なお、図１ならびに以下に説明する図２〜
図７において、図８と同符号のものは同一機能を有する
ものであり、その説明は省略する。
【００２０】図１において、この実施形態のマイクロプ
ロセッサは、図８に示す構成に加えて、ビルトインテス
トを行うための構成として、テストモード又は通常モー
ドを区別する情報が設定されるモードレジスタ１１と、
モードレジスタ１１の制御の下にキャッシ制御ユニット
９を制御する制御回路１２と、モードレジスタ１１の制
御の下にキャッシュ制御ユニット９に供給されるアドレ
スを選択するセレクタ１３を備えて構成される。
【００２１】モードレジスタ１１はこのマイクロプロセ
ッサのテストモードを示すもので、リセットに関係なく
値を保持する。これは通常マイクロプロセッサが持つ外
部回路構成を記憶するための同様のレジスタの一部を利
用してもよいし、ＪＴＡＧ機能（テスト規格の一つであ
り、マイクロプロセッサの内部とは独立して動作する機
能）でユーザー開放になっている命令の一部を利用して
もよい。このモードレジスタ１１で現在テストモードに
あるか通常の動作モードにあるかを切替える。
【００２２】制御回路１２はキャッシュメモリ１の制御
部の内部にあり、モードレジスタ１１によってキャッシ
ュメモリ１が常にヒットしている状態に切り替えるもの
である。これはテストモード時、キャッシュメモリ１が
キャシュミスしてキャッシュのリフィル動作が発生する
ことを防ぐためである。
【００２３】セレクタ１３はアドレス発生のバス上にあ
り、モードレジスタ１１のモードによってリセット解除
時のアドレスを「キャッシュ上のあるアドレス」に切替
えるものである。すなわち、セレクタ１３は、テストが
開始される際にシーケンス制御回路６から出力される、
テストプログラムの先頭アドレスとなるテストリセット
アドレスを選択してキャッシュ制御ユニット９に与え、
その後プログラムカウンタ７から出力されるアドレスを
選択してキャッシュ制御ユニット９に与える。
【００２４】このような構成において、通常動作モード
において、リセット解除時には「キャッシュメモリ上に
なく、かつアドレス変換が不必要なある特定のアドレス
(const.addr)」がシーケンス制御ユニット６から出力さ
れる。しかし、モードレジスタ１１にテストモードが設
定されている場合には、「キャッシュ上の命令をアクセ
スするアドレス（テストリセットアドレス）」が選択さ
れ、予めキャッシュテストモードにてキャッシュメモリ
１に書き込まれていた命令群（テストプログラム）が実
行される。テスト結果はストア命令等でデータキャッシ
ュへ書き戻される。実行後、キャッシュメモリ１の内容
をキャッシュテストモードにて読み出し、テスタで期待
値と比較して合否を判断する。
【００２５】このような手法で、アドレス変換ユニット
３、演算ブロック４、シーケンス制御ユニット６の大部
分、デコーダ２の部分は完全に検証が可能である（図１
中一点鎖線で示される領域）。ロード命令などメモリか
らデータを読み込む場合も、予めデータキャッシュへデ
ータをおいておくことでテストできる。この場合には、
外部との間でデータの入出力を行うアドレス変換ユニッ
ト３や外部インターフェース１０内の外部アドレスを生
成する部分の検証はできない。
【００２６】このように、この実施形態では、内部のキ
ャッシュメモリ１へのデータの読み書きの機能を利用し
て、リセット後通常は外部へ命令を取りにいくが、その
代わりに内蔵のキャッシュメモリ１からのテストプログ
ラムの実行モードを持たせることで、大きなテスト回路
を入れることなく、内部回路の実仕様に近いテストを少
ないピン数／低周波数の安価なテスタで行なうことが可
能となり、テストに関するコストを低減させることがで
きる。
【００２７】図２は請求項２記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。
【００２８】図２において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、図１に示す構
成に加えてキャッシュメモリ１の書き込み部にシグネチ
ャ圧縮用のシフトレジスタ１４と、命令もしくはＪＴＡ
Ｇ機能等外部からの制御によりシフトレジスタ１４の内
容を読み書きする制御回路１５を備え、テストモードに
おいて実行された結果をキャッシュメモリ１に書き込と
同時にシフトレジスタ１４に書き込んで圧縮し、実行後
外部に読み出してテスタにより期待値と比較するように
したことにある。
【００２９】図３は請求項３記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。
【００３０】図３において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、図１に示す構
成に加えて、ＪＴＡＧ機能を有するマイクロプロセッサ
において、Ｉ／Ｏ（入出力インターフェース）における
出力信号を内部クロック信号でラッチしてシグネチャ圧
縮を行なうシフトレジスタ１６と、ＪＴＡＧ機能の所定
の命令によってシフトレジスタ１６の内容をＪＴＡＧ機
能に備えられたバウンダリスキャン回路１７に読み書き
する制御回路１８を備え、Ｉ／Ｏ上の出力データを収集
するようにしたことにある。
【００３１】キャッシュメモリ１上に置かれたテストプ
ログラムガ実行されている時は、演算ユニット４等のテ
スト結果はキャッシュメモリ１上又は図２に示すシグネ
チャ圧縮用のシフトレジスタ１４に格納することができ
るが、アドレス変換後のアドレスや外部への制御信号な
どはキャッシュメモリ１のバス上には現れないため、ト
レースすることができない。この実施形態はその欠点を
解消して、Ｉ／Ｏ上の出力データをシグネチャ圧縮して
収集することができる。また、シグネチャ圧縮はシフト
レジスタの形態をとるが、Ｉ／Ｏはチップの外周に配置
される形態をとるため、比較的レイアウトに影響を与え
ずに構築することができる。シグネチャ圧縮の初期値は
ＪＴＡＧ機能のバウンダリスキャン回路１７を使用して
テスト前に設定しておき、テスト終了後の結果もＪＴＡ
Ｇ機能のバウンダリスキャン回路１７を用いて読み出す
ことができるため、追加の回路を最小限に抑えることが
できる。
【００３２】図４は請求項４記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。
【００３３】図４において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、キャッシュメ
モリ１外のアドレスが生成された場合に、そのアドレス
をキャッシュ内のアドレスに変換する変換回路１９を備
え、モードレジスタ１１で制御されるセレクタ２０によ
り変換回路１９から出力されるアドレス又は通常のアド
レスを切替えられるようにしたことにある。
【００３４】通常、アドレスの上位数ビットでアドレス
空間の割当がなされており、キャッシュメモリ１外のア
ドレスを示した場合は、その上位数ビットをキャッシュ
メモリ１内のアドレスとなるように置き換えればよく、
回路の変換は非常に簡単てある。一般的に、リセット時
と同様に割り込み／例外処理は、キャッシュメモリ上に
なくかつアドレス変換が不要なある特定のアドレスに分
岐するため、キャッシュメモリ上に処理のルーチンを置
くことができないため、図１に示す実施形態ではテスト
は行なえない。
【００３５】この実施形態ではその欠点を解消して、キ
ャッシュメモリ１外へ分岐したものを全てキャッシュメ
モリ１内へアドレスを置き換えるようにしたものであ
る。この実施形態では、割り込み／例外の処理ルーチン
をキャッシュメモリ１内に置いて、割り込み等の分岐を
伴うテストを行うことが可能となる。
【００３６】図５は請求項５記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。
【００３７】図５において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、プロセッサ内
部におけるクロック信号の位相差を調整するために、位
相比較器２１、チャージポンプ２２、ＶＣＯ（電圧制御
発振器）２３、分周器２４を備えたＰＬＬやＤＬＬ等を
用いているマイクロプロセッサにおいて、外部から与え
られるクロック信号をＶＣＯ２３の出力として倍周し、
モードレジスタ１１の制御の下に選択を行うセレクタ２
５を備え、外部から与えられるクロック信号の２倍の周
波数のクロック信号（ＶＣＯ２３の出力）、又は外部か
ら与えられるクロック信号の１／２の周波数のクロック
信号（分周器２４の出力）をセレクタ２５によって選択
し、選択したクロック信号を内部クロック信号とし、外
部から低速なクロック信号が与えられた場合であっても
高い周波数のクロック信号でテストを行い得るようにし
たことにある。
【００３８】キャッシュテストモードにおいてキャッシ
ュンメモリ１にテストプログラムを書き込む動作、及び
テスト結果を読み出す動作はテスタの仕様にあった低速
なクロック信号を用い、キャッシュメモリ１内のテスト
プログラムを実行する時には高速なクロック信号を使
い、対象とするマイクロプロセッサの最高周波数以上で
テストする。これにより、周波数の低い安価なテスタを
用いても高速なクロック信号でテストを行なうことが可
能となる。
【００３９】図６は請求項６記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成なら
びにタイミングチャートを示す図である。
【００４０】図６において、この実施形態の特徴とする
ところは、図５に示す実施形態に比べて、プロセッサ内
部におけるクロック信号の位相差を調整するために、図
５に示すようにＰＬＬ等を備えていない場合に、図６
（ａ）に示すように外部から与えられる位相の異なる複
数のクロック信号をチップ内部でそれらの排他的論理和
をとる論理回路２６を備え、同図（ｂ）のタイミングチ
ャートに示すように位相の異なる複数のクロック信号を
テスタ側から配給して論理回路２６により排他的論理和
をとることでより高い周波数の内部クロック信号を生成
するようにしたことにある。この実施形態あっては、図
５に示す実施形態と同様にキャッシュメモリ１のテスト
プログラムを実行している間は高い周波数で実行し、仕
様の最高周波数のテストが可能となる。
【００４１】図７は請求項７記載の発明の一実施形態に
係るマイクロプロセッサのテスト容易化回路の構成を示
す図である。
【００４２】図７において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、Ｉ／Ｏへの出
力信号に対応した外部回路の応答（例えばリクエスト信
号に対するアクノリッジ信号等）を簡単化し、モードレ
ジスタ１１の制御の下に簡略化された応答信号を出力す
る外部モデル回路２７と、外部モデル回路２７の応答信
号、又は外部から与えられる応答信号を選択し、モード
レジスタ１１の制御の下に選択した応答信号をアドレス
変換ユニット４又は外部インターフェース１０に与える
セレクタ２８を備え、アドレス変換ユニット４又は外部
インターフェース１０の要求に応じた応答信号をプロセ
ッサ内部で発生させるようにしたことにある。
【００４３】このような実施形態では、テストモードに
おいて必要な外部の応答を単純化して内部で発生し、外
部からの応答を必要とせずにテストを行うことができ
る。マイクロプロセッサの場合には、多くの入力は命令
によって発生し、外部からの応答はアクノリッジ信号な
ど簡単な信号が多いので、通常大きな回路を必要としな
い。これはモードレジスタ１１のビットを複数に増や
し、応答のパターンを複数発生させることも可能であ
る。
【００４４】なお、上記それぞれの実施形態は組み合わ
せて実施するようにしてもよい。
【００４５】このように、上記本発明の実施形態におい
ては、マイクロプロセッサのテストが簡単化される。キ
ャッシュテストモードで使われるピンをマルチプレック
ス等で少なくすれば少ないピンのテスタでも十分テスト
が可能である。また、テストプログラムを使ったテスト
は、ピンのタイミングで見ている従来のテストに比べて
テストベクタが少なくて済み、テスタ上でのテストベク
タの読み込み時間が減少し、もしくは少ないベクタメモ
リのテスタでもテストが可能となる。
【００４６】さらに、このテスト手法は、特にウェハー
のソート時に有効であり、ソート時に機能の確認を十分
行ないかつ内部の周波数特性が仕様に合っているかをチ
ェックできる。また、データの転送に高い周波数を使わ
ずにテストできるため、プローブカードによる高周波信
号の劣化を考慮することなくテストが行える。また、ソ
ート時に多くの機能の動作確認を最大周波数で行なえる
ため、不良品をパッケージする前に排除でき、パッケー
ジのコストも下げることができる。パッケージング後の
最終検査には従来通りの多ピンのテスタを用い、通常の
モードにおいてコンタクトチェックとＩ／ＯのＡＣタイ
ミングチェック、そしてキャッシュメモリのフェッチと
リフィル動作のみを簡単にテストするようにすれば、最
終テストは非常に簡略化でき、多ピンテスタを占有する
時間を極力短くし、かつ従来と同様の完全なテストを行
うことができる。
【００４７】
【発明の効果】以上説明したように、請求項１又は２記
載の発明によれば、キャッシュミスを発生させることな
くテストプログラムをキャッシュメモリから確実に読み
出してビルトインテストを容易かつ安価に実施すること
ができる。
【００４８】請求項３記載の発明によれば、請求項１又
は２記載の発明で得られる効果に加えて、テスト時にお
いて外部に出力される信号を圧縮して収集し効率良く外
部に出力することができる。
【００４９】請求項４記載の発明によれば、請求項１又
は２記載の発明で得られる効果に加えて、割り込みや例
外処理等の分岐先アドレスをキャッシュメモリ内のアド
レスとすることが可能となり、割り込みや例外処理等の
分岐を伴う処理のテストを行うことができる。
【００５０】請求項５又は６記載の発明によれば、請求
項１又は２記載の発明で得られる効果に加えて、低速な
テスタによりプロセッサを最高動作周波数で動作させて
テストすることができる。
【００５１】請求項７記載の発明によれば、請求項１又
は２記載の発明で得られる効果に加えて、テスタ側から
応答信号を与えることなくテストを行うことが可能とな
り、安価なテスタでテストを実施することができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図２】請求項２記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図３】請求項３記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図４】請求項４記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図５】請求項５記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図６】請求項６記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成ならびにタイミ
ングチャートを示す図である。
【図７】請求項７記載の発明の一実施形態に係るマイク
ロプロセッサのテスト容易化回路の構成を示す図であ
る。
【図８】キャッシュメモリを備えた従来のマイクロプロ
セッサの構成を示す図である。
【符号の説明】
１ キャッシュメモリ ２ デコーダ ３ アドレス変換ユニット ４ 演算ユニット ５ 浮動小数点演算ユニット ６ シーケンス制御ユニット ７ プログラムカウンタ ８，１３，２０，２５，２８ セレクタ ９ キャッシュ制御ユニット １０ 外部インターフェース １１ モードレジスタ １２，１５，１８ 制御回路 １４，１６ シフトレジスタ １７ バウンダリスキャン回路 １９ 変換回路 ２１ 位相比較器 ２２ チャージポンプ ２３ ＶＣＯ ２４ 分周器 ２６ 論理回路 ２７ 外部モデル回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサのリセットに依存す
    ることなくマイクロプロセッサのビルトインテストを行
    うテストモード又は通常動作モードが選択的に設定され
    るモードレジスタと、 外部から独立して直接読み出し／書き込みが可能なキャ
    ッシュテストモード機能を有し、このキャッシュテスト
    モード機能を利用してマイクロプロセッサのテストモー
    ド時に実行されるテストプログラムが予め書き込まれ、
    テストプログラムの実行によって得られたテスト結果が
    格納され、格納されたテスト結果が外部に読み出される
    キャッシュメモリと、 前記キャッシュメモリに書き込まれたテストプログラム
    をアクセスする先頭アドレスを発生するアドレス発生部
    と、 前記モードレジスタにテストモードが設定されてテスト
    が開始される時に、前記アドレス発生部から発生される
    先頭アドレスを選択して前記キャッシュメモリのアクセ
    スを制御するキャッシュアクセス制御回路に供給し、そ
    の後先頭アドレスに続いてテストプログラムをアクセス
    するアドレスを選択して前記キャッシュアクセス制御回
    路に供給するセレクタと、 テストモード時における前記キャッシュメモリの検索時
    にキャッシュミスが発生せず常時ヒット状態となるよう
    に前記キャッシュメモリを制御する制御回路を有し、 前記キャッシュメモリに予め格納されたテストプログラ
    ムを実行することによって、外部との入出力を行う内部
    回路以外の内部回路をビルトインテストすることを特徴
    とするマイクロプロセッサのテスト容易化回路。
  2. 【請求項２】 前記テストプログラムの実行によって得
    られた内部回路のテスト結果をシグネチャ圧縮し、圧縮
    したテスト結果を外部に読み出すシフトレジスタと、 前記シフトレジスタの読み出し／書き込みを制御する制
    御回路を有することを特徴とする請求項１記載のマイク
    ロプロセッサのテスト容易化回路。
  3. 【請求項３】 ＪＴＡＧ機能を有するマイクロプロセッ
    サのテスト容易化回路であって、 入出力インターフェース（Ｉ／Ｏ）を介してマイクロプ
    ロセッサの外部に出力される信号を取り込みシグネチャ
    圧縮するシフトレジスタと、 ＪＴＡＧ機能を実現するために備えられ、前記シフトレ
    ジスタによって圧縮された信号を受けてスキャン動作に
    より外部に転送するバウンバリスキャン回路と、 前記シフトレジスタと前記バンダリスキャン回路との間
    の信号の入出力を制御する制御回路を有することを特徴
    とする請求項１記載のマイクロプロセッサのテスト容易
    化回路。
  4. 【請求項４】 前記キャッシュメモリ外のアドレスが生
    成された際に、前記セレクタを介して与えられる前記キ
    ャッシュメモリ外のアドレスを前記キャッシュメモリ内
    のアドレスに変換する変換回路と、 前記モードレジスタに設定されたモードにしたがって前
    記変換回路により得られたアドレス又は前記セレクタを
    介して与えられるアドレスを選択して前記キャッシュア
    クセス制御回路に供給するセレクタを有することを特徴
    とする請求項１記載のマイクロプロセッサのテスト容易
    化回路。
  5. 【請求項５】 外部から与えられるクロック信号の周波
    数を倍周する倍周回路と、前記倍周回路により倍周され
    たクロック信号を分周する分周回路を有し、内部クロッ
    ク信号の位相変動を調整する調整回路を備えたマイクロ
    プロセッサのテスト容易化回路であって、 前記倍周回路から出力されるクロック信号又は前記分周
    回路から出力されるクロック信号を選択するセレクタを
    備え、 テストプログラムを前記キャッシュメモリに書き込む
    時、及び前記キャッシュメモリに書き込まれたテスト結
    果を外部に読み出す時は、前記分周回路から出力される
    クロック信号を用い、前記キャッシュメモリに書き込ま
    れたテストプログラムの実行により内部回路をテストす
    る時には、前記倍周回路から出力されるクロック信号を
    用いることを特徴とする請求項１記載のマイクロプロセ
    ッサのテスト容易化回路。
  6. 【請求項６】 外部から与えられる位相の異なる複数の
    クロック信号の排他的論理和をとり、前記クロック信号
    よりも高い周波数の内部クロック信号を生成する論理回
    路を備え、 テストプログラムを前記キャッシュメモリに書き込む
    時、及び前記キャッシュメモリに書き込まれたテスト結
    果を外部に読み出す時は、前記外部から与えられたクロ
    ック信号を用い、前記キャッシュメモリに書き込まれた
    テストプログラムの実行により内部回路をテストする時
    には、前記論理回路により生成された内部クロック信号
    を用いることを特徴とする請求項１記載のマイクロプロ
    セッサのテスト容易化回路。
  7. 【請求項７】 マイクロプロセッサから外部に出力され
    る信号に応答する外部回路の応答信号をモデル化したモ
    デル化応答信号を発生する外部モデル回路と、 前記外部モデル化回路から発生されるモデル化応答信
    号、又は外部から与えられる応答信号を選択してマイク
    ロプロセッサの内部回路に供給するセレクタを有するこ
    とを特徴とする請求項１記載のマイクロプロセッサのテ
    スト容易化回路。
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