JP2000123600A - 埋込メモリのテスト方法および構成 - Google Patents
埋込メモリのテスト方法および構成Info
- Publication number
- JP2000123600A JP2000123600A JP11287856A JP28785699A JP2000123600A JP 2000123600 A JP2000123600 A JP 2000123600A JP 11287856 A JP11287856 A JP 11287856A JP 28785699 A JP28785699 A JP 28785699A JP 2000123600 A JP2000123600 A JP 2000123600A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory
- microprocessor
- embedded memory
- core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサを有する集積回路内の埋
込みメモリをテストするための方法と構成する。 【解決手段】このテスト方法において、マイクロプロセ
ッサにテストパターンを与えてテストし、そのマイクロ
プロセッサの結果出力を評価し、アセンブリ言語テスト
プログラムのオブジェクトコードをマイクロプロセッサ
に供給し、そのアセンブリ言語テストプログラムのオブ
ジェクトコードに基づいて、マイクロプロセッサにより
メモリテストパターンを発生し、そのメモリテストパタ
ーンを被試験埋込みメモリに供給して、その埋込メモリ
の結果応答信号を、メモリに供給したテストデータと比
較して評価する。
込みメモリをテストするための方法と構成する。 【解決手段】このテスト方法において、マイクロプロセ
ッサにテストパターンを与えてテストし、そのマイクロ
プロセッサの結果出力を評価し、アセンブリ言語テスト
プログラムのオブジェクトコードをマイクロプロセッサ
に供給し、そのアセンブリ言語テストプログラムのオブ
ジェクトコードに基づいて、マイクロプロセッサにより
メモリテストパターンを発生し、そのメモリテストパタ
ーンを被試験埋込みメモリに供給して、その埋込メモリ
の結果応答信号を、メモリに供給したテストデータと比
較して評価する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリーをテス
トするための方法に関し、特に、大規模集積回路または
超大規模集積回路（ＶＬＳＩ）における埋込み（エムベ
ッデド）メモリをテストする為の試験方法と試験構成に
関する。
トするための方法に関し、特に、大規模集積回路または
超大規模集積回路（ＶＬＳＩ）における埋込み（エムベ
ッデド）メモリをテストする為の試験方法と試験構成に
関する。
【０００２】
【従来の技術】近年において、ＡＳＩＣ（アプリケーシ
ョン・スペシフィックな集積回路）技術は、チップセッ
ト思考（数個のチップが所定の機能を果たすためのユニ
ットとして作用する）から、１のチップに埋込み型コア
を設けるシステムオンチップ（ＳＯＣ）ＩＣ思考に移行
してきている。システムオンチップ（ＳＯＣ）によるＩ
Ｃは、様々な再使用可能ブロックやコア、たとえばマイ
クロプロセサ、インターフェイス、メモリーアレー、お
よびＤＳＰ（デジタル信号プロセサー）などを有してい
る。このような機能ブロックは、「コア」と通称され
る。第１図は、そのようなシステムオンチップ（ＳＯ
Ｃ）ＩＣの内部構造の１例を示す概念図である。第１図
の例では、ＳＯＣ１０は、マイクロプロセサコア１１、
メモリコア１３、機能固有コア１５−１７、ＰＬＬ（フ
ェイズロックループ）コア１８、テストアクセスポート
（ＴＡＰ）１９を含んでいる。
ョン・スペシフィックな集積回路）技術は、チップセッ
ト思考（数個のチップが所定の機能を果たすためのユニ
ットとして作用する）から、１のチップに埋込み型コア
を設けるシステムオンチップ（ＳＯＣ）ＩＣ思考に移行
してきている。システムオンチップ（ＳＯＣ）によるＩ
Ｃは、様々な再使用可能ブロックやコア、たとえばマイ
クロプロセサ、インターフェイス、メモリーアレー、お
よびＤＳＰ（デジタル信号プロセサー）などを有してい
る。このような機能ブロックは、「コア」と通称され
る。第１図は、そのようなシステムオンチップ（ＳＯ
Ｃ）ＩＣの内部構造の１例を示す概念図である。第１図
の例では、ＳＯＣ１０は、マイクロプロセサコア１１、
メモリコア１３、機能固有コア１５−１７、ＰＬＬ（フ
ェイズロックループ）コア１８、テストアクセスポート
（ＴＡＰ）１９を含んでいる。
【０００３】大型埋込（オンチップ）メモリは、システ
ムオンチップＩＣにおける主要部品（キーコンポーネン
ト）である。このような埋込みメモリは、レジスタファ
イル、ＦＩＦＯ（ファーストイン・ファーストアウ
ト）、データキャッシュ、インストラクション・キャッ
シュ、送信／受信バッファー、テキスチャープロセシン
グの保持等の機能を実現する。この発明は、このような
システムオンチップＩＣにおける埋込み（オンチップ）
メモリのテスト方法を対象にしている。従来技術におい
て、埋込メモリのテストは、一般に次のような方法で行
う。
ムオンチップＩＣにおける主要部品（キーコンポーネン
ト）である。このような埋込みメモリは、レジスタファ
イル、ＦＩＦＯ（ファーストイン・ファーストアウ
ト）、データキャッシュ、インストラクション・キャッ
シュ、送信／受信バッファー、テキスチャープロセシン
グの保持等の機能を実現する。この発明は、このような
システムオンチップＩＣにおける埋込み（オンチップ）
メモリのテスト方法を対象にしている。従来技術におい
て、埋込メモリのテストは、一般に次のような方法で行
う。
【０００４】（１）Ｉ／Ｏマルチプレクシングを介して
内部の埋込メモリにアクセス可能とした状態において、
ＩＣテスタにより、テストパターンを直接に被試験埋込
みメモリに加える方法。この方法は、マルチプレクサを
入力に加えることを要するため、システムオンチップＩ
ＣのＩ／Ｏ（入力／出力）の変更を必要とする。マルチ
プレクサが追加されているので、システムオンチップＩ
Ｃは、例えば信号伝搬遅延のような性能劣化をこうむ
る。テストパターンは、ＡＬＰＧ（アルゴリズミック・
パターン・ジェネレーション）ユニットのような、ＩＣ
テスタのパターン・ジェネレータ（パターン発生器）に
より生成する。しかし、システムオンチップＩＣの入出
力にマルチプレクサが設けられているため、実際のテス
トパターンは、ＡＬＰＧパターンを並列ー直列変換（シ
リアリゼイション）する必要がある。このため、テスト
が複雑となり、テスト時間の増加やテスト時間のロスが
生じる。
内部の埋込メモリにアクセス可能とした状態において、
ＩＣテスタにより、テストパターンを直接に被試験埋込
みメモリに加える方法。この方法は、マルチプレクサを
入力に加えることを要するため、システムオンチップＩ
ＣのＩ／Ｏ（入力／出力）の変更を必要とする。マルチ
プレクサが追加されているので、システムオンチップＩ
Ｃは、例えば信号伝搬遅延のような性能劣化をこうむ
る。テストパターンは、ＡＬＰＧ（アルゴリズミック・
パターン・ジェネレーション）ユニットのような、ＩＣ
テスタのパターン・ジェネレータ（パターン発生器）に
より生成する。しかし、システムオンチップＩＣの入出
力にマルチプレクサが設けられているため、実際のテス
トパターンは、ＡＬＰＧパターンを並列ー直列変換（シ
リアリゼイション）する必要がある。このため、テスト
が複雑となり、テスト時間の増加やテスト時間のロスが
生じる。
【０００５】（２）内部のバウンダリ・スキャンあるい
はカラーレジスタを介して、被試験埋込みメモリのテス
トを行う方法。この方法は、被試験埋込みメモリにラッ
パー（バウンダリ・スキャンまたはシフトレジスタ型ラ
ッパー）を付加する必要がある。従って、テスト時のメ
モリに与えるテスト信号あるいはメモリから送出される
応答信号は、ラッパーの遅延時間に相当して遅延するた
め、データ転送効率が低下する。また、テスト実行時に
は、テストパターンはシリアルに入力し、被試験メモリ
からの応答出力はシリアルに出力する必要がある。この
ため、テスト時間は大幅に増加し、メモリ実際動作速度
（アト・スピード）でのテストは不可能である。
はカラーレジスタを介して、被試験埋込みメモリのテス
トを行う方法。この方法は、被試験埋込みメモリにラッ
パー（バウンダリ・スキャンまたはシフトレジスタ型ラ
ッパー）を付加する必要がある。従って、テスト時のメ
モリに与えるテスト信号あるいはメモリから送出される
応答信号は、ラッパーの遅延時間に相当して遅延するた
め、データ転送効率が低下する。また、テスト実行時に
は、テストパターンはシリアルに入力し、被試験メモリ
からの応答出力はシリアルに出力する必要がある。この
ため、テスト時間は大幅に増加し、メモリ実際動作速度
（アト・スピード）でのテストは不可能である。
【０００６】（３）メモリ・ビルトイン・セルフテスト
（ＢＩＳＴ）。この方法は、チップ内でテスト信号の生
成とメモリの応答評価のための付加回路を、チップ内部
に必要とする。ハードウェアの経費の点で（追加のチッ
プエリア）最も高価である。商業的に入手できる、メモ
リ・ビルトイン・セルフテスト方法では、例えば１６Ｋ
ビットのメモリに対して約３−４％の追加のハードウエ
アを必要とする。また、追加の回路による浮遊容量等の
ため、約１−２％の性能劣化、例えば信号伝搬遅延が、
メモリの書き込みや読み出し動作に生じる。
（ＢＩＳＴ）。この方法は、チップ内でテスト信号の生
成とメモリの応答評価のための付加回路を、チップ内部
に必要とする。ハードウェアの経費の点で（追加のチッ
プエリア）最も高価である。商業的に入手できる、メモ
リ・ビルトイン・セルフテスト方法では、例えば１６Ｋ
ビットのメモリに対して約３−４％の追加のハードウエ
アを必要とする。また、追加の回路による浮遊容量等の
ため、約１−２％の性能劣化、例えば信号伝搬遅延が、
メモリの書き込みや読み出し動作に生じる。
【０００７】（４）ＡＳＩＣ機能テストを介する方法。
いくつかの小型メモリにおいて、販売者は単純なライト
／リード作業をＡＳＩＣ機能テストに持たせることがあ
る。多くの場合は、１０１０．．．１０のパターンが書
き込まれて読み出される。一般に、この方法は、小型メ
モリーにのみ適用可能であり、広範囲のテストは行えな
い。
いくつかの小型メモリにおいて、販売者は単純なライト
／リード作業をＡＳＩＣ機能テストに持たせることがあ
る。多くの場合は、１０１０．．．１０のパターンが書
き込まれて読み出される。一般に、この方法は、小型メ
モリーにのみ適用可能であり、広範囲のテストは行えな
い。
【０００８】メモリ・ビルトイン・セルフテストは、約
１−２％の性能劣化がメモリリード／ライト動作に生じ
るだけで、チップのＩ／Ｏの性能劣化が微少であり、ま
たテスト時間の増加も許容できる範囲である。従って、
システムオンチップ内の埋込みメモリのテストには、メ
モリ・ビルトイン・セルフテストの使用が増加してきて
いる。今日の市場では、様々な種類のメモリ・ビルトイ
ン・セルフテスト方法が入手可能である。しかし、現在
既知のメモリ・ビルトイン・セルフテストは、ハードウ
ェアの経費（オーバヘッド）の点ではどれも高価であ
り、メモリテスト用アルゴリズムの種類も限られてい
る。これらの方法のもう１つの問題は、故障診断を行う
際に、これらの方法においては、フェイルしたビット位
置を特定するために、非常に大きな追加ハードウェアが
必要であるということである。
１−２％の性能劣化がメモリリード／ライト動作に生じ
るだけで、チップのＩ／Ｏの性能劣化が微少であり、ま
たテスト時間の増加も許容できる範囲である。従って、
システムオンチップ内の埋込みメモリのテストには、メ
モリ・ビルトイン・セルフテストの使用が増加してきて
いる。今日の市場では、様々な種類のメモリ・ビルトイ
ン・セルフテスト方法が入手可能である。しかし、現在
既知のメモリ・ビルトイン・セルフテストは、ハードウ
ェアの経費（オーバヘッド）の点ではどれも高価であ
り、メモリテスト用アルゴリズムの種類も限られてい
る。これらの方法のもう１つの問題は、故障診断を行う
際に、これらの方法においては、フェイルしたビット位
置を特定するために、非常に大きな追加ハードウェアが
必要であるということである。
【０００９】前述したように、ＩＣテスタまたはテスト
用デザインを用いた従来技術によるテスト方法は、ＳＯ
ＣＩＣのような超集積回路内の埋込みメモリをテストす
るには、コスト的に有効でない。
用デザインを用いた従来技術によるテスト方法は、ＳＯ
ＣＩＣのような超集積回路内の埋込みメモリをテストす
るには、コスト的に有効でない。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、例えばシステムオンチップ（ＳＯＣ）ＩＣのよ
うな大規模集積回路（ＬＳＩやＶＬＳＩ）内に埋込まれ
たメモリを、集積回路のデザインの変更や追加の回路を
必要とせずに、テストするための方法と構成を提供する
ことにある。
目的は、例えばシステムオンチップ（ＳＯＣ）ＩＣのよ
うな大規模集積回路（ＬＳＩやＶＬＳＩ）内に埋込まれ
たメモリを、集積回路のデザインの変更や追加の回路を
必要とせずに、テストするための方法と構成を提供する
ことにある。
【００１１】また、本発明の他の目的は、そのＩＣの性
能を劣化させることなく、システムオンチップＩＣ内に
埋め込まれたメモリをテストするための方法と構成を提
供することにある。
能を劣化させることなく、システムオンチップＩＣ内に
埋め込まれたメモリをテストするための方法と構成を提
供することにある。
【００１２】また、本発明のさらに他の目的は、埋込み
メモリの実動作速度でのテスト（アト・スピード・テス
ト）が可能であり、故障診断を容易に実行できる、シス
テムオンチップＩＣの埋込メモリのテスト方法と構成を
提供することにある。
メモリの実動作速度でのテスト（アト・スピード・テス
ト）が可能であり、故障診断を容易に実行できる、シス
テムオンチップＩＣの埋込メモリのテスト方法と構成を
提供することにある。
【００１３】また、本発明のさらに他の目的は、メモリ
テストパターンをＩＣ内のマイクロプロセッサコアによ
り発生させるために、マイクロプロセッサにより実行す
るアセンブリ言語テストプログラムをＩＣに供給するこ
とによって、システムオンチップＩＣ内の埋込みメモリ
をテストするための方法と構成を提供することにある。
テストパターンをＩＣ内のマイクロプロセッサコアによ
り発生させるために、マイクロプロセッサにより実行す
るアセンブリ言語テストプログラムをＩＣに供給するこ
とによって、システムオンチップＩＣ内の埋込みメモリ
をテストするための方法と構成を提供することにある。
【００１４】また、本発明のさらに他の目的は、高いテ
スト効率と低いテストコストにより、システムオンチッ
プＩＣ内の埋込メモリをテストするための方法と構成を
提供することにある。
スト効率と低いテストコストにより、システムオンチッ
プＩＣ内の埋込メモリをテストするための方法と構成を
提供することにある。
【００１５】
【課題を解決するための手段】本発明の１の態様では、
マイクロプロセッサを有する集積回路内の埋込みメモリ
をテストするための方法は次のステップで成る。
マイクロプロセッサを有する集積回路内の埋込みメモリ
をテストするための方法は次のステップで成る。
【００１６】マイクロプロセッサにテストパターンを与
えてテストし、そのマイクロプロセッサの結果出力を評
価し、アセンブリ言語テストプログラムのオブジェクト
コードをマイクロプロセッサに供給し、そのアセンブリ
言語テストプログラムのオブジェクトコードに基づい
て、マイクロプロセッサによりメモリテストパターンを
発生し、そのメモリテストパターンを被試験埋込みメモ
リに供給して、その埋込メモリの結果応答信号を、メモ
リに供給したテストデータと比較して評価する。
えてテストし、そのマイクロプロセッサの結果出力を評
価し、アセンブリ言語テストプログラムのオブジェクト
コードをマイクロプロセッサに供給し、そのアセンブリ
言語テストプログラムのオブジェクトコードに基づい
て、マイクロプロセッサによりメモリテストパターンを
発生し、そのメモリテストパターンを被試験埋込みメモ
リに供給して、その埋込メモリの結果応答信号を、メモ
リに供給したテストデータと比較して評価する。
【００１７】本発明の他の態様は、埋込メモリをテスト
するための試験構成である。このメモリテストは以下の
ように構成される。
するための試験構成である。このメモリテストは以下の
ように構成される。
【００１８】ランダム・テストパターンをマイクロプロ
セッサに供給し、その結果出力を評価するマイクロプロ
セッササのテスト手段と、インターフェイス回路を通じ
てそのマイクロプロセッサにアセンブリ言語テストプロ
グラムを供給するためのホストコンピュータとを有し、
被試験埋込みメモリには、上記アセンブリ言語テストプ
ログラムに基づいてマイクロプロセッサにより発生され
たメモリテストパターンが印加され、その埋込みメモリ
の結果データがマイクロプロセッサにより評価される。
セッサに供給し、その結果出力を評価するマイクロプロ
セッササのテスト手段と、インターフェイス回路を通じ
てそのマイクロプロセッサにアセンブリ言語テストプロ
グラムを供給するためのホストコンピュータとを有し、
被試験埋込みメモリには、上記アセンブリ言語テストプ
ログラムに基づいてマイクロプロセッサにより発生され
たメモリテストパターンが印加され、その埋込みメモリ
の結果データがマイクロプロセッサにより評価される。
【００１９】本発明によれば、システムオンチップ（Ｓ
ＯＣ）ＩＣに、デザイン変更や追加のテスト回路は必要
としない。本発明は、テストのためにチップのデザイン
を変更する必要がない。性能の劣化もなく、メモリはそ
の動作速度によりテストできる。ユーザは、埋込みメモ
リをテストするためにどんなメモリテストアルゴリズム
でも使用できる。
ＯＣ）ＩＣに、デザイン変更や追加のテスト回路は必要
としない。本発明は、テストのためにチップのデザイン
を変更する必要がない。性能の劣化もなく、メモリはそ
の動作速度によりテストできる。ユーザは、埋込みメモ
リをテストするためにどんなメモリテストアルゴリズム
でも使用できる。
【００２０】
【発明の実施の形態】本発明は、システムオンチップ
（ＳＯＣ）ＩＣ内の埋込（オンチップ）メモリをテスト
するための方法を提供する。一般にＳＯＣＩＣは、１つ
またはそれ以上のマイクロプロセサコア、メモリコア、
および１つまたはそれ以上の機能固有コアを有してい
る。このテスト方法では、このマイクロプロセサの計算
能力を利用してメモリテストパターンを発生し、そのテ
ストパターンを被試験埋込みメモリに供給して、被試験
メモリの応答出力を評価して欠陥の有無を決定する。こ
のテスト方法は、従来のテスト用デザイン（ＤＦＴ）や
ビルトイン・セルフテスト（ＢＩＳＴ）と異なり、デザ
イン変更や追加回路（間接的ハードウェア）を必要とし
ない。
（ＳＯＣ）ＩＣ内の埋込（オンチップ）メモリをテスト
するための方法を提供する。一般にＳＯＣＩＣは、１つ
またはそれ以上のマイクロプロセサコア、メモリコア、
および１つまたはそれ以上の機能固有コアを有してい
る。このテスト方法では、このマイクロプロセサの計算
能力を利用してメモリテストパターンを発生し、そのテ
ストパターンを被試験埋込みメモリに供給して、被試験
メモリの応答出力を評価して欠陥の有無を決定する。こ
のテスト方法は、従来のテスト用デザイン（ＤＦＴ）や
ビルトイン・セルフテスト（ＢＩＳＴ）と異なり、デザ
イン変更や追加回路（間接的ハードウェア）を必要とし
ない。
【００２１】より具体的には、本発明のテスト方法は、
システムオンチップ（ＳＯＣ）ＩＣ内の埋込みメモリの
機能欠陥を検出するために、次のように実行する。
システムオンチップ（ＳＯＣ）ＩＣ内の埋込みメモリの
機能欠陥を検出するために、次のように実行する。
【００２２】第１に、マイクロプロセッサコアが、正し
く所定の機能をするかを確認するためにテストされる。
このようなマイクロプロセッサコアに対する新規のテス
ト方法は、本発明と同一の発明者により別の特許出願に
おいて詳述している。
く所定の機能をするかを確認するためにテストされる。
このようなマイクロプロセッサコアに対する新規のテス
ト方法は、本発明と同一の発明者により別の特許出願に
おいて詳述している。
【００２３】第２に、アセンブリ言語テストプログラム
を発生する。マイクロプロセッサについてのテストの実
行が成功すると、メモリテスト用のパターンを発生する
ために、アセンブリ言語テストプログラムをマイクロプ
ロセサコアにより実行する。
を発生する。マイクロプロセッサについてのテストの実
行が成功すると、メモリテスト用のパターンを発生する
ために、アセンブリ言語テストプログラムをマイクロプ
ロセサコアにより実行する。
【００２４】第３に、埋込みメモリコアをテストする。
マイクロプロセッサにより発生したメモリテストパター
ンを埋込メモリに印加し、その結果としての応答をマイ
クロプロセッサコアによって評価する。
マイクロプロセッサにより発生したメモリテストパター
ンを埋込メモリに印加し、その結果としての応答をマイ
クロプロセッサコアによって評価する。
【００２５】上述したように、本発明では、システムオ
ンチップ（ＳＯＣ）ＩＣ内のマイクロプロセッサコアが
テストされ、あるいは他の方法でそのマイクロプロセッ
サの正当性が既知である場合は、被試験埋込みメモリに
与えるテストパターンの発生器としてそのマイクロプロ
セッサコアを使用する。
ンチップ（ＳＯＣ）ＩＣ内のマイクロプロセッサコアが
テストされ、あるいは他の方法でそのマイクロプロセッ
サの正当性が既知である場合は、被試験埋込みメモリに
与えるテストパターンの発生器としてそのマイクロプロ
セッサコアを使用する。
【００２６】第２図は、その正当性が確認された埋込み
マイクロプロセッサコアを用いて、埋込みメモリをテス
トするための構成を示すブロック図である。第２図の例
では、システムオンチップ１０の外部に、ホストコンピ
ュータ５１、ハードディスク５３、Ｉ／Ｏインターフェ
イス５２を備えている。一般にハードディスク５３は、
メモリ１３をテストするために用いるテストプログラム
を格納している。ホストコンピュータ５１は、アセンブ
リ言語で記述されたテストプログラムのオブジェクトコ
ードを、Ｉ／Ｏインターフェイス５２を介して、システ
ムオンチップ（ＳＯＣ）チップ１０内のマイクロプロセ
ッサコア１１に供給する。従来のＩＣテスタを使用して
も、マイクロプロセッサコア１１にプログラムを供給し
たり、テスト結果を保持したりできる。しかし、他の方
法を用いる事も可能であり、アセンブリ言語テストプロ
グラムをマイクロプロセッサコア１１に送ることができ
る限り、そのようなＩＣテスタは不要である。
マイクロプロセッサコアを用いて、埋込みメモリをテス
トするための構成を示すブロック図である。第２図の例
では、システムオンチップ１０の外部に、ホストコンピ
ュータ５１、ハードディスク５３、Ｉ／Ｏインターフェ
イス５２を備えている。一般にハードディスク５３は、
メモリ１３をテストするために用いるテストプログラム
を格納している。ホストコンピュータ５１は、アセンブ
リ言語で記述されたテストプログラムのオブジェクトコ
ードを、Ｉ／Ｏインターフェイス５２を介して、システ
ムオンチップ（ＳＯＣ）チップ１０内のマイクロプロセ
ッサコア１１に供給する。従来のＩＣテスタを使用して
も、マイクロプロセッサコア１１にプログラムを供給し
たり、テスト結果を保持したりできる。しかし、他の方
法を用いる事も可能であり、アセンブリ言語テストプロ
グラムをマイクロプロセッサコア１１に送ることができ
る限り、そのようなＩＣテスタは不要である。
【００２７】アセンブリ言語テストプログラムは、マイ
クロプロセッサコア１１のアセンブラによってバイナリ
に変換される。このアセンブラは、システムオンチップ
の外部の、ホストコンピュータ内またはＩＣテスタ内に
設けてもよい。従って、マイクロプロセッサコア１１
は、オブジェクトコードからテストパターンを発生す
る。これらのテストパターンのアルゴリズムに従って、
書き込みデータが被試験メモリ１３の所定のアドレスに
書き込まれる。マイクロプロセッサコア１１は、被試験
メモリ１３内に格納したデータ読み出して、マイクロプ
ロセサコア１１によって準備した期待値データと同一か
どうかを比較する。期待値データは一般に元の書き込み
データである。被試験メモリ１３から読み出したデータ
が、期待値データと合致しない場合は、フェイル情報と
そのメモリのアドレス情報をホストコンピュータ５１に
送る。
クロプロセッサコア１１のアセンブラによってバイナリ
に変換される。このアセンブラは、システムオンチップ
の外部の、ホストコンピュータ内またはＩＣテスタ内に
設けてもよい。従って、マイクロプロセッサコア１１
は、オブジェクトコードからテストパターンを発生す
る。これらのテストパターンのアルゴリズムに従って、
書き込みデータが被試験メモリ１３の所定のアドレスに
書き込まれる。マイクロプロセッサコア１１は、被試験
メモリ１３内に格納したデータ読み出して、マイクロプ
ロセサコア１１によって準備した期待値データと同一か
どうかを比較する。期待値データは一般に元の書き込み
データである。被試験メモリ１３から読み出したデータ
が、期待値データと合致しない場合は、フェイル情報と
そのメモリのアドレス情報をホストコンピュータ５１に
送る。
【００２８】単純なメモリ・マーチング・アルゴリズム
を使用したアセンブリ言語プロセス例を、第３図と第５
図に示す。この例では、ワードワイド・リード／ライト
動作を０１０１．．．０１データの増加順に行い、１０
１０．．．１０データには減少順に行う。メモリのサイ
ズは１６Ｋｘ１６ＲＡＭとする。
を使用したアセンブリ言語プロセス例を、第３図と第５
図に示す。この例では、ワードワイド・リード／ライト
動作を０１０１．．．０１データの増加順に行い、１０
１０．．．１０データには減少順に行う。メモリのサイ
ズは１６Ｋｘ１６ＲＡＭとする。
【００２９】第３図と第５図のマーチング・パターン
は、説明のために用いられているだけであり、本発明の
テスト方法はそれに限定されるものではなく、他のアル
ゴリズムも使用することができる。他のテストパターン
の例としては、ギャロップパターン、ピンポンパター
ン、あるいはチェッカーパターンなどがある。
は、説明のために用いられているだけであり、本発明の
テスト方法はそれに限定されるものではなく、他のアル
ゴリズムも使用することができる。他のテストパターン
の例としては、ギャロップパターン、ピンポンパター
ン、あるいはチェッカーパターンなどがある。
【００３０】上述のテストプログラムは、エラーが発生
するとすぐに停止することができる。するとホストコン
ピュータまたはＩＣテスタは即座にエラーを察知し、フ
ェイルビット位置をただちに知ることができる。さら
に、ユーザは埋込みメモリの所望のテスト情報を収集す
るために、上述のプログラムを様々に変更する事もでき
る。ある意味で、本発明のテスト方法は、従来の直接テ
ストアクセスメカニズムから、ピンマルチプレクシング
とパターンシリアリゼーション（並列直列変換）を除い
たものと同等である。本発明のテスト方法は、テストパ
ターンを印加したり、そのメモリからの応答信号の評価
するために、ＩＣのデザイン変更や付加ハードウェアを
必要としないので、このテスト方法は、マイクロプロセ
ッサコア付きのシステムオンチップ（ＳＯＣ）における
従来のＢＩＳＴ方法に取り変わることができる。
するとすぐに停止することができる。するとホストコン
ピュータまたはＩＣテスタは即座にエラーを察知し、フ
ェイルビット位置をただちに知ることができる。さら
に、ユーザは埋込みメモリの所望のテスト情報を収集す
るために、上述のプログラムを様々に変更する事もでき
る。ある意味で、本発明のテスト方法は、従来の直接テ
ストアクセスメカニズムから、ピンマルチプレクシング
とパターンシリアリゼーション（並列直列変換）を除い
たものと同等である。本発明のテスト方法は、テストパ
ターンを印加したり、そのメモリからの応答信号の評価
するために、ＩＣのデザイン変更や付加ハードウェアを
必要としないので、このテスト方法は、マイクロプロセ
ッサコア付きのシステムオンチップ（ＳＯＣ）における
従来のＢＩＳＴ方法に取り変わることができる。
【００３１】第４図は、本発明の動作手順を示したフロ
ーチャートである。ステップＳ１１では、所望のメモリ
テストアルゴリズムを実施するために用いるアセンブリ
言語によるテストプログラムを作成する。ステップＳ１
２において、システムオンチップ内のマイクロプロセッ
サコア１１のアセンブラ、またはシステムオンチップ外
部にあるホストコンピュータあるいはＩＣテスタのアセ
ンブラを用いて、アセンブリ言語テストプログラムのオ
ブジェクトコードを生成する。ステップＳ１３におい
て、インターフェイス回路５２を介して、オブジェクト
コードをマイクロプロセッサコア１１に供給する。
ーチャートである。ステップＳ１１では、所望のメモリ
テストアルゴリズムを実施するために用いるアセンブリ
言語によるテストプログラムを作成する。ステップＳ１
２において、システムオンチップ内のマイクロプロセッ
サコア１１のアセンブラ、またはシステムオンチップ外
部にあるホストコンピュータあるいはＩＣテスタのアセ
ンブラを用いて、アセンブリ言語テストプログラムのオ
ブジェクトコードを生成する。ステップＳ１３におい
て、インターフェイス回路５２を介して、オブジェクト
コードをマイクロプロセッサコア１１に供給する。
【００３２】ステップＳ１４は、マイクロプロセサコア
１１による動作を定義している。ステップＳ１４は、ス
テップＳ１４１−Ｓ１４６で構成される。マイクロプロ
セッサコア１１は、ステップＳ１４１でメモリテストパ
ターンを生成し、ステップＳ１４２にてメモリテストパ
ターンを埋込みメモリ１３に供給する。ステップＳ１４
３では、マイクロプロセッサコア１１が前もって定めて
おいた値をメモリ１３に書き込み、それを読み出す。ス
テップＳ１４４にて、マイクロプロセッサコア１１は、
読み出した値と元の書き込みデータを比較し、ステップ
Ｓ１４５にてメモリ１３のパス／フェイルを決定する。
マイクロプロセッサコア１１は、ステップＳ１４６にお
いて、パス／フェイル信号をホストコンピュータまたは
ＩＣテスタに、インターフェイス回路を通じて送信す
る。最後のステップＳ１５では、テストパス／フェイル
がホストコンピュータまたはテスタにより決定される。
１１による動作を定義している。ステップＳ１４は、ス
テップＳ１４１−Ｓ１４６で構成される。マイクロプロ
セッサコア１１は、ステップＳ１４１でメモリテストパ
ターンを生成し、ステップＳ１４２にてメモリテストパ
ターンを埋込みメモリ１３に供給する。ステップＳ１４
３では、マイクロプロセッサコア１１が前もって定めて
おいた値をメモリ１３に書き込み、それを読み出す。ス
テップＳ１４４にて、マイクロプロセッサコア１１は、
読み出した値と元の書き込みデータを比較し、ステップ
Ｓ１４５にてメモリ１３のパス／フェイルを決定する。
マイクロプロセッサコア１１は、ステップＳ１４６にお
いて、パス／フェイル信号をホストコンピュータまたは
ＩＣテスタに、インターフェイス回路を通じて送信す
る。最後のステップＳ１５では、テストパス／フェイル
がホストコンピュータまたはテスタにより決定される。
【００３３】上述した本発明のテスト方法は、他のテス
ト方法と比べて以下の２点において基本的に相違してい
る。
ト方法と比べて以下の２点において基本的に相違してい
る。
【００３４】（１）本発明は、ＢＩＳＴまたは直接アク
セステスト方式において必要とされる、インストラクシ
ョンキャッシュまたは他のオンチップメモリを最初にテ
ストする行程を要しない。本発明はすべてのオンチップ
メモリを同等に扱い、正しく動作することが既知（ノウ
ン・グッド）のオンチップメモリを必要としない。
セステスト方式において必要とされる、インストラクシ
ョンキャッシュまたは他のオンチップメモリを最初にテ
ストする行程を要しない。本発明はすべてのオンチップ
メモリを同等に扱い、正しく動作することが既知（ノウ
ン・グッド）のオンチップメモリを必要としない。
【００３５】（２）本発明では、マイクロプロセッサの
アセンブラを使用して、アセンブリ言語テストプログラ
ムのバイナリが、オフラインで生成される。
アセンブラを使用して、アセンブリ言語テストプログラ
ムのバイナリが、オフラインで生成される。
【００３６】好ましい実施例しか明記していないが、上
述の本発明の説明に基づき、本発明の精神と範囲を離れ
ることなく、添付の請求の範囲で、本発明の様々な形態
や変形が可能である。
述の本発明の説明に基づき、本発明の精神と範囲を離れ
ることなく、添付の請求の範囲で、本発明の様々な形態
や変形が可能である。
【００３７】
【発明の効果】本発明の最大の利点は、テスト回路を追
加する必要がないことである。またチップデザインに本
質的な変更を必要としない。性能劣化を被ることなくメ
モリが高速にテストされる。ユーザは、埋込みＳＲＡ
Ｍ、ＤＲＡＭその他のメモリをテストするのにどのよう
なメモリテストアルゴリズムを用いてもよい。本方法
は、ハードウェアを追加しなくても、完全なフォルト診
断（埋込みメモリの欠陥ビット位置確定）が可能であ
る。
加する必要がないことである。またチップデザインに本
質的な変更を必要としない。性能劣化を被ることなくメ
モリが高速にテストされる。ユーザは、埋込みＳＲＡ
Ｍ、ＤＲＡＭその他のメモリをテストするのにどのよう
なメモリテストアルゴリズムを用いてもよい。本方法
は、ハードウェアを追加しなくても、完全なフォルト診
断（埋込みメモリの欠陥ビット位置確定）が可能であ
る。
【図１】複数の埋込コアを有するシステムオンチップ
（ＳＯＣ）ＩＣとも呼ばれる、大規模集積回路（ＬＳ
Ｉ）の内部構造を示す概念図である。
（ＳＯＣ）ＩＣとも呼ばれる、大規模集積回路（ＬＳ
Ｉ）の内部構造を示す概念図である。
【図２】本発明の、システムオンチップＩＣ内の埋込メ
モリをテストするための構成を示す概念図である。
モリをテストするための構成を示す概念図である。
【図３】外部ソースから、システムオンチップＩＣ内の
マイクロプロセサに供給するアセンブリ言語テストプロ
グラムの例を示している。
マイクロプロセサに供給するアセンブリ言語テストプロ
グラムの例を示している。
【図４】本発明のシステムオンチップＩＣの埋込メモリ
をテストする過程を示すフローチャートである。
をテストする過程を示すフローチャートである。
【図５】外部ソースから、システムオンチップＩＣ内の
マイクロプロセサに供給するアセンブリ言語テストプロ
グラムの他の例を示している。
マイクロプロセサに供給するアセンブリ言語テストプロ
グラムの他の例を示している。
１１ マイクロプロセサコア １３ メモリ １５ 機能固有コアＡ １６ 機能固有コアＢ １７ 機能固有コアＣ １８ ＰＬＬ（フェイズロックループ） １９ ＴＡＰ（テストアクセスポート） ５１ ホストコンピュータ ５２ Ｉ／Ｏ ５３ ハードディスク
Claims (8)
- 【請求項１】 マイクロプロセッサコアを有する集積回
路内の埋込みメモリをテストするための方法であって：
マイクロプロセッサコアにテストパターンを与えてテス
トし、そのマイクロプロセッサの結果出力を評価するス
テップと、 アセンブリ言語テストプログラムのオブジェクトコード
をマイクロプロセッサコアに供給するステップと、 そのアセンブリ言語テストプログラムのオブジェクトコ
ードに基づいて、マイクロプロセッサコアによりメモリ
テストパターンを発生するステップと、 そのメモリテストパターンを被試験埋込みメモリに供給
して、その埋込メモリの結果応答信号を、メモリに供給
したテストデータと比較して評価するステップ、とより
なる埋込メモリテスト方法。 - 【請求項２】 上記マイクロプロセッサコアに外部のホ
ストコンピュータからＩ／Ｏインターフェイスを経由し
て上記アセンブリ言語テストプログラムが与えられる、
請求範囲１項に記載の埋込メモリテスト方法。 - 【請求項３】 上記マイクロプロセッサコアに外部のＩ
ＣテスタからＩ／Ｏインターフェイスを経由して上記ア
センブリ言語テストプログラムが与えられる、請求範囲
１項に記載の埋込メモリテスト方法。 - 【請求項４】 マイクロプロセッサコアを有する集積回
路内の埋込みメモリをテストするためのテスト構成であ
って：アセンブリ言語テストプログラムのオブジェクト
コードをマイクロプロセッサコアに与えて、そのマイク
ロプロセッサコアによりメモリテストパターンを発生す
る手段と、 そのメモリテストパターンを被試験埋込みメモリに供給
して、その埋込メモリの結果応答信号を、期待値データ
と比較して評価する手段と、によりなる埋込メモリテス
ト構成 - 【請求項５】 上記マイクロプロセッサコアに外部のホ
ストコンピュータからＩ／Ｏインターフェイスを経由し
て上記アセンブリ言語テストプログラムが与えられる、
請求範囲４項に記載の埋込メモリテスト構成。 - 【請求項６】 上記マイクロプロセッサコアに外部のＩ
ＣテスタからＩ／Ｏインターフェイスを経由して上記ア
センブリ言語テストプログラムが与えられる、請求範囲
４項に記載の埋込メモリテスト構成。 - 【請求項７】 上記マイクロプロセッサコアを試験する
ためにそのマイクロプロセッサコアにテストパターンを
与えてテストし、そのマイクロプロセッサの結果出力を
評価する手段をさらに有する請求範囲４項に記載の埋込
メモリテスト構成。 - 【請求項８】 マイクロプロセッサコアを有する集積回
路内の埋込みメモリをテストするためのテスト構成であ
って：テストパターンをマイクロプロセッサに供給し、
その結果出力を評価するマイクロプロセッサのテスト手
段と、 インターフェイス回路を通じてそのマイクロプロセッサ
にアセンブリ言語テストプログラムを供給するためのホ
ストコンピュータとを有し、 被試験埋込メモリには、上記アセンブリ言語テストプロ
グラムに基づいてマイクロプロセッサにより発生された
メモリテストパターンが印加され、その埋込みメモリの
結果データがマイクロプロセッサにより評価する埋込メ
モリテスト構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/170179 | 1998-10-13 | ||
| US09/170,179 US6249889B1 (en) | 1998-10-13 | 1998-10-13 | Method and structure for testing embedded memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000123600A true JP2000123600A (ja) | 2000-04-28 |
Family
ID=22618881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11287856A Withdrawn JP2000123600A (ja) | 1998-10-13 | 1999-10-08 | 埋込メモリのテスト方法および構成 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6249889B1 (ja) |
| JP (1) | JP2000123600A (ja) |
| KR (1) | KR100487051B1 (ja) |
| DE (1) | DE19948388A1 (ja) |
| TW (1) | TW446953B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022003680A (ja) * | 2020-07-20 | 2022-01-11 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップ用のメモリテスト方法と装置、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636825B1 (en) * | 1999-07-30 | 2003-10-21 | Sun Microsystems, Inc. | Component level, CPU-testable, multi-chip package using grid arrays |
| US6408412B1 (en) * | 1999-09-03 | 2002-06-18 | Advantest Corp. | Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip |
| US6658610B1 (en) * | 2000-09-25 | 2003-12-02 | International Business Machines Corporation | Compilable address magnitude comparator for memory array self-testing |
| WO2002075336A2 (en) * | 2001-03-20 | 2002-09-26 | Nptest, Inc. | Test system algorithmic program generators |
| US7418642B2 (en) | 2001-07-30 | 2008-08-26 | Marvell International Technology Ltd. | Built-in-self-test using embedded memory and processor in an application specific integrated circuit |
| US6961881B2 (en) * | 2001-09-14 | 2005-11-01 | Fujitsu Limited | Semiconductor device |
| US6871297B2 (en) * | 2002-04-11 | 2005-03-22 | Lsi Logic Corporation | Power-on state machine implementation with a counter to control the scan for products with hard-BISR memories |
| DE10245687B4 (de) * | 2002-09-30 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Frequenzfehlerkorrektur in einem Übertragungssystem |
| US7184915B2 (en) * | 2003-03-20 | 2007-02-27 | Qualcomm, Incorporated | Tiered built-in self-test (BIST) architecture for testing distributed memory modules |
| US7392442B2 (en) | 2003-03-20 | 2008-06-24 | Qualcomm Incorporated | Built-in self-test (BIST) architecture having distributed interpretation and generalized command protocol |
| US7103320B2 (en) * | 2003-04-19 | 2006-09-05 | International Business Machines Corporation | Wireless communication system within a system on a chip |
| US20050268189A1 (en) * | 2004-05-28 | 2005-12-01 | Hewlett-Packard Development Company, L.P. | Device testing using multiple test kernels |
| US7308630B2 (en) * | 2005-02-22 | 2007-12-11 | International Business Machines Corporation | Mechanism to provide test access to third-party macro circuits embedded in an ASIC (application-specific integrated circuit) |
| US20060236185A1 (en) * | 2005-04-04 | 2006-10-19 | Ronald Baker | Multiple function results using single pattern and method |
| US7673200B2 (en) * | 2007-10-10 | 2010-03-02 | Asix Electronics Corporation | Reprogrammable built-in-self-test integrated circuit and test method for the same |
| US8195891B2 (en) * | 2009-03-30 | 2012-06-05 | Intel Corporation | Techniques to perform power fail-safe caching without atomic metadata |
| US8136001B2 (en) * | 2009-06-05 | 2012-03-13 | Freescale Semiconductor, Inc. | Technique for initializing data and instructions for core functional pattern generation in multi-core processor |
| US8286044B2 (en) * | 2009-09-15 | 2012-10-09 | International Business Machines Corporation | Dynamic random access memory having internal built-in self-test with initialization |
| US8572449B1 (en) * | 2010-12-20 | 2013-10-29 | Qualcomm Incorporated | Integrated functional testing mechanism for integrated circuits |
| US9482718B2 (en) * | 2014-01-13 | 2016-11-01 | Texas Instruments Incorporated | Integrated circuit |
| CN116643152A (zh) * | 2023-06-01 | 2023-08-25 | 联和存储科技(江苏)有限公司 | Emmc芯片测试方法及其装置、计算机可读存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| EP0652516A1 (en) * | 1993-11-03 | 1995-05-10 | Advanced Micro Devices, Inc. | Integrated microprocessor |
| US5583786A (en) * | 1993-12-30 | 1996-12-10 | Intel Corporation | Apparatus and method for testing integrated circuits |
| US5535164A (en) * | 1995-03-03 | 1996-07-09 | International Business Machines Corporation | BIST tester for multiple memories |
| JPH09146790A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 半導体集積回路装置とその試験方法 |
| JPH10269148A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 回路構成要素診断装置 |
| KR19990047011A (ko) * | 1997-12-02 | 1999-07-05 | 구본준 | 마이크로컴퓨터의 테스트장치 |
-
1998
- 1998-10-13 US US09/170,179 patent/US6249889B1/en not_active Expired - Fee Related
-
1999
- 1999-10-07 DE DE19948388A patent/DE19948388A1/de not_active Ceased
- 1999-10-08 JP JP11287856A patent/JP2000123600A/ja not_active Withdrawn
- 1999-10-11 TW TW088117532A patent/TW446953B/zh not_active IP Right Cessation
- 1999-10-12 KR KR10-1999-0043937A patent/KR100487051B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022003680A (ja) * | 2020-07-20 | 2022-01-11 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップ用のメモリテスト方法と装置、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム |
| JP7317885B2 (ja) | 2020-07-20 | 2023-07-31 | クンルンシン テクノロジー （ベイジン） カンパニー リミテッド | チップ用のメモリテスト方法と装置、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19948388A1 (de) | 2000-04-20 |
| TW446953B (en) | 2001-07-21 |
| KR20000028991A (ko) | 2000-05-25 |
| KR100487051B1 (ko) | 2005-05-03 |
| US6249889B1 (en) | 2001-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000123600A (ja) | 埋込メモリのテスト方法および構成 | |
| KR100536984B1 (ko) | 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치 및 방법과 프로그램 저장 장치 | |
| US6249893B1 (en) | Method and structure for testing embedded cores based system-on-a-chip | |
| US5663965A (en) | Apparatus and method for testing a memory array | |
| US7814385B2 (en) | Self programmable shared bist for testing multiple memories | |
| KR101019276B1 (ko) | 앳-스피드 멀티-포트 메모리 어레이 테스트 방법 및 장치 | |
| US7484141B2 (en) | Semiconductor device capable of performing test at actual operating frequency | |
| US6662133B2 (en) | JTAG-based software to perform cumulative array repair | |
| US7519886B2 (en) | Apparatus and method for integrated functional built-in self test for an ASIC | |
| US20080010621A1 (en) | System and Method for Stopping Functional Macro Clocks to Aid in Debugging | |
| US6424926B1 (en) | Bus signature analyzer and behavioral functional test method | |
| US7360134B1 (en) | Centralized BIST engine for testing on-chip memory structures | |
| Camurati et al. | Industrial BIST of embedded RAMs | |
| US7478297B2 (en) | Merged MISR and output register without performance impact for circuits under test | |
| WO2007114373A1 (ja) | テスト方法、テストシステムおよび補助基板 | |
| US7571357B2 (en) | Memory wrap test mode using functional read/write buffers | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| US7318182B2 (en) | Memory array manufacturing defect detection system and method | |
| Jone et al. | An efficient BIST method for distributed small buffers | |
| JP2002243801A (ja) | 半導体集積回路 | |
| JP4009461B2 (ja) | 半導体装置 | |
| US7724015B2 (en) | Data processing device and methods thereof | |
| JP3628545B2 (ja) | メモリー素子用内蔵自己テスト回路 | |
| US20140040686A1 (en) | Testing method and semiconductor integrated circuit to which the same method is applied | |
| JP5157037B2 (ja) | Ｃｐｕ内蔵ｌｓｉ搭載ユニットおよびｃｐｕ内蔵ｌｓｉの実機試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041214 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060822 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081001 |